JPS6267653A - バス制御方式 - Google Patents
バス制御方式Info
- Publication number
- JPS6267653A JPS6267653A JP20812285A JP20812285A JPS6267653A JP S6267653 A JPS6267653 A JP S6267653A JP 20812285 A JP20812285 A JP 20812285A JP 20812285 A JP20812285 A JP 20812285A JP S6267653 A JPS6267653 A JP S6267653A
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- Japan
- Prior art keywords
- bus
- master
- cpu
- masters
- circuit
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- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、バス制御方式に関し、特に優先順位の低いＤ
ＭＡコントローラからのバス使用要求を遅延させてＣＰ
Ｕのバス占有時間を保障するのに好適なバス制御方式に
関するものである。
ＭＡコントローラからのバス使用要求を遅延させてＣＰ
Ｕのバス占有時間を保障するのに好適なバス制御方式に
関するものである。
従来技術
従来、中央処理装置（以下＋ ｃｐｕという）と複数の
ＤＭＡコントローラを含むバスマスタが共通バス上に接
続された回路において、複数のバスマスタからＣＰＵに
対して同時にバス使用要求が出力された場合、ディジー
チェーン回路により優先順位の高い順にＤＭＡ転送を行
っている。このような従来のバス制御回路を第４図に示
す。このバス制御回路は、第４図に示すように、ＣＰＵ
Ｉとバスマスタ２，３．４のバス使用要求を出力するＨ
ＯＬＤ出力側はワイヤード○Ｒ結合されており、バスマ
スタ２，３．４のバス使用許可を受信するＨＯＬＤＡ入
力側は、ディジーチェーン回路により共通バス１１に接
続されている。ここで、バスマスタ２，３，４はＤＭＡ
コントローラ機能を含むものとし、優先順位はバスマス
タ２，３．４の順とする。また、ＣＰＵＩは、各バスマ
スタからのバス使用要求信号（ＨＯＬ Ｄ信号）を受け
つけると、バス使用許可信号（ＨＯＬＤＡ）を返すが、
バス使用要求信号（ＨＯＬ、Ｄ）が２つ以上のバスマス
タから同時にＣＰＵＩに上がった場合、優先順位の高い
バスマスタから順にバスを獲得できるように、優先順位
の低いバスマスタにバス使用許可信号（ＨＯＬＤＡ）が
入力されるのを待たせておく回路がある。これが、ディ
ジーチェーン回路７゜８である。
ＤＭＡコントローラを含むバスマスタが共通バス上に接
続された回路において、複数のバスマスタからＣＰＵに
対して同時にバス使用要求が出力された場合、ディジー
チェーン回路により優先順位の高い順にＤＭＡ転送を行
っている。このような従来のバス制御回路を第４図に示
す。このバス制御回路は、第４図に示すように、ＣＰＵ
Ｉとバスマスタ２，３．４のバス使用要求を出力するＨ
ＯＬＤ出力側はワイヤード○Ｒ結合されており、バスマ
スタ２，３．４のバス使用許可を受信するＨＯＬＤＡ入
力側は、ディジーチェーン回路により共通バス１１に接
続されている。ここで、バスマスタ２，３，４はＤＭＡ
コントローラ機能を含むものとし、優先順位はバスマス
タ２，３．４の順とする。また、ＣＰＵＩは、各バスマ
スタからのバス使用要求信号（ＨＯＬ Ｄ信号）を受け
つけると、バス使用許可信号（ＨＯＬＤＡ）を返すが、
バス使用要求信号（ＨＯＬ、Ｄ）が２つ以上のバスマス
タから同時にＣＰＵＩに上がった場合、優先順位の高い
バスマスタから順にバスを獲得できるように、優先順位
の低いバスマスタにバス使用許可信号（ＨＯＬＤＡ）が
入力されるのを待たせておく回路がある。これが、ディ
ジーチェーン回路７゜８である。
このような構成のバス制御回路において、バスマスタ２
．およびバスマスタ３がらＣＰＵＩに対して同時にバス
使用要求がかかった場合は、ディジーチェーン回路７，
８により、優先順位の順にデータのＤＭＡ転送を行って
いた。しかし、バスマスタ２，３．４から出力するバス
使用要求は、直チにＣＰＵＩに知らされるので、バスマ
スタ２゜３．４から同時に、また、１回のＤＭＡ転送終
了後に、直ちに、次のＤＭＡ転送要・求（バス使用要求
）が出力される場合等、ＣＰＵＩは途中まで実行してい
た処理をたびたび中断され、ＣＰＵＩにコンスタントに
何か処理をさせたい場合に不都合が生じる。
．およびバスマスタ３がらＣＰＵＩに対して同時にバス
使用要求がかかった場合は、ディジーチェーン回路７，
８により、優先順位の順にデータのＤＭＡ転送を行って
いた。しかし、バスマスタ２，３．４から出力するバス
使用要求は、直チにＣＰＵＩに知らされるので、バスマ
スタ２゜３．４から同時に、また、１回のＤＭＡ転送終
了後に、直ちに、次のＤＭＡ転送要・求（バス使用要求
）が出力される場合等、ＣＰＵＩは途中まで実行してい
た処理をたびたび中断され、ＣＰＵＩにコンスタントに
何か処理をさせたい場合に不都合が生じる。
このように、従来の方式では、バス使用要求が頻繁にか
かるような場合、ＣＰＵＩがバスを持てず、各処理がな
かなか実行できないという問題が生じていた。
かるような場合、ＣＰＵＩがバスを持てず、各処理がな
かなか実行できないという問題が生じていた。
目 的
本発明の目的は、このような従来の問題を解消し、ＣＰ
Ｕおよび複数のＤＭＡコントローラが共通バス上に存在
する回路において、複数のバス使用要求がバスを占有す
ることなく、ＣＰＵのバス占有時間を保障できるバス制
御方式を提供することにある。
Ｕおよび複数のＤＭＡコントローラが共通バス上に存在
する回路において、複数のバス使用要求がバスを占有す
ることなく、ＣＰＵのバス占有時間を保障できるバス制
御方式を提供することにある。
構成
本発明のバス制御方式は、上記目的を達成するために、
共通バス上にＣＰＵ、および複数のＤＭＡコントローラ
が配置されている回路において。
共通バス上にＣＰＵ、および複数のＤＭＡコントローラ
が配置されている回路において。
優先順位の低い該ＤＭＡコントローラと上記共通バスと
の間に、各ＤＭＡコントローラからのバス使用要求を遅
延させる遅延回路を設けたことに特徴がある。
の間に、各ＤＭＡコントローラからのバス使用要求を遅
延させる遅延回路を設けたことに特徴がある。
以下１本発明の一実施例を、図面により詳細に説明する
。
。
第１図は１本発明の一実施例を示すバス制御回路の構成
図である。
図である。
第１図において、１は共通バス１０．１１ヲｆｌｉｌＪ
御するＣＰＵ、２，３．４はＤＭＡコントローラ機能を
含むバスマスタ、５，６は本発明により設けられたバス
使用要求を遅延させる遅延回路、７ｊ８はｃＰＵｌから
のバス使用許可信号を遅延させるディジー・チェーン回
路、１０，１１はＣＰＵ１およびバスマスタ２，３．４
が接続されている共通バスである。
御するＣＰＵ、２，３．４はＤＭＡコントローラ機能を
含むバスマスタ、５，６は本発明により設けられたバス
使用要求を遅延させる遅延回路、７ｊ８はｃＰＵｌから
のバス使用許可信号を遅延させるディジー・チェーン回
路、１０，１１はＣＰＵ１およびバスマスタ２，３．４
が接続されている共通バスである。
このような構成のバス制御回路において、バスマスタ１
へは、通信回線の入出力データのように。
へは、通信回線の入出力データのように。
リアルタイムに処理しなければならないデータをＤＭＡ
転送するデータ回線が接続される。また、共通バス１０
．１１に接続されるメモリと外部のメモリとの間のＤＭ
Ａ転送に使用するＤＭＡコントローラのように、バッフ
ァを持つことによりリアル・タイム処理を必要としない
ものは、バスマスタ３，４の位置に接続される。また、
符号・復号器等もバスマスタ３，４の位置に接続される
。
転送するデータ回線が接続される。また、共通バス１０
．１１に接続されるメモリと外部のメモリとの間のＤＭ
Ａ転送に使用するＤＭＡコントローラのように、バッフ
ァを持つことによりリアル・タイム処理を必要としない
ものは、バスマスタ３，４の位置に接続される。また、
符号・復号器等もバスマスタ３，４の位置に接続される
。
なお、これらの接続は、メモリーメモリ、メモリーデバ
イスのいずれの場合でもかまわない。
イスのいずれの場合でもかまわない。
いま、バスマスタ２，３．４から同時にＣＰＵ１に対し
てバス使用要求信号（ＨＯＬ Ｄ）を出力した場合、Ｃ
ＰＵＩはバスマスタ２のバス使用要求信号（）（ＯＬＤ
）を最初に処理し、次にバスマスタ３、さらにバスマス
タ４と処理することになる。
てバス使用要求信号（ＨＯＬ Ｄ）を出力した場合、Ｃ
ＰＵＩはバスマスタ２のバス使用要求信号（）（ＯＬＤ
）を最初に処理し、次にバスマスタ３、さらにバスマス
タ４と処理することになる。
これは、バスマスタ３とバスマスタ４の共通バス１０の
間には、それぞれ遅延回路５，６が本発明により設けら
れたので、この２つのバスマスタ３゜４からのバス使用
要求は、その遅延回路５，６により遅延される。また、
バスマスタ３とバスマスタ４では、バスマスタ３の方が
優先順位が高いのでバスマスタ３側の遅延回路５の遅延
時間はバスマスタ４側の遅延回路６の遅延時間より短く
しである。
間には、それぞれ遅延回路５，６が本発明により設けら
れたので、この２つのバスマスタ３゜４からのバス使用
要求は、その遅延回路５，６により遅延される。また、
バスマスタ３とバスマスタ４では、バスマスタ３の方が
優先順位が高いのでバスマスタ３側の遅延回路５の遅延
時間はバスマスタ４側の遅延回路６の遅延時間より短く
しである。
第２図は１本発明の特徴的な遅延回路の詳細構成図であ
る。
る。
第２図において、２１，２２はＣＰＵＩからのバス使用
許可信号（ＨＯＬＤＡ）の波形を整形するフリップ・プ
ロップ回路、２３はバスマスタにマスクをかけるカウン
タ、２４はバス使用要求信号（ＨＯＬＤＩ）とカウンタ
２３のＱｎからの信号の論理和をとるＡＮＤ回路、２５
はフリップ・フロップ２１のＱ端子からの出力とフリッ
プ・フロップ２２のＱ端子からの出力の端子のＮＡＮＤ
をとるＮＡＮＤ回路である。
許可信号（ＨＯＬＤＡ）の波形を整形するフリップ・プ
ロップ回路、２３はバスマスタにマスクをかけるカウン
タ、２４はバス使用要求信号（ＨＯＬＤＩ）とカウンタ
２３のＱｎからの信号の論理和をとるＡＮＤ回路、２５
はフリップ・フロップ２１のＱ端子からの出力とフリッ
プ・フロップ２２のＱ端子からの出力の端子のＮＡＮＤ
をとるＮＡＮＤ回路である。
ＣＰｔＪｌからのバス使用許可信号（ＨＯＬＤＡ）をフ
リップ・プロップ２１のＤ端子に入力し、フリップ・フ
ロップ２１．２２の同期をとり、フリップ・フロップ２
１とフリップ・フロップ２２のＱ端子からの出力をＮＡ
ＮＤ回路２５に入力する。
リップ・プロップ２１のＤ端子に入力し、フリップ・フ
ロップ２１．２２の同期をとり、フリップ・フロップ２
１とフリップ・フロップ２２のＱ端子からの出力をＮＡ
ＮＤ回路２５に入力する。
このＮＡＮＤ回路２５の出力は、カウンタ２３に入力さ
れ、ローパルスが入力された場合のみそのカウンタ２３
のプリセット値がロードされるようになっている。この
プリセット値により、カウンタ２３の出力Ｑｎを一定期
間マスクをかけることによって、バスマスタ３からのバ
ス使用要求信号（ＨＯＬＤＩ）が直ちに共通バス１０に
出力されるのを遅延させることができる。上述したプリ
セット値は、出力ポート（図示せず）よりソフトウェア
で任意に決定でき、入力クロックとプリセット値とから
マスク区間を可変できる。このマスク期間が経過してカ
ウンタ２３のＱｎ端子からＩＩ １ ｇ′が出力される
と、バスマスタ３からのバス使用要求は、ＡＮＤ回路２
４を介して共通バス１０に出力され、ＣＰＵＩに通知さ
れることになる。したがって、上述したような構成の遅
延回路５，６によりバスマスタ３，４からのバス使用要
求は遅延でき、同時に複数のバスマスタからバス使用要
求があった場合、優先順位の高い順から共通バス１０に
出力されるので、ＣＰＵ１のバス占有時間を保障できる
ことになる。
れ、ローパルスが入力された場合のみそのカウンタ２３
のプリセット値がロードされるようになっている。この
プリセット値により、カウンタ２３の出力Ｑｎを一定期
間マスクをかけることによって、バスマスタ３からのバ
ス使用要求信号（ＨＯＬＤＩ）が直ちに共通バス１０に
出力されるのを遅延させることができる。上述したプリ
セット値は、出力ポート（図示せず）よりソフトウェア
で任意に決定でき、入力クロックとプリセット値とから
マスク区間を可変できる。このマスク期間が経過してカ
ウンタ２３のＱｎ端子からＩＩ １ ｇ′が出力される
と、バスマスタ３からのバス使用要求は、ＡＮＤ回路２
４を介して共通バス１０に出力され、ＣＰＵＩに通知さ
れることになる。したがって、上述したような構成の遅
延回路５，６によりバスマスタ３，４からのバス使用要
求は遅延でき、同時に複数のバスマスタからバス使用要
求があった場合、優先順位の高い順から共通バス１０に
出力されるので、ＣＰＵ１のバス占有時間を保障できる
ことになる。
第３図は、本発明によるバス制御動作のタイムチャート
と従来の制御動作タイムチャートの比較図である。第３
図（ａ）は本発明による制御動作タイムチャート、第３
図（ｂ）は従来の制御動作タイムチャートである。以下
、第３図のタイムチャートに従って説明する。
と従来の制御動作タイムチャートの比較図である。第３
図（ａ）は本発明による制御動作タイムチャート、第３
図（ｂ）は従来の制御動作タイムチャートである。以下
、第３図のタイムチャートに従って説明する。
まず、カウンタ２３の出力値Ｑｎがｔｒ １１＃の部分
のみＤＭＡ転送が可能で、出力値Ｑｎ“１′″、かつバ
スマスタ３からのバス使用要求信号（ＨＯＬ Ｄｌ）が
ＩＩ １ ｐＨのときＡＮＤ回路２４によりＡＮＤが取
られ、その出力がＣＰＵ１のＨＯＬＤ端子に入力さ九る
。ＣＰＵＩでは、バス使用許可信号（ＨＯＬＤＡ）を出
力するが、これはディジー・チェーン回路７により遅延
されてバスマスタ３に受信される。次の状態では、遅延
回路５内のカウンタ２３の出力値Ｑｎが１１１ ′４に
なるまでは、バスマスタ２からのバス使用要求信号（Ｈ
ＯＬＤＩ）は、ＣＰＵ１ではｒＬ ＯＩＩのままで、出
力値ＱｎがＬＬ １１１になって、はじめてＣＰＵ１の
入力端子（ＨＯＬ Ｄ端子）がＩＩ Ｌ ｇになる。こ
こで、カウンタ２３のＱｎ端子にマスクをかけて、出力
値がＱ ｎ ＝ １になるまで、ＤＭＡ転送が始まらな
いようにしている。ＨＯＬＤ許可信号（ＨＯＬＤＡ）が
１１１ ＩＩの状態（すなわち、Ｄ Ｍ Ａ転送が実行
状態）になると、カウンタ２３の” Ｌ Ｄ ”入力に
ＬＬ ０７７が入力され、カウンタ２３の出力値Ｑｎは
ｒｒ ＯＩＩになり、最初からカウントされる。以後、
これを繰返す。このようにすることにより、ＣＰＵ１の
出力のＤＭＡサイクルに比較してＣＰＵサイクルを多く
とることができ、ＣＰＵ１がバスを占有して他の処理を
行えるようになる。
のみＤＭＡ転送が可能で、出力値Ｑｎ“１′″、かつバ
スマスタ３からのバス使用要求信号（ＨＯＬ Ｄｌ）が
ＩＩ １ ｐＨのときＡＮＤ回路２４によりＡＮＤが取
られ、その出力がＣＰＵ１のＨＯＬＤ端子に入力さ九る
。ＣＰＵＩでは、バス使用許可信号（ＨＯＬＤＡ）を出
力するが、これはディジー・チェーン回路７により遅延
されてバスマスタ３に受信される。次の状態では、遅延
回路５内のカウンタ２３の出力値Ｑｎが１１１ ′４に
なるまでは、バスマスタ２からのバス使用要求信号（Ｈ
ＯＬＤＩ）は、ＣＰＵ１ではｒＬ ＯＩＩのままで、出
力値ＱｎがＬＬ １１１になって、はじめてＣＰＵ１の
入力端子（ＨＯＬ Ｄ端子）がＩＩ Ｌ ｇになる。こ
こで、カウンタ２３のＱｎ端子にマスクをかけて、出力
値がＱ ｎ ＝ １になるまで、ＤＭＡ転送が始まらな
いようにしている。ＨＯＬＤ許可信号（ＨＯＬＤＡ）が
１１１ ＩＩの状態（すなわち、Ｄ Ｍ Ａ転送が実行
状態）になると、カウンタ２３の” Ｌ Ｄ ”入力に
ＬＬ ０７７が入力され、カウンタ２３の出力値Ｑｎは
ｒｒ ＯＩＩになり、最初からカウントされる。以後、
これを繰返す。このようにすることにより、ＣＰＵ１の
出力のＤＭＡサイクルに比較してＣＰＵサイクルを多く
とることができ、ＣＰＵ１がバスを占有して他の処理を
行えるようになる。
第３図（ａ）と第３図（ｂ）を比較すると、従来の方法
ではＣＰＵサイクルは短いが、本発明により遅延回路５
を設けた方法ではＣＰＵサイクルが長いことが明らであ
る。
ではＣＰＵサイクルは短いが、本発明により遅延回路５
を設けた方法ではＣＰＵサイクルが長いことが明らであ
る。
このように、本実施例においては、カウンタ２３の入力
クロック、プリセット値によりバス使用許可（ＨＯＬＤ
Ａ）の状態から次のバス使用要求信号（ＨＯＬＤ）がＣ
ＰＵＩに入力されるまでの最小時間を自由に設定できる
ようになる。したがって。
クロック、プリセット値によりバス使用許可（ＨＯＬＤ
Ａ）の状態から次のバス使用要求信号（ＨＯＬＤ）がＣ
ＰＵＩに入力されるまでの最小時間を自由に設定できる
ようになる。したがって。
複数のバス使用要求が集中しても、ＣＰＵＩがバスを持
てなくなることを低減できる。
てなくなることを低減できる。
効 果
以上説明したように、本発明によれば、ＣＰＵおよび複
数のＤＭＡコントローラが共通バス上に存在する回路に
おいて、複数のバス使用要求が集中しても、優先順位の
低いものからのバス使用要求は遅延されるので、ＣＰＵ
のバス占有時間を保障できるようになる。
数のＤＭＡコントローラが共通バス上に存在する回路に
おいて、複数のバス使用要求が集中しても、優先順位の
低いものからのバス使用要求は遅延されるので、ＣＰＵ
のバス占有時間を保障できるようになる。
第１図は本発明の一実施例を示すバス制御回路の構成図
、第２図は本発明の特徴的な遅延回路の−詳細構成図、
第３図は本発明によるバス制御１１作のタイムチャート
と従来の制御動作タイムチャートの比較図、第４図は従
来のバス制御回路の構成図である。 １：ＣＰＵ、２〜４：バスマスタ、５，６は遅延保持回
路、７，８：ディジー・チェーン回路、９：ワイヤード
ＯＲ結合、１０．１１：共通バス、２１．２２：フリッ
プ・フロップ回路、２３：カウンタ、２４：ＡＮＤ回路
、２５：ＮＡＮＤ回路。
、第２図は本発明の特徴的な遅延回路の−詳細構成図、
第３図は本発明によるバス制御１１作のタイムチャート
と従来の制御動作タイムチャートの比較図、第４図は従
来のバス制御回路の構成図である。 １：ＣＰＵ、２〜４：バスマスタ、５，６は遅延保持回
路、７，８：ディジー・チェーン回路、９：ワイヤード
ＯＲ結合、１０．１１：共通バス、２１．２２：フリッ
プ・フロップ回路、２３：カウンタ、２４：ＡＮＤ回路
、２５：ＮＡＮＤ回路。
Claims (1)
- （１）共通バス上にＣＰＵ、および複数のＤＭＡコント
ローラが配置されている回路において、優先順位の低い
該ＤＭＡコントローラと上記共通バスとの間に、各ＤＭ
Ａコントローラからのバス使用要求を遅延させる遅延回
路を設けたことを特徴とするバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20812285A JPS6267653A (ja) | 1985-09-20 | 1985-09-20 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20812285A JPS6267653A (ja) | 1985-09-20 | 1985-09-20 | バス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6267653A true JPS6267653A (ja) | 1987-03-27 |
Family
ID=16550998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20812285A Pending JPS6267653A (ja) | 1985-09-20 | 1985-09-20 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6267653A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023851A (ja) * | 1988-06-17 | 1990-01-09 | Fujitsu Ltd | ダイレクトメモリアクセス装置 |
| WO2004102404A1 (ja) * | 2003-05-14 | 2004-11-25 | Fujitsu Limited | データ転送装置 |
-
1985
- 1985-09-20 JP JP20812285A patent/JPS6267653A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023851A (ja) * | 1988-06-17 | 1990-01-09 | Fujitsu Ltd | ダイレクトメモリアクセス装置 |
| WO2004102404A1 (ja) * | 2003-05-14 | 2004-11-25 | Fujitsu Limited | データ転送装置 |
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