KR930005478Y1 - 데이지-체인상의 버스 리퀘스트 회로 - Google Patents

Abstract

내용 없음.

Description

데이지-체인상의 버스 리퀘스트 회로

제1도는 기존의 데이지-체인으로 연결된 각 보드(Board)의 리퀘스터(Requester)들의 구성 블록도.

제2도는 제1도에 있어서 버스 리퀘스터 회로도.

제3도는 본 고안에 따른 버스 리퀘스터.

* 도면의 주요부분에 대한 부호의 설명

1∼3 : 리퀘스터 I₁∼I₃: 인버터

B₁: 버퍼 OG : 오아게이트

AG₁: 앤드게이트 NA₁: 낸드게이트

FF₁∼FF₃: D플립플롭 DL : 딜레이 라인

NO₁: 노아게이트

본 고안은 데이지-체인(Daisy-Chain)형 버스 어비트레이션 시스템(Bus Arbitration System)에 관한 것으로 특히 라운드-로빈(Round-Robin)형태로 버스 시스템을 사용하기 위한 버스 리퀘스트 회로에 관한 것이다.

종래에는 데이지-체인형으로 연결된 각 보드의 버스 리퀘스터 모드가 버스를 이용할 수 없었는데, 이에 첨부한 도면을 참조하여 종래의 기술 내용을 살펴보면 다음과 같다.

첨부도면 제1도는 데이지-체인으로 연결된 각 보드(Board)의 버스 리퀘스터의 구성을 보인 블록도로서, BR_x ^*신호라인과 BBSY^*신호라인은 병렬로 연결된 리퀘스터(1∼3)에 각각 연결되고 BG_xIN^*신호는 리퀘스터(1)의 단자(BG_xIN^*)에 인가되도록 연결되며, 리퀘스터(1)의 단자(BG_xOUT^*)는 리퀘스터(3)의 단자(BG_xIN^*)에 각각 연결되어 구성되고, 상기한 각 리퀘스터(1∼3)의 구성을 보인 회로도가 첨부 도면 제2도로서, BG_xIN^*신호는 인버터(I₁)와 딜레이 라인(DL)에 인가되도록 되며, 인버터(I₁)의 출력단은 D플립플롭(FF₁)의 클럭단(CK)에 접속되고, D플립플롭(FF₁)의 출력단(Q)은 상기 딜레이 라인(DL)의 출력이 일단에 인가되는 오아게이트(OG₁)의 타 입력단에 접속되며, D플립플롭(FF₁)의 반전 출력단은 버퍼(B₁)와 낸드게이트(NA₁)에 접속되고, DEVWANT^*신호는 인버터(I₂)를 거쳐 상기 D플립플롭(FF₁)의 클리어단(CLR)과 낸드게이트(NA₁)의 입력단에 접속되며, 상기 오아게이트(OG₁)로 부터 BG_xOUT^*신호가 버퍼(B₁)로부터 BDSY^*신호가 낸드게이트(NA₁)로부터 BR_x ^*신호가 D플립플롭(FF₁)의 출력단으로부터 DEVGRANT^*신호가 각각 출력되도록 구성된다. 상기한 바와 같이 구성된 종래 기술의 동작 및 문제점은 다음과 같다. DEVWANT^*신호는 시스템 버스에 연결된 보드내에서 시스템 버스의 사용을 원한다는 신호이며, BG_xIN^*신호는 시스템 버스의 사용을 허락하는 입력신호이고, 여기서 x는 변수(x=0, 1, 2 ……)를 나타낸다.

DEVWANT^*신호에 의해 시스템 버스 사용 요구 신호인 BR_x ^*신호가 액티브(Active)한 상태에서 BG_xIN^*신호가 액티브 상태로 입력되면, 시스템 버스가 상요중임을 알리는 BBSY* 신호와 시스템 버스 사용 가능을 알리는 DEVGRANT^*신호는 액티브 상태로 되며, BR^*신호는 인 액티브(Inactive) 상태로 되어 BG_XIN^*신호를 데이지-체인으로 연결된 다음 리퀘스터로 전달시켜 주는 BG_xOUT^*신호를 인액티브 상태로 다음 보드(Board)로 전달하면서 자신이 시스템 버스의 마스터(Master)가 되어 시스템 버스를 사용한다.

만일 BG_xIN^*신호가 액티브 상태로 인가될 때 BG_x신호를 액티브하게 하지 않으면 BG_xOUT^*신호가 액티브 상태로 다음 보드에 전달되면서 자신의 뒤에 데이지-체인으로 연결된 보드가 시스템 버스를 사용할 수 있게 한다.

그러나 제1도에 보인 바와 같이 3개 이상의 보드(또는 리퀘스터)가 도일한 버스 리퀘스트 레벨에서 데이지-체인으로 연결되어 있을 때, 리퀘스터(1)(2)가 계속 시스템 버스를 요구하게 되면 리퀘스터(1)(2)만이 교대로 시스템 버스를 사용하고 리퀘스터(3)는 시스템 버스를 사용할 수 없는 문제점이 있었다.

본 고안은 상기한 문제점을 해결하기 위한 것으로 첨부한 도면을 참조하여 그의 기술 내용을 설명하면 다음과 같다.

첨부도면 제3도는 본 고안에 따른 버스 리퀘스터 구성을 보인 회로도로서, 인버터(I₁)와 D플립플롭(FF₁), 딜레이 라인(DL) 및 오아게이트(OG₁)와 버퍼(B₁), 낸드게이트(NA₁)등으로 구성된 기존의 버스 리퀘스터에 있어서, D플립플롭(FF₁)의 출력단은 D플립플롭(FF₁)의 클럭단(CK)에 접속되며, 버퍼(B₁)의 출력단은 D플립플롭(FF₃)의 클럭단(CK)에 접속되고, 낸드게이트(NA₁)의 출력단은 인버터(I₃)와 D플립플롭(FF₃)의 입력단(D)에 접속되며, 인버터(I₃)는 D플립플롭(FF₂)의 입력단(D)에 접속되고, D플립플롭(FF₂)의 출력단(Q)은 DEVWANT^*신호가 인가되는 노아게이트(NO₁)의 입력단과 D플립플롭(FF₃)의 클리어단(CLR)에 접속되며, D플립플롭(FF₃₎의 반전 출력단은 SYSRFSET^*신호가 인가되는 앤드게이트(AG₁)의 입력단에 접속되고, 앤드게이트(AG₁)의 출력단은 D플립플롭(FF₂)의 클리어단(CLR)에 접속되어 구성된다.

상기한 바와 같이 구성된 본 고안의 동작 및 작용 효과는 다음과 같다.

시스템 리세트 신호인 SYSRESET^*신호에 의해 초기상태에서 D플립플롭(FF₂)의 출력단(Q) 은 로우 레벨이 되므로 DEVWANT^*신호가 로두 상태이면 BR_X ^*신호는 로우가 된다. 버스 리퀘스터는 자신의 버스 사용이 끝나 DEVWANT^*신호가 하이일 때 버스 상에서 자신과 같은 레벨의 BR_X ^*신호가 하이이면 D플립플롭(FF₂)의 출력은 로우를 유지하며, 이에 따라 DEVWANT^*신호가 로우이면 시스템 버스 사용 요구 신호인 BR_X ^*신호가 로우로 된다. 이때 D플립플롭(FF₂)의 출력이 하이가 되고, DEVWANT^*신호가 다시 로우로 되어 BR_X ^*신호를 다시 로우로 만들지 못한다.

이 상태에서 다른 리퀘스터가 시스템 버스의 사용을 끝내 BBSY^*신호가 하이 상태가 될 때 동일 레벨에서의 또 다른 버스 사용 요구가 없어 BR_X ^*신호가 하이이면, D플립플롭(FF₂)의 출력은 로우가 되고, 이에 따라 자신의 BR_X ^*신호를 로우로 만들어 시스템 버스 사용을 요구하게 된다.

상기한 바와 같이 본 고안은 동일한 버스 요구 레벨에 많은 보드가 데이지-체인으로 연결되어 있을 때 각 보드가 라운드-로빈 형태로 시스템 버스의 사용을 요구할 수 있도록 되어 있어 뒤에 연결된 보드가 버스의 사용이 어려운 데이지-체인 방식의 단점을 보완하고 모든 보드가 균등하게 시스템 버스를 사용할 수 있게되는 효과를 갖는다.

Claims (1)

1. 인버터(I₁)와 D플립플롭(FF₁), 딜레이 라인(DL) 및 오아게이트(OG₁)와 버퍼(B₁), 낸드게이트(NA₁)등으로 구성된 기존의 버스 리퀘스터에 있어서, D플립플롭(FF₁)의 반전 출력단은 D플립플롭(FF₁)의 클럭단(CK)에 접속되고, 버퍼(B₁)의 출력단은 D플립플롭(FF₃)의 클럭단(CK)에 접속되며, 낸드게이트(NA₁)의 출력단은 인버터(I₃)와 D플립플롭(FF₃)의 입력단(D)에 접속되고, 인버터(I₃)는 D플립플롭(FF₂)의 입력단(D)에 접속되며, D플립플롭(FF₂)의 출력단(Q)은 DEVWANT^*신호가 인가되는 노아게이트(NO₁)의 입력단과 D플립플롭(FF₃)의 클리어단(CLR)에 접속되고, 노아게이트(NO₁)의 출력단은 D플립플롭(FF₃)의 클리어단(CLR)과 낸드게이트(NA₁)의 입력단에 접속되며, D플립플롭(FF₁)의 반전 출력단은 시스템 리세트(SYSRFSET^*)신호가 인가되는 앤드게이트(AG₁)를 통해 D플립플롭(FF₂)의 클리어단(CLR)에 접속되어, 데이지-체인상으로 연결된 각 리퀘스터가 라운드-로빈 방식으로 버스 사용을 요구할 수 있도록 구성한 것을 특징으로 하는 데이지-체인상의 버스 리퀘스트 회로.