JPS6120172A - マルチマイクロプロセツサシステム - Google Patents
マルチマイクロプロセツサシステムInfo
- Publication number
- JPS6120172A JPS6120172A JP14004584A JP14004584A JPS6120172A JP S6120172 A JPS6120172 A JP S6120172A JP 14004584 A JP14004584 A JP 14004584A JP 14004584 A JP14004584 A JP 14004584A JP S6120172 A JPS6120172 A JP S6120172A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- bus
- common bus
- microprocessor
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マルチ、マイクロプロセッサシステムに関し
、特にそのメモリシステムに関する。
、特にそのメモリシステムに関する。
従来、第２図に示すように、複数のマイクロプロセッサ
と共通バスに接続される共有メモリで構成すれるシステ
ムにおいて、あるマイクロプロセッサが、共有メモリ全
アクセスすると、そのアクセス期間中、共通バスを専有
するため、他のマイクロブロセ、すが、共通バスを獲得
するまでの待ち時間が長くなったり、特定のマイクロプ
ロセッサが共通バスを独占してしまう等、マイクロプロ
セッサの処理能力の低下、バス使用効率の低下をまねく
欠点があった。
と共通バスに接続される共有メモリで構成すれるシステ
ムにおいて、あるマイクロプロセッサが、共有メモリ全
アクセスすると、そのアクセス期間中、共通バスを専有
するため、他のマイクロブロセ、すが、共通バスを獲得
するまでの待ち時間が長くなったり、特定のマイクロプ
ロセッサが共通バスを独占してしまう等、マイクロプロ
セッサの処理能力の低下、バス使用効率の低下をまねく
欠点があった。
本発明はメモリ、アクセス中でも、特定のマイクロプロ
セッサが共通バス全専有することなく。
セッサが共通バス全専有することなく。
他のマイクロプロセッサが共通バスを獲得することがで
きるようにすることにより、マイクロプロセッサの処理
能力及びバス使用効率を上げると同時に、メモリのアク
セス効率を上げることを目的とする。
きるようにすることにより、マイクロプロセッサの処理
能力及びバス使用効率を上げると同時に、メモリのアク
セス効率を上げることを目的とする。
本発明によれば、複数のマイクロプロセッサと。
アドレスバスおよびデータバスを含む共通バスに接続さ
れた共有メモリとで構成されるシステムにおいて、共通
バスと共有メモリとの間にＦＩＦＯレジスタを設けたマ
ルチマイクログロセ、すが得られる。
れた共有メモリとで構成されるシステムにおいて、共通
バスと共有メモリとの間にＦＩＦＯレジスタを設けたマ
ルチマイクログロセ、すが得られる。
次に本発明の一実施例を示す図面全参照して本発明の詳
細な説明する。
細な説明する。
第１図において、共通バス１３と共有メモリ５との間に
はＦＩＦＯレジスタが設けられている。
はＦＩＦＯレジスタが設けられている。
第３図全参照して、さらに詳細に説明すると。
共通バス１３のデータ線９にはＦＩＦＯレジスタ１が、
アドレス線１０にはＦ’ＩＦＯレジスタ２が。
アドレス線１０にはＦ’ＩＦＯレジスタ２が。
メモリ制御信号線１１にはＦＩＦＯレジスタ３が。
プロセッサ識別信号線１２にはＦＩＦＯレジスタ４が設
けられ、メモリ５およびメモリ制御回路６からの出力の
ためのレジスタとしてプロセッサ識別信号出力用のレジ
スタ７、およびデータ出力用のレジスタ８が設けられて
いる。
けられ、メモリ５およびメモリ制御回路６からの出力の
ためのレジスタとしてプロセッサ識別信号出力用のレジ
スタ７、およびデータ出力用のレジスタ８が設けられて
いる。
マイクロプロセッサが共通メモリ５をアクセスする時、
共通バス１３の獲得要求を出し、獲得できると、メモリ
アドレスをアドレスバスｌ０ＩＣ。
共通バス１３の獲得要求を出し、獲得できると、メモリ
アドレスをアドレスバスｌ０ＩＣ。
メモリ書込時には、書込データをデータバス９に。
書込／読出の判別等のメモリ制御信号全信号線１１に、
ブロモ、すを識別するために各ブロモ、すに割当てられ
たブロモ、７す識別信号全信号線１２に出力し、それぞ
れに対応するメモリ・システムの同Ｊ９１したＦＩＦＯ
レジスタ１〜４にセットすると。
ブロモ、すを識別するために各ブロモ、すに割当てられ
たブロモ、７す識別信号全信号線１２に出力し、それぞ
れに対応するメモリ・システムの同Ｊ９１したＦＩＦＯ
レジスタ１〜４にセットすると。
共通バス１３ｔ−解放し、他のプロセッサが、共通バス
１３を獲得可能な状態にする。ＦＩＦＯレジスタ１〜４
にセットされた入力が出力側の信号線１４〜１７に出力
されるとメモリ５は起動され。
１３を獲得可能な状態にする。ＦＩＦＯレジスタ１〜４
にセットされた入力が出力側の信号線１４〜１７に出力
されるとメモリ５は起動され。
アクセスが開始される。メモリの読出データ１９が確定
すると、メモリ制御回路６からのデータセ、ト信号２０
のタイミングで読出データはレジスタ８にセットされる
。それと同時に、ブロモ、すｍ別信号用のＦＩＦＯレジ
スタ４の出力１７はブロモ、す識別信号用の出力レジス
タ７にセットされる１次に出力イネーブル信号２１のタ
イミングでレジスタ８およびレジスタ７の内容は共通バ
ス１３のデータバス９と、プロセッサ識別信号１２とに
出力される。
すると、メモリ制御回路６からのデータセ、ト信号２０
のタイミングで読出データはレジスタ８にセットされる
。それと同時に、ブロモ、すｍ別信号用のＦＩＦＯレジ
スタ４の出力１７はブロモ、す識別信号用の出力レジス
タ７にセットされる１次に出力イネーブル信号２１のタ
イミングでレジスタ８およびレジスタ７の内容は共通バ
ス１３のデータバス９と、プロセッサ識別信号１２とに
出力される。
各ブロモ、すは、ブロモ、す識別信号１２と。
各ブロモ、すに割当てられたブロモ、す識別が一致する
かを監視し、該当するブロモ、す杖データバス９のデー
タ全引取り、メモリアクセスを完了する。
かを監視し、該当するブロモ、す杖データバス９のデー
タ全引取り、メモリアクセスを完了する。
次に第４図を参照すると、最初にブロモ、す識別Ａｔ有
するブロモ、すＡが、メモリアクセスを行なうために、
共通バス１３を獲得すると、ＡＯノ期間、アドレス、デ
ータ、メモリ制御信号、プロセッサ識別信号を出力し、
メモリシステムのＦＩ・ＦＯレジスタにセットシて共通
バスを解放する。
するブロモ、すＡが、メモリアクセスを行なうために、
共通バス１３を獲得すると、ＡＯノ期間、アドレス、デ
ータ、メモリ制御信号、プロセッサ識別信号を出力し、
メモリシステムのＦＩ・ＦＯレジスタにセットシて共通
バスを解放する。
それに対応して、ＡＩの期間、メモリが、アクセスされ
、メモリデータがレジスタにセットされ。
、メモリデータがレジスタにセットされ。
Ａ２の期間メモリ、データとブロモ、す識別信号が、共
通バスに出力されると、ブロモ、す識別Ａ含有するプロ
セッサＡがそのデータを引取る。
通バスに出力されると、ブロモ、す識別Ａ含有するプロ
セッサＡがそのデータを引取る。
一方、メモリがアクセスされている期間Ａ１にブロモ、
す識別Ｂｉ有するブロモ、すＢが、共通バス全獲得し、
ＢＯの期間にアドレス、データ。
す識別Ｂｉ有するブロモ、すＢが、共通バス全獲得し、
ＢＯの期間にアドレス、データ。
メモリ制御信号、プロセッサ識別信号全出力し。
メモリシステムのＦＩＦＯレジスタにセットし。
バスを解放する。プロセッサＡのメモリアクセスＡ１が
終了すると直ちに、ブロモ、すＢのメモリアクセスＢ１
が起動される。それに対応して、Ｂ２の期間、メモリ、
データとブロモ、す識別信号が共通バスに出力され、ブ
ロモ、すＢがそのデータを引取る。
終了すると直ちに、ブロモ、すＢのメモリアクセスＢ１
が起動される。それに対応して、Ｂ２の期間、メモリ、
データとブロモ、す識別信号が共通バスに出力され、ブ
ロモ、すＢがそのデータを引取る。
本発明は１以上説明したように、共通バスと共有メモリ
との間にＦＩＦＯレジスタを設けたことによって、ブロ
モ、すの処理能力、バスの使用効率、メモリのアクセス
効率全向上させる効果がある。
との間にＦＩＦＯレジスタを設けたことによって、ブロ
モ、すの処理能力、バスの使用効率、メモリのアクセス
効率全向上させる効果がある。
【図面の簡単な説明】
第１図は、本発明の一実施例のシステムブロック図、第
２図は従来のシステムを示すプロ、り図。 第３図は、メモリシステム詳細を示すブロック図。 Ｍ４図はメモリシステムの動作を示すタイムチャートで
ある。 ６一 １・・・・・・データ部のＦＩＦＯレジスタ、２・・・
・・アドレス部のＦＩＦＯレジスタ、３・・・・・・メ
モリ制御信号部のＦＩＦＯレジスタ、４・・・・・・プ
ロセッサ識別信号部のＦＩＦＯレジスタ、５・・・・・
・メモリ、６・・・・・・メモリ制御回路、７・・・・
・・ブロセ、す識別信号の出力用レジスタ、８・・・・
・・データ出力用レジスタ。 ９・・・・・・データバス、１０・・・・・・アドレス
バス、１１・・・・・・メモリ制御信号、１２・・・・
・・ブロセ９す識別信号、１３・・・・・・共通バス。 第２ 図 ＄ ／ 雨
２図は従来のシステムを示すプロ、り図。 第３図は、メモリシステム詳細を示すブロック図。 Ｍ４図はメモリシステムの動作を示すタイムチャートで
ある。 ６一 １・・・・・・データ部のＦＩＦＯレジスタ、２・・・
・・アドレス部のＦＩＦＯレジスタ、３・・・・・・メ
モリ制御信号部のＦＩＦＯレジスタ、４・・・・・・プ
ロセッサ識別信号部のＦＩＦＯレジスタ、５・・・・・
・メモリ、６・・・・・・メモリ制御回路、７・・・・
・・ブロセ、す識別信号の出力用レジスタ、８・・・・
・・データ出力用レジスタ。 ９・・・・・・データバス、１０・・・・・・アドレス
バス、１１・・・・・・メモリ制御信号、１２・・・・
・・ブロセ９す識別信号、１３・・・・・・共通バス。 第２ 図 ＄ ／ 雨
Claims (1)
- 複数のマイクロプロセッサと、前記プロセッサに接続さ
れたアドレスバスおよびデータバスを含む共通バスと、
前記共通バスに接続された共有メモリとを有するシステ
ムにおいて、前記共通バスと前記共有メモリとの間にＦ
ＩＦＯレジスタを設けたことを特徴とするマルチマイク
ロプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14004584A JPS6120172A (ja) | 1984-07-06 | 1984-07-06 | マルチマイクロプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14004584A JPS6120172A (ja) | 1984-07-06 | 1984-07-06 | マルチマイクロプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6120172A true JPS6120172A (ja) | 1986-01-28 |
Family
ID=15259694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14004584A Pending JPS6120172A (ja) | 1984-07-06 | 1984-07-06 | マルチマイクロプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6120172A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0222757A (ja) * | 1988-07-12 | 1990-01-25 | Hitachi Ltd | マルチプロセッサのメモリシステム |
| JPH02211571A (ja) * | 1989-02-10 | 1990-08-22 | Nec Corp | 情報処理装置 |
| JPH033047A (ja) * | 1989-05-31 | 1991-01-09 | Nec Corp | 演算機能付きメモリ |
-
1984
- 1984-07-06 JP JP14004584A patent/JPS6120172A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0222757A (ja) * | 1988-07-12 | 1990-01-25 | Hitachi Ltd | マルチプロセッサのメモリシステム |
| JPH02211571A (ja) * | 1989-02-10 | 1990-08-22 | Nec Corp | 情報処理装置 |
| JPH033047A (ja) * | 1989-05-31 | 1991-01-09 | Nec Corp | 演算機能付きメモリ |
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