JPS62174844A - メモリ優先切替方式 - Google Patents
メモリ優先切替方式Info
- Publication number
- JPS62174844A JPS62174844A JP1565586A JP1565586A JPS62174844A JP S62174844 A JPS62174844 A JP S62174844A JP 1565586 A JP1565586 A JP 1565586A JP 1565586 A JP1565586 A JP 1565586A JP S62174844 A JPS62174844 A JP S62174844A
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- JP
- Japan
- Prior art keywords
- memory
- priority
- memories
- strobe signal
- shared
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 230000015654 memory Effects 0.000 title claims abstract description 157
- 238000001514 detection method Methods 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はメモリ優先切替方式に関し、特に複数個のメモ
リを優先メモリと非優先メモリとに分けて、メモリ配置
を簡単に決定あるいは変更できるようにしたメモリ優先
切替方式に関する。
リを優先メモリと非優先メモリとに分けて、メモリ配置
を簡単に決定あるいは変更できるようにしたメモリ優先
切替方式に関する。
［発明の背景］
複数個のメモリを備えたプロセッサまたはシステムにお
いて、他のメモリのアドレスを意識することなく、メモ
リマツプ上の任意のアドレスを設定できるメモリ優先切
替方式としては、例えば、特開昭５９−１４８９６６号
公報に開示された技術が知られている。
いて、他のメモリのアドレスを意識することなく、メモ
リマツプ上の任意のアドレスを設定できるメモリ優先切
替方式としては、例えば、特開昭５９−１４８９６６号
公報に開示された技術が知られている。
この技術は、複数個のメモリを優先メモリと非優先メモ
リとに分け、上記優先メモリ内に上記非優先メモリへの
動作抑止信号発生回路を設け、上記優先メモリがアクセ
スされている間、非優先メモリに対し動作抑止信号を送
出し、その間は非優先メモリはアドレスが一致していて
も動作しないようにする方式である。
リとに分け、上記優先メモリ内に上記非優先メモリへの
動作抑止信号発生回路を設け、上記優先メモリがアクセ
スされている間、非優先メモリに対し動作抑止信号を送
出し、その間は非優先メモリはアドレスが一致していて
も動作しないようにする方式である。
しかしながら、この方式においては、Ｉ先メモリがアド
レスを判定し非優先メモリへの動作抑止信号を発生する
までの時間分だけ、非優先メモリ側のメモリ動作開始を
遅らせなければならず、また、優先メモリにも非優先メ
モリにも、同じタイミング関係でアドレスとメモリスト
ローブ信号が発行されるため、例えば、非優先メモリと
して高速メモリ素子を、優先メモリとして低速メモリ素
子を使用するというようなメモリの使い分けが回連にな
るという問題があった。
レスを判定し非優先メモリへの動作抑止信号を発生する
までの時間分だけ、非優先メモリ側のメモリ動作開始を
遅らせなければならず、また、優先メモリにも非優先メ
モリにも、同じタイミング関係でアドレスとメモリスト
ローブ信号が発行されるため、例えば、非優先メモリと
して高速メモリ素子を、優先メモリとして低速メモリ素
子を使用するというようなメモリの使い分けが回連にな
るという問題があった。
本発明の目的は、従来のメモリ優先切替方式における上
述の如き問題を解消し、優先メモリあるいは非優先メモ
リのアクセスタイムを犠牲にすることなく、より高速で
経済的なメモリ優先切替方式を提供することにある。
述の如き問題を解消し、優先メモリあるいは非優先メモ
リのアクセスタイムを犠牲にすることなく、より高速で
経済的なメモリ優先切替方式を提供することにある。
本発明の上記目的は、基本制御部と複数個のメモリとを
有するシステムにおいて、前記複数個のメモリを、優先
メモリ用ストローブ信号によってアクセスされる優先メ
モリと、非優先メモリ用人トロープ信号によってアクセ
スされる非優先メモリとに分けるとともに、前記基本制
御部に優先メモリエリア検出部およびメモリサイクル制
御部を設けて、前記優先メモリエリア検出部がアクセス
されるメモリを優先メモリであると判定した場合には、
前記メモリサイクル制御部は前記優先メモリ用ストロー
ブ信号を発行し、前記優先メモリエリア検出部がアクセ
スされるメモリを優先メモリでないと判定した場合には
、前記メモリサイクル制御部は前記非優先メモリ用スト
ローブ信号を発行することを特徴とするメモリ優先切替
方式によって達成される。
有するシステムにおいて、前記複数個のメモリを、優先
メモリ用ストローブ信号によってアクセスされる優先メ
モリと、非優先メモリ用人トロープ信号によってアクセ
スされる非優先メモリとに分けるとともに、前記基本制
御部に優先メモリエリア検出部およびメモリサイクル制
御部を設けて、前記優先メモリエリア検出部がアクセス
されるメモリを優先メモリであると判定した場合には、
前記メモリサイクル制御部は前記優先メモリ用ストロー
ブ信号を発行し、前記優先メモリエリア検出部がアクセ
スされるメモリを優先メモリでないと判定した場合には
、前記メモリサイクル制御部は前記非優先メモリ用スト
ローブ信号を発行することを特徴とするメモリ優先切替
方式によって達成される。
以下１本発明を適用するに好適なシステムを説明した後
、本発明の実施例を詳細に説明する。
、本発明の実施例を詳細に説明する。
第２図は本発明を適用するに好適なマルチプロセッサ・
システムの構成図である。本構成においては、親プロセ
ツサＧＰのバス（ＧＰババスＢｌに３個の子プロセッサ
ＬＰＩ〜ＬＰ３が、各々の子メモリＬＭＩ〜ＬＭ３を介
して接続されている。
システムの構成図である。本構成においては、親プロセ
ツサＧＰのバス（ＧＰババスＢｌに３個の子プロセッサ
ＬＰＩ〜ＬＰ３が、各々の子メモリＬＭＩ〜ＬＭ３を介
して接続されている。
なお、ＳＳＩ、ＳＳ２は、それぞれ、後述する如く１本
発明に係る親メモリ用ストローブ信号、共有メモリ用ス
トローブ信号を示している。
発明に係る親メモリ用ストローブ信号、共有メモリ用ス
トローブ信号を示している。
上記子メモリＬＭＩ〜ＬＭ３は各々６４にバイト程度の
容量を有し、そのうち１６にバイト程度は、親プロセツ
サＧＰからもアクセス可能な共有エリア（斜線部）ＣＯ
である。族メモリＧＭはＩＭバイト程度の容量を有し、
子プロセッサＬＰＩ〜ＬＰ３からはアクセスすることは
できない。
容量を有し、そのうち１６にバイト程度は、親プロセツ
サＧＰからもアクセス可能な共有エリア（斜線部）ＣＯ
である。族メモリＧＭはＩＭバイト程度の容量を有し、
子プロセッサＬＰＩ〜ＬＰ３からはアクセスすることは
できない。
第３図は第２図に示した各メモリの関連を示す図である
。親プロセツサＧＰは１Ｍバイトのメモリアドレスを有
する族メモリＧＭのすべてのエリアをアクセスできる。
。親プロセツサＧＰは１Ｍバイトのメモリアドレスを有
する族メモリＧＭのすべてのエリアをアクセスできる。
第３図中、斜線を施した部分は親プロセツサＧＰからア
クセス可能なメモリエリアを示している。また、族メモ
リＧＭは０番地からＩＭ番地までの間で、各子メモリＬ
Ｍ１〜ＬＭ３とｇ１複するアドレスを有している。
クセス可能なメモリエリアを示している。また、族メモ
リＧＭは０番地からＩＭ番地までの間で、各子メモリＬ
Ｍ１〜ＬＭ３とｇ１複するアドレスを有している。
上記子メモリＬＭＩ−ＬＭ３と重複する族メモリＧＭの
エリア（空白部）については、いずれも親プロセツサＧ
Ｐからアクセス可能であるため、このアドレスのときに
は、前記子メモリＬＭＩ−ＬＭ３の共有エリアＣＯ（各
１６にバイト）を優先的にアクセスするものとする。す
なわち、子メモリＬＭＩ〜ＬＭ３の共有エリアＣＯを優
先エリア、族メモリＧＭの重複エリア（前記空白部）を
非優先エリアとする。
エリア（空白部）については、いずれも親プロセツサＧ
Ｐからアクセス可能であるため、このアドレスのときに
は、前記子メモリＬＭＩ−ＬＭ３の共有エリアＣＯ（各
１６にバイト）を優先的にアクセスするものとする。す
なわち、子メモリＬＭＩ〜ＬＭ３の共有エリアＣＯを優
先エリア、族メモリＧＭの重複エリア（前記空白部）を
非優先エリアとする。
なお、第２図に示した如く、子メモリＬＭＩ〜Ｌ Ｍ
３にはスイッチＳＷが設けられているが、これは親プロ
セツサＧＰと子プロセッサＬＰＩ〜ＬＰ３の間で、子メ
モリＬＭＩ〜ＬＭ３を時分割的にアクセスするためであ
る。
３にはスイッチＳＷが設けられているが、これは親プロ
セツサＧＰと子プロセッサＬＰＩ〜ＬＰ３の間で、子メ
モリＬＭＩ〜ＬＭ３を時分割的にアクセスするためであ
る。
また、前記親メモリ用ストローブ信号ＳＳＩは族メモリ
ＧＰの上記重複エリア（非優先エリア）をアクセスする
ためのストローブ信号で、言わば、非優先メモリ用スト
ローブ信号である。また、共有メモリ用ストローブ信号
ＳＳ２は子メモリＬＭ１〜ＬＭ３の共有エリアＣ○をア
クセスするためのス１へローブ信号であり、言わば、優
先メモリ用ストロ−１ｇ号である。
ＧＰの上記重複エリア（非優先エリア）をアクセスする
ためのストローブ信号で、言わば、非優先メモリ用スト
ローブ信号である。また、共有メモリ用ストローブ信号
ＳＳ２は子メモリＬＭ１〜ＬＭ３の共有エリアＣ○をア
クセスするためのス１へローブ信号であり、言わば、優
先メモリ用ストロ−１ｇ号である。
この状態で親プロセツサＧＰが子メモリＬＭＩ〜ＬＭ３
の共有エリアＣＯの内容を読出すためにアドレス信号を
送出すると、このアドレス信号は親メモリＧＭにも入力
されるので、前記ＧＰババス１上に両メモリからのデー
タが出力されてしまうことになる。
の共有エリアＣＯの内容を読出すためにアドレス信号を
送出すると、このアドレス信号は親メモリＧＭにも入力
されるので、前記ＧＰババス１上に両メモリからのデー
タが出力されてしまうことになる。
これを避けるために、本発明においては親プロセツサＧ
Ｐに優先メモリエリア検出部を設けて、親プロセツサＧ
Ｐからのアドレスが、子メモリＬＭｌ−ＬＭ３の共有エ
リアＣＯのアドレス範囲にある場合には、前記共有メモ
リ用ストローブ信号（つまり、優先メモｒ）用ストロー
ブ信号）ＳＳ２を発行して、前記共有エリアＣ○へのア
クセスを行い、それ以外の場合には前記親メモリ用スト
ローブ信号（つまり、非優先メモリ用ストローブ信号）
ＳＳＩを発行して親メモリＧＭへのアクセスを行うよう
にしたものである。
Ｐに優先メモリエリア検出部を設けて、親プロセツサＧ
Ｐからのアドレスが、子メモリＬＭｌ−ＬＭ３の共有エ
リアＣＯのアドレス範囲にある場合には、前記共有メモ
リ用ストローブ信号（つまり、優先メモｒ）用ストロー
ブ信号）ＳＳ２を発行して、前記共有エリアＣ○へのア
クセスを行い、それ以外の場合には前記親メモリ用スト
ローブ信号（つまり、非優先メモリ用ストローブ信号）
ＳＳＩを発行して親メモリＧＭへのアクセスを行うよう
にしたものである。
以下、本発明の詳細な説明する。
第１図は本発明の一実施例を示すメモリ優先切替方式の
ブロック構成図である。
ブロック構成図である。
親プロセツサＧＰは、マイクロプロセッサ１゜該マイク
ロプロセッサ１がアクセスするメモリが優先メモリであ
ることを検出する優先メモリエリア検出部２．」二記マ
イクロプロセッサ１からの出力アドレスをラッチし、前
記バスＢｌに出力するためのアドレスランチ部３および
アクセスするメモリに適したタイミングでメモリス１−
ローブ信号を発行するメモリサイクル制御部４がら構成
されている。
ロプロセッサ１がアクセスするメモリが優先メモリであ
ることを検出する優先メモリエリア検出部２．」二記マ
イクロプロセッサ１からの出力アドレスをラッチし、前
記バスＢｌに出力するためのアドレスランチ部３および
アクセスするメモリに適したタイミングでメモリス１−
ローブ信号を発行するメモリサイクル制御部４がら構成
されている。
上記優先メモリエリア検出部２は、子メモリＬＭ１〜Ｌ
Ｍ３の全共有エリアを包括するアドレス範１２１１をセ
ットしておくための、ＬＭアドレスラッチ２Ａと、該Ｌ
Ｍアドレスラッチ２Ａの内容と前記マイクロプロセッサ
１の出力アドレスとを比較するコンパレータ２Ｂとがら
構成されている。
Ｍ３の全共有エリアを包括するアドレス範１２１１をセ
ットしておくための、ＬＭアドレスラッチ２Ａと、該Ｌ
Ｍアドレスラッチ２Ａの内容と前記マイクロプロセッサ
１の出力アドレスとを比較するコンパレータ２Ｂとがら
構成されている。
メモリサイクル制御部４は、上記コンパレータ２Ｂによ
る比較の結果、マイクロプロセッサ１の出力アドレス範
囲が、子メモリＬＭＩ〜ＬＭ３の共有エリアの範囲にあ
る場合には、共有メモリに適したタイミングで、前記共
有メモリ用ストローブ信号（優先メモリ用ストローブ信
号）ＳＳ２を発行し、て共有メモリへのアクセスを行な
う。
る比較の結果、マイクロプロセッサ１の出力アドレス範
囲が、子メモリＬＭＩ〜ＬＭ３の共有エリアの範囲にあ
る場合には、共有メモリに適したタイミングで、前記共
有メモリ用ストローブ信号（優先メモリ用ストローブ信
号）ＳＳ２を発行し、て共有メモリへのアクセスを行な
う。
同様に、上記コンパレータ２Ｂによる比較の結果、上記
マイクロプロセッサ１の出力アドレス範囲が、前記親メ
モリＧＭの範囲にある場合には、親メモリに適したタイ
ミンクで、前記親メモリ用ストロ〜ブ信号（非優先メモ
リ用ストローブ信号）を発行して親メモリへのアクセス
を行う。
マイクロプロセッサ１の出力アドレス範囲が、前記親メ
モリＧＭの範囲にある場合には、親メモリに適したタイ
ミンクで、前記親メモリ用ストロ〜ブ信号（非優先メモ
リ用ストローブ信号）を発行して親メモリへのアクセス
を行う。
上述のようにして、親プロセツサＧＰはメモリ優先切替
を行うことができる。
を行うことができる。
以上述へた如く、本発明によれば、アクセスするメモリ
が、優先メモリであるが非ｆｊ先メモリであるかによっ
て、それぞれに適したメモリアクセスタイミングが得ら
れるため、優先メモリあるいはＪｌ’ ｉ先メモリのア
クセスタイムを犠牲にすることなく、より高速で、かつ
、経済的なメモリ優先切替が可能になるという顕著な効
果を奏するものである。
が、優先メモリであるが非ｆｊ先メモリであるかによっ
て、それぞれに適したメモリアクセスタイミングが得ら
れるため、優先メモリあるいはＪｌ’ ｉ先メモリのア
クセスタイムを犠牲にすることなく、より高速で、かつ
、経済的なメモリ優先切替が可能になるという顕著な効
果を奏するものである。
第１図は本発明の一実施例を示すメモリ優先切替方式の
ブロック構成図、第２図は本発明を適泪するに好適なマ
ルチプロセッサ・システムの構成図、第３図は第２図に
示した各メモリの関連を示す図である。 ＧＰ：親プロセツサ、ＱＭ：Ｘ！Ａメモリ、Ｔ−Ｐ １
〜ＬＰ３ ：子プロセッサ、ＬＭＩ〜ＬＭ３：子メモリ
、Ｃ○：共有エリア、Ｂ１：ＧＰパス、にマイクロプロ
セッサ、２：優先メモリエリア検出部、３ニアドレスラ
ッチ部、４：メモリサイクル制御部。 ５′１メ ′ ＼ 代 理 人 弁理士 小 川 勝 男：８、 １ゝ・
−一′ 第 １ 図 第 ２ 図 第３図
ブロック構成図、第２図は本発明を適泪するに好適なマ
ルチプロセッサ・システムの構成図、第３図は第２図に
示した各メモリの関連を示す図である。 ＧＰ：親プロセツサ、ＱＭ：Ｘ！Ａメモリ、Ｔ−Ｐ １
〜ＬＰ３ ：子プロセッサ、ＬＭＩ〜ＬＭ３：子メモリ
、Ｃ○：共有エリア、Ｂ１：ＧＰパス、にマイクロプロ
セッサ、２：優先メモリエリア検出部、３ニアドレスラ
ッチ部、４：メモリサイクル制御部。 ５′１メ ′ ＼ 代 理 人 弁理士 小 川 勝 男：８、 １ゝ・
−一′ 第 １ 図 第 ２ 図 第３図
Claims (1)
- （１）基本制御部と複数個のメモリとを有するシステム
において、前記複数個のメモリを、優先メモリ用ストロ
ーブ信号によってアクセスされる優先メモリと、非優先
メモリ用ストローブ信号によってアクセスされる非優先
メモリとに分けるとともに、前記基本制御部に優先メモ
リエリア検出部およびメモリサイクル制御部を設けて、
前記優先メモリエリア検出部が、アクセスされるメモリ
を優先メモリであると判定した場合には、前記メモリサ
イクル制御部は前記優先メモリ用ストローブ信号を発行
し、前記優先メモリエリア検出部がアクセスされるメモ
リを優先メモリでないと判定した場合には、前記メモリ
サイクル制御部は前記非優先メモリ用ストローブ信号を
発行することを特徴とするメモリ優先切替方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1565586A JPS62174844A (ja) | 1986-01-29 | 1986-01-29 | メモリ優先切替方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1565586A JPS62174844A (ja) | 1986-01-29 | 1986-01-29 | メモリ優先切替方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62174844A true JPS62174844A (ja) | 1987-07-31 |
Family
ID=11894735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1565586A Pending JPS62174844A (ja) | 1986-01-29 | 1986-01-29 | メモリ優先切替方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62174844A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0553787A (ja) * | 1991-08-26 | 1993-03-05 | Nec Corp | プログラム変更方式 |
-
1986
- 1986-01-29 JP JP1565586A patent/JPS62174844A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0553787A (ja) * | 1991-08-26 | 1993-03-05 | Nec Corp | プログラム変更方式 |
| JP3092116B2 (ja) * | 1991-08-26 | 2000-09-25 | 日本電気株式会社 | プログラム変更方式 |
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