JPS63253446A - メモリ優先切替方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 ４：発明はメモリ優先切替方式に係り、時に複数のメモ
リを優先と非優先とに分けて、システムのスループット
の同上に効果のある非優先メモリアクセスの高速化に好
適なメモリ優先切替方式に関する。

〔従来の技術〕

複数個のメモリを具備する装置またはシステムにおいて
、他のメモリのアドレスを意識することなくメモリマツ
プ上の任意のアドレスを設定できるメモリ優先切替方式
としては特開昭５９−１４８９６６号公報に記載される
ように、複数個のメモリを優先メモリと非優先メモリと
に分け、上記優先メモリ内に前記非優先メモリに対する
動作抑止信号を発生する動作抑止信号発生回路を設け、
上記優先メモリがアクセスされている開弁優先メモリに
対する動作抑止信号を送出し、前記動作抑止信号が送出
されている間は非優先メモリはアドレスが一致していて
も動作しないようにする方式が提案されている。

〔発明が解決しようとする問題点」 上記従来技術は優先メモリかアドレスを判定し非優先メ
モリへの動作抑止旧号を尭工するまでの時間分だけ非優
先メモリのメモリ動作開始を遅らせなければならず、ま
た優先メモリにも非優先メモリにも同じタイミング関係
でアドレスとメモリストローブ信号が発生されるため、
例えば、非優先メモリとして高速メモリ素子を、優先メ
モリとして低速メモリ素子を使用するといったメモリの
使い分けの点が配慮されておらず、装置およびシステム
のスループット向上に効果のある、非優先メモリアクセ
スの高速化が困難となる問題があった０ 本発明の目的は、メモリ優先切替方式に関し、後先メモ
リ、非優先メモリのアクセスタイムを１性にすることな
くより高速でかつ経済的なメモリ優先切賛万式を提供す
ることにある。

（問題点を解決するだめの手段〕 上記目的は、基本制御部および複数個のメモリから構成
される装置に２（ハ）て、該メモリを優先メモリと非優
先メモリとに分け、Ｉｈ＋：制＃都にアクセスするメモ
リか後先メモリであるか非優先メモリであるかを判定す
る後先メモリエリア慣出都とアクセスが優先メモリへで
あろうと非優先メモリへであろうと非優先メモリに適す
るストローブ信号を発行し、また前記優先メモリエリア
検出部によりアクセスが優先メモリへであることが連絡
されると優先メモリに適するストローブ信号を発行する
メモリサイクル制御部と、前記優先メモリエリア検出部
の出力により非優先メモリのデータなデータバスへ送出
することを制御するデータバッフ１と、非優先メモリへ
の書き込み信号を発生する回路を設けることにより達成
される。

〔作用〕

メモリアクセスが後先メモリに対する場合、優先メモリ
エリア検出部で後先メモリアクセスを検出し、これによ
りメモリサイクル制御部は、優先メモリに適したタイミ
ングで優先メモリストローブｇＩ号を発行する。またこ
の時メモリサイクル制御ｔｔｌｓ＆工浚先メモリエリア
検出部と独立に非優先メモリに適したタイミングで非優
先メモリストローブ信号も発行している。上記メモリア
クセスが読み出しであるならば、非優先メモリに接続さ
れたデータバッフ１が優先メモリエリア検出部の出力に
より制御されデータをバスに出力しないため優先メモリ
のデータが正しく読み取られる。書き込みであるならば
非優先メモリへの書き込み信号が優先メモリエリア検出
部の出力により抑止されるため非優先メモリデータが誤
まって書かれることはない。一方、メモリアクセスが非
優先メモリに対する場合、前記１−タバッフ１はデータ
をバスに出力するよう制御される。また非優先メモリへ
の書き込み信号が出力される。なおこの時、優先メモリ
ストローブ信号は、優先メモリエリア検出部が、優先メ
モリアクセスを検出していないので出力されない。した
がって、優先メモリのデータが誤まって読み出されたり
、優先メモリにｖ４ｔってデータが書かれることがない
。

〔実施例） 第１図は、本発明の一実施例を示すマルチプロセンナの
構成図である。

第１図に示すマルチプロセッサでは、親プロセッｔＧＰ
のバス（ＧＰババスにＢ１に３個の子プロセッサＬＰ１
〜３が、各々の子メモリＬＭ１〜３を介して接続されて
いる。子メモリ１．、Ｍ１〜３は各々６４にバイト程度
の容量があり、そのうち１６に／＜イト程度は親プロセ
ツサからもアクセス可能な共通エリア（第１図中斜線部
）ＣＯであり、子プロセッサＬＰ１〜３が動作するため
の情報を受渡するために使用する。親メモＩＪＧＭは、
１メガ×１ビツトのダイナミックＲＡＭにて構成され１
メガバイト程度の容量があり主にプログラムが　２格納
され、子プロセッサＬＰ１〜３からはアクセスできない
。

第２図は、第１図に示す各メモリの関連図である。

親プロセツサＧＰは、１メガバイトのメモリアドレスを
有する親メモリＧＭのすべてのエリアをアクセスできる
。第２図中、斜線で示した部分は親プロセツサＧＰから
アクセス可能なメモリエリアを表わしている。そして、
親メモリＧＭの０番地から１メガ番地までの間で、各子
メモリＱＭ１〜３と重複するアドレスを有しているが、
そのうち問題となる部分は子メモ！ＪＬＭ１〜３の共通
エリアＣＯと重なる親メモリＧＭのエリア（空白部で示
す）である。これらのエリアは、いずれも親プロセツサ
ＧＰからアクセス可能であるため、この重複するアドレ
スのときには、子メモリＬＭ１〜３の共有エリア（各１
６にバイト）を優先的にアクセスするものとする。つま
り、子メモリＬＭ１〜３の共有エリアを優先メモリ、親
メモリＧＭの重複エリア（第２図の空白部）を非優先メ
モリとする。しかし、親プロセツサＧＰが子メモリＬＭ
１〜３の共有エリアの内容を読み出すために、アドレス
信号を送出するとこのアドレス信号は親メモリＧＭにも
入力されるのでデータバス（ＧＰババスＢＩ上に両メモ
リ（ＬＭｌ、２または３゜およびＧＭ）からのデータが
出力され【しまう。

また親プロセツサＧＰが子メモリＬＭ１〜５の共有エリ
アにデータな誉さ込むためにアドレス信号を送出すると
両メモリ（ＬＭｌ、２または５．およびＧＭ）にもデー
タが書き込まれてしまう。

また、親メモリＧＭ＆工１メガ×１ビットのダイナミッ
クＲＡＭで構成されており、プログラムやデータが格納
されているが、親プロセツサＱＰから前記プログラムを
読み出したり、データを読み書きしようとすると、親プ
ロセツサＧＰからアクセス可能なアドレス内に親メモリ
ＧＭ以外の子メモリＬＭ１〜３があるためメモリ制御部
は、親プロセツサＧＰからのアクセスが不当に親メモリ
ＧＭへのアクセスであるかの判定後でしか親メモリＧＭ
へのアクセスを開始出来ない。したがって親プロセツサ
ＧＰのメモリアクセスを高速化するためには、親メモリ
ＧＭおよび子メモリＬＭ１〜３のメモリ素子を高速化す
る必要がある。これを避けるために、本発明では、親プ
ロセツサＯＦに、優先メモリエリア検出部とメモリアク
セスが、子メモリであろうと親メモリであろうと、親メ
モリＧＭに適したタイミングで親メモリ用のストローブ
信号を発行するメモリサイクル制御部を設け、親プロセ
ツサＧＰからのアドレスが子メモリＬＭ１〜３の共有エ
リアのアドレス範囲にある場合には、子メモリ用ストロ
ーブ信号を発行し、子メモリへのアクセスを行う。この
時、上記アクセスが読み出しであるならば親メモリＧＭ
から出力されるデータは、データバッフ１が優先メモリ
エリア検出部の制御により閉じないためデータバス（Ｇ
ＰババスＰｌに出力されない。また書き込みであるなら
ば親メモリへの書き込み許可信号が送出されないため、
親メモリにデータは書き込まれない。

親プロセツサＧＰからのアドレスが親メモリエリアの範
囲にある場合には、上記データバッフ１は閉じられ、デ
ータが出力され、また書き込み許可信号が送出されデー
タが書き込まれる。この時子メモリ用ストローブ信号は
発行されない。

なお、第１図に示すように、子メモＩＪＬＭ１〜３には
スイッチＳＷが設けられているが、これは親プロセツサ
ＧＰと子プロセッサＬＰ１〜３で子メモリＬＭ１〜３を
時分割的にアクセスするためである。

第３図は、各メモリへの動作抑止に関連するブロック図
である。

親プロセツサＧＰはマイクロプロセッサ１．優先メモリ
エリア検出部２．マイクロプロセッサ１の出力アドレス
をラッチし、バスＢ１に出力するためのアドレスラッチ
鄭０５およびメモリサイクル制御部４から構成される。

優先メモリエリア検出部２は、子メモリＬ　Ｍ　１〜３
の共有エリアを包括するアドレス範囲をセットしておく
ためのＬＭアドレスラッチ２１．マイクロプロセッサ１
の出力アドレスと、ＬＭアドレスラッチ２１との内容と
を比較し、アドレス範囲が子メモリの共有エリアＣＯの
範囲にある場合、優先メモリアクセス許可信号２３を送
出する。一方メモリサイクル制御部４は、該優先メモリ
アクセス信号２５を受は取ると子メモリサイクル制御部
４１より子メモリ用ストローブ信号４２を送出し子メモ
リにメモリ動作を開始させる。

この時、親メモリサイクル制御部４５は、前記優先メモ
リアクセス信号２３の有無に関係なく親メモリ用ストロ
ーブ信号４４を送出している。したがって上記メモリア
クセスが読み出しであるならば、親メモリＧＭからのデ
ータがデータバスＢ１に出力されないようバッファ６を
制御するＡＮＤ回路４７が、優先メモリアクセス信号２
３を反転器４５で反転した信号によりインアクティブと
し親メモリ読み出し許可信号を送出しない。また書き込
みであるならば親メモリＧＭにデータがｉＦキ込まれな
いように読み出し時と同様にして親メモリ書き込み許可
信号４８を送出しないようＡＮＤ回路４６がインアクテ
ィブとなる。

次にメモリアクセスが上記以外のエリアへのアクセスで
あるならば、優先メモリアクセス許可信号２３が送出さ
れず、読み出し時は、優先メモリエリア検出部の出力が
確定する後のタイミングでＡＮＤ回路４７をアクティブ
としバッファ６をアクティブとして親メモリＧＭ内のメ
モリ素子５からデータがデータバスＢ１に出力される。

また書き込み時は、親メモリ蓄き込み許可信号４８が、
優先メモリエリア検出部の出力が確定する後のタイミン
グでアクティブとなり親メモリＧＭ内のメモリ素子５に
データが曹き込まれる。

第４図に従来方式による親メモリＧＭアクセス時および
４：発明による親メモリＧ　Ｍアクセス時のタイムチャ
ートを示す。５１は親プロセツサＧＰからの１メモリア
クセスの開始点を示す。従来方式では、優先メモリアク
セス許可信号２３が確定してから親メモリ用ストローブ
信号４４を有効とせざるお兄ないのに対して不発明では
、優先メモリアクセス許可信号２３の確定を待たずして
、親メモリ用ストローブ４４を有効とすることが出来、
親メモリＧＭのメモリアクセスが５２で示時量分高速化
可能となる。

本実施例によれば親メモｌｊＧＭのメモリ動作を優先メ
モリエリア検出部の確定を待たずして開始できかつ、親
メモリ、子メモリ各々に適したタイミングを得ることが
でき、親メモリに高速なメモリ素子を使用し、子メモリ
に低速なメモリ素子を使用してシステムのスループット
向上の効果があるＯ 〔発明の効果〕　　゛ 本発明によれば、アクセスするメモリが優先メモリであ
るが非優先メモリであるかの判定結果を待たずして非優
先メモリのメモリ動作を開始できかつ、優先メモリ、非
優先メモリのそれぞれに適したメモリアクセスタイミン
グを得ることができるので、高速にメモリアクセスがで
きるメモリ優先切替を経済的に実現できる。

【図面の簡単な説明】

第１図は不発明の一実施例を示すマルチプロセッサの構
成図、第２図は第１図に示す各メモリの関連図、第３図
は第１図の各メモリへの動作抑止に関するブロック図、
第４図は従来方式及び不発明による親メモリＧＭアクセ
スにおけるタイムチャートである。 ＧＰ・・・親プロセツサ、　ＧＭ・・・親メモリ、ＬＰ
１〜５・・・子プロセッサ、 ＬＭ１〜３・・・子メモリ、　ＣＯ・・・共有エリア、
Ｂ１・・・ＧＰパス、　　２・・・優先メモリエリア検
出部、４・・・メモリサイクル制御部、 ４２・・・子メモリ用ストローブ信号、４４・・・親メ
モリ用ストローブ信号、４８・・・親メモリ書き込み許
可信号、４９・・・親メモリ読み出し許可信号、５・・
・メモリ素子 一一− ｒ゛１ （′

Claims (1)

【特許請求の範囲】
1. １、基本制御部と複数個のメモリとより成る装置または
   システムにおいて、上記複数個のメモリを優先メモリと
   非優先メモリとに分け、基本制御部内に優先メモリエリ
   ア検出部と、メモリアクセスが優先メモリへであろうと
   非優先メモリへであろうと非優先メモリ用ストローブ信
   号を発行し、また前記優先メモリエリア検出部によつて
   アクセスするメモリが優先メモリであることを連絡され
   ると、優先メモリ用ストローブ信号を発行するメモリサ
   イクル制御部と、前記優先メモリエリア検出部により非
   優先メモリのデータバスへの送出を制御されるバツフア
   および非優先メモリへのデータ書き込みを許可するデー
   タ書き込み許可信号発生回路を設けたことを特徴とする
   メモリ優先切替方式。