JPH02108139A - キャッシュメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ 本発明は、複数のバスマスタが同時に動作する計算機シ
ステム等のキャッシュメモリ装置に関し、特にプロセッ
サバスとシステムバスから非同期にアクセスされるキャ
ッシュメモリにおいてアクセスの衝突を回避するだめの
アクセスアビトレージョンに関するものである。

［従来の技術１ 従来、メモリアクセスの高速化のために、メインメモリ
の他にキャッシュメモリと呼ばれる小容量の高速動作可
能なメモリが使用されている。

例えば、プロセッサは、キャッシュメモリを介してシス
テムバスに接続されており、このシステムバスにメイン
メモリ及びデータ処理装置が接続されている。そして、
キャッシュメモリには、プロセッサからのアクセス頻度
が高いアドレス領域のデータがメインメモリから転送さ
れる。

いま、プロセッサが、あるアドレスをアクセスしようと
したときに、そのアドレスがキヤ・ノシュメモリ内にあ
れば、すなわちキヤ・ノシュヒットすれば、プロセッサ
はキャッシュメモリを直接アクセスするので高速動作が
可能となる。また、アクセスしようとしたアドレスカτ
キャッシュメモリ内にないとき、すなわち、キャッシュ
ミスしたときは、キャッシュメモリの内容をメインメモ
リに戻し、プロセッサによりアクセスされたアドレスを
含むブロックのデータがメインメモリからキャッシュメ
モリへ新たに転送される。すなわち、キャッシュメモリ
の内容がリプレースされる。

また、キャッシュメモリは、プロセッサからアクセスさ
れるだけではなく、システムバスに接続されたデータ処
理装置からもアクセスされる。これらのアクセスは、非
同期的なものである。したがって、キャッシュメモリ番
二文：ｊするアクセスが衝突しないように、アクセスア
ビトレージョンを行う必要がある。

このように、キャッシュメモリを複数のバスからアクセ
スする場合には、アクセスの状態に応じてキャッシュメ
モリの動作を制御する必要があるため、一般に、専用の
キャッシュメモリコントローラ、たとえば、集積回路ｐ
ＰＤ７１６４１゜ｐＰＤ４３６０８Ｒ（日本電気株式会
社製）等が使用されている。

第４図はこのようなキャッシュメモリコントローラを使
用したキャッシュメモリ装置の構成例を示すブロック図
である。

図に示すように、従来のキャッシュメモリ装置において
は、プロセッサアドレスバス１とシステムアドレスバス
４の両側から同時にアクセスできるデュアルポートディ
レクトリメモリ８が設けられるとともに、キャッシュミ
ス時のリプレースの単位である各サブブロックの有効・
無効を示すフラグが格納されたデュアルポート有効フラ
グメモリ９が設けられる。なお、デュアルポートとは、
プロセッサバスイ則とシステムアスイ則から独立にアド
レスとデータが入力可能であることを意味する。

デュアルポートディレクトリメモリ８に格納されている
プロセッサアドレスタグ１７とプロセッサアドレスバス
１のアト、レスは、コンパレータ１０で比較され、両者
が一致したときにプロセッサアドレス一致信号１９が出
力される。なお、プロセッサアドレスタグ１７の内容は
、プロセッサからのアクセス状態に応じて最も古く使用
されたメモリブロックを追い出ずＬＲＵ（ｌｅａｓｔ　
ｒｅｃｅｎｔｌｙｕｓｅｄ）回路７により更新される。

同禄に、デュアルポートディレクトリメモリ８に格納さ
れているシステムアドレスタグ１８とシステムアドレス
バス４のアドレスは、コンパレータ１１で比較され、両
者が一致したときにシステムアドレス一致信号２０が出
力される。

コンパレータｔｏ、　ｉｉの比較結果は、プロセッサ制
御信号２．システム制御信号５とともにシケーンサ１３
に供給され、シケーンサ１３からのキャッシュデータ制
御信号２２によりデータメモリ１５の動作が制御される
。また、シケーンサ１３は、デュアルポート有効フラグ
メモリ９に供給されるアドレスタグの有効性を変更する
有効フラグ変更信号２５の制御も行う。

［発明が解決しようとする課題］ 上述のキャッシュメモリ装置は、第４図に示すように、
デュアルポートディレクトリメモリ８内のタグと、プロ
セッサアドレスバスエ側及びシステムアドレスバス４側
とのアドレスをそれぞれ独立に比較する２つのコンパレ
ータｉｏ、　ｘｉを備えているが、それぞれはお互いに
データメモリ１５内のどのメモリブロックをアクセスし
ているかわからない。このため、片方のバスがデュアル
ポートディレクトリメモリ８及びデュアルポート有効フ
ラグメモリ９を書き換えている間は、他方は書き換え処
理が終了するまで自分の処理を待たなければならず処理
が遅くなるという欠点があった。

本発明は、前記した従来技術の欠点を改良するため、キ
ャッシュメモリに対するアクセス状態に応じてキャッシ
ュメモリの書換えの制御を行うことにより、処理の高速
化を図ることを目的とする。

［課題を解決するための手段Ｊ 本発明のキャッシュメモリ装置は、前記目的を達成する
ため、プロセッサが接続されるプロセッサバスとメイン
メモリ及び該メインメモリの内容を更新することが可能
なデータ処理装置が接続されるシステムバスとのＵ旧こ
接続されたキャッシュメモリ装置において、前記プロセ
ッサバスが出力するアドレスと前記システムバスが出力
するアドレスを比較するコンパレータを設けるとともに
、該コンパレータによりキャッシュ用メモリの異なるデ
ータブロックへのアクセスが検出されたときに前記プロ
セッサバス及び前記システムバスの双方から前記キャッ
シュ用メモリへ独立してアクセスできるように前記キャ
ッシュ用メモリを制御するシーケンサを設けたことを特
徴とする。

前記キャッシュ用メモリは、前記メインメモリ内のデー
タの一部が格納されるデータメモリ、該データメモリへ
の格納状態を示すアドレスタグを格納するディレクトリ
メモリ及び前記データブロックの有効・無効を示すフラ
グを格納する有効フラグメモリを備え、前記データメモ
リ、ディレクトリメモリ及び有効フラグメモリは、前記
プロセッサバス側と前記システムバス側から独立にアド
レスとデータが入力可能であるデュアルポートメモリと
することができる。

すなわち、本発明は、前記データ処理装置の機能をその
中に取り込んだことを特徴とするキャッシュメモリ装置
である。

［作用１ 本発明においては、プロセッサアドレスとシステムバス
アドレスとがコンパレータにより比較され、各バスがキ
ャッシュ用メモリのどのデータブロックをアクセスして
いるのかが検出される。そして、キャッシュ用メモリの
異なるデータブロックがアクセスされていることが検出
されたときは、デュアルポートとされたキャッシュ用メ
モリの異なるデータブロックに対して、同時に内容の書
換えが行われる。

［実施例１ 以下、図面を参照しながら、実施例により本発明の特徴
を具体的に説明する。

第１図は本発明実施例のキャッシュメモリ装置のブロッ
ク図、第２図は本実施例のキャッシュメモリ装置を使用
したシステムの全体構成を示すブロック図である。

例えば、マイクロプロセッサ等のプログラムを実行する
プロセッサ２６は、キャッシュメモリ２７を介してシス
テムバス３０に接続されており、このシステムバス３０
に前記プログラムを格納するメインメモリ２８及びこの
メインメモリ２８の内容を変更可能なデータ処理装置２
９が接続されている。なお、このデータ処理装置２９は
、必要に応じて複数個設けられる。そして、キャッシュ
メモリ２７には、プロセッサ２６からのアクセス頻度が
高いアドレス領域のデータがメインメモリ２８から転送
されている。なお、図中、１はプロセッサアドレスバス
、２はプロセッサ制御信号、３はプロセッサデータバス
、４はシステムアドレスバス、５はシステム制御信号、
６はシステムデータバスである。

本実施例においては、デュアルポートディレクトリメモ
リ８に格納されているプロセッサアドレスタグ１７と、
プロセッサアドレスバス１のアドレスとを比較する第１
のコンパレータ１０と、デュアルポートディレクトリメ
モリ８に格納されているシステムアドレスタグ１８とシ
ステムアドレスバス４のアドレスとを比較する第２のコ
ンパレータ１１の他に、プロセッサアドレスバス１のア
ドレスとシステムアドレスバス４のアドレスとを比較し
て、両者が一致したときブロックアドレス−致信号２１
を出力する第３のコンパレータ１２を設けている。

また、データメモリとして、プロセッサバス側とシステ
ムバス側から独立にアドレスとデータが入力可能である
デュアルポートデータメモリ１６を使用している。

前記各コンパレータ１０．１１及び１２の比較結果は、
プロセッサ制御信号２．システムｆ１７１７１２１）信
号５とともにシーケンサ１４に供給され、シーケンサ１
４からのキャッシュデータ制御信号２３．２４によりデ
ュアルポートデータメモリ１６の動作が制御される。ま
た、シーケンサ１４は、デュアルポート有効フラグメモ
リ９に供給されるアドレスタグの有効性を変更する有効
フラグ変更信号２５の制御も行う。

次に、本実施例のキャッシュメモリ装置の動作を第１図
及び第２図を参照して説明する。

最初に、プロセッサアドレスバス１のアドレスとシステ
ムアドレスバス４のアドレスとが異なっており、ブロッ
クアドレス一致信号２１がインアクティブとなり、プロ
セッサ２６とシステムバス３０上にあるデータ処理装置
２９とで同時にはキャッシュメモリ２７の同じデータブ
ロックをアクセスしていないことを検出したときを考え
る。

このとき、プロセッサ２６またはデータ処理装置２９の
どちらかがアクセス中のデータに対し、他から読み書き
することはないので、プロセッサ２６側とシステムバス
３０側は、非同期にそして同時にデュアルポートディレ
クトリメモリ８、デュアルポート有効フラグメモリ９及
びデュアルポートデータメモリ１６をアクセスすること
ができる。

プロセッサ２６は、キャッシュメモリ２７をアクセスし
、Ｍｌのコンパレータ１ｏにより一致が検出されれば、
シーケンサ１４がら出力されるキャッシュデータ制御信
号２３及び有効フラグ変更信号２５により、デュアルポ
ートデータメモリ１６及びデュアルポート有効フラグメ
モリ９を書き換える。

また、プロセッサ２６のアクセスで不一致を検出した場
合には、ずなわら、キャッシュミスした場合には、もし
、リプレースが必要ならシーケンサ１４によりデュアル
ポートデータメモリ１６とメインメモリ２８の間でリプ
レース処理を行った後、デュアルポートディレクトリメ
モリ８、デュアルポート有効フラグメモリ９及びデュア
ルポートデータメモリ１６を書き換えれば良い。

その後、変更したデータ内容をシステムバス３０に出力
して、他のノード（本実施例の場合はデータ処理装置２
９）とのデータの一貫性を保持する。

また、第２のコンパレータ１１によりシステムバス３０
側の一致が検出されたときは、シーケンサ１４により出
力されるギヤッシュテ゛−タ制御信号２４、有効フラグ
変更信号２５により、デュアルポート有効フラグメモリ
９及びデュアルポートデータメモリ１６を書き換える。

次に、プロセッサ２６とシステムバス３０上にあるデー
タ処理装置２９とにより、同時にキャッシュメモリ２７
の同じデータブロックに書き込んでいるときを考える。

本実施例においては、データメモリ１６がデュアルポー
トであるため両方からアクセスすることは可能であるが
、無秩序にアクセスするとデータの一貫性が保てなくな
る。

例えば、いまプロセッサ２６が、デュアルポートデータ
メモリ１６に成るデータｒａＪを書き込んだとする。こ
のとき、システムバス３０側も動作中であるため、シー
ケンサ１４はその動作が終了するまでライト（ｗｒｉｔ
ｅ）　ｒ　ａ　Ｊの出力（データメモＩＪ１６にデータ
ｒａＪを書き込んだという情報をシステムバス３０側に
出力すること）は待たされる。

このときシステム側のブロックでの転送により、プロセ
ッサ２６が書き込んだ［ａ」を別のデータｒｂＪに書き
換えてしまうかもしれない。この場合、ブロック転送終
了後、ｒａＪを出力してもそのデータはすでにないので
データの一貫性が保てなくなる。

そこで、本実施例においては、第３のコンパレータ１２
により、同じメモリブロックへのアクセスを検出し、ブ
ロックアドレス一致信号２１がアクティブとなった場合
、シーケンサ１４は、プロセッサ２６またはシステム側
のデータ処理装置２９のどちらかに、デュアルポートデ
ータメモリ１６とデュアルポート有効フラグメモリ９へ
の優先権を与え、一方の動作が終了した後に他方の処理
を行う。これによりデータの一貫性が保てる。なお、少
なくても一方が読み出しをしている場合、一貫性は保た
れているので同時に動作しても構わない。但し、実際に
はデュアルポートメモリ内で優先権が決められ、順番に
アクセスされている。

なお、第１図に示す実施例のデュアルポートディレクト
リメモリ８．デュアルポート有効フラグメモリ９及びデ
ュアルポートデータメモリ１６の各デュアルポートメモ
リは、コントローラと通常のメモリとを組み合せて、デ
ュアルポートメモリと同等の動作をするデュアルポート
機能を持たせることにより実現することもできる。

また、第２図に示す実施例においては、メインメモリ２
８に対して一つのプロセッサ２６とキャッシュメモリ２
７が設けられているが、第３図に示すように、複数のプ
ロセッサ２６．２６ａ、　２６ｂとキャッシュメモリ２
７．２７ａ、　２７ｂを設け、マルチプロセッサシステ
ムとしてもよい。なお、ｌａ、　ｌｂはプロセッサアド
レスバス、２ａ、　２ｂはプロセッサ制御信号、３ａ、
　３ｂはプロセッサデータバスである。

以上に述べたように、本実施例においては、キャッシュ
メモリ装置を、プロセッサ２６とシステムバス３０側の
バスマスタとが同時にアクセス可能なデュアルポートメ
モリ群と、プロセッサ２６、システムバス３０のバスマ
スタ及びデュアルポートディレクトリメモリ８の３つの
アドレスのうちの二つをそれぞれ比較する３つのコンパ
レータと、プロセッサ２６とバスマスタが同じデータブ
ロックへのアクセスで書込み動作のときに順番にデュア
ルポートデータメモリ１６をアクセスさせる機能を持っ
たシーケンサ１４とからｔｔｌ成することにより、プロ
セッサ２６とシステムバス側のバスマスタが共に同じデ
ータブロックへの書き込み動作を行わない限り、プロセ
ッサ２６とバスマスタは同時に動作することができる。

［発明の効果１ 以上に述べたように、本発明においては、プロセッサア
ドレスとシステムバスアドレスを比ｌｆｆ１　するコン
パレータを設けて、各バスがキャッシュメモリのどのブ
ロックをアクセスしているか検出し、異なるブロックを
アクセスしているときはデュアルポートのキャッシュ用
メモリの内容を同時に書き換える。これにより、一方の
バスがキャッシュ用メモリの内容を書き換えている間で
も、他方のバスは自分の処理を進めることができ、シス
テム全体としての処理時間が短くなる。

【図面の簡単な説明】

第１図は本発明実施例のキャッシュメモリ装置のブロッ
ク図、第２図は本実施例のキャッシュメモリ装置を使用
したシステムの全体（１１４成を示ずブｏツク図、第３
図は本発明をマルチプロセッサシステムに適用した例を
示すブロック図、第４図は従来のキャッシュメモリ装置
のブロック図である。 １、ｌａ、ｌｂ：　プロセッサアドレスバス２．２ａ、
２ｂ：プロセッサ制御信号 ３．３ａ、３ｂ：プロセッサデータバス４ニジステムア
ドレスバス ５ニジステムＱｊｌＪ御信号　　　６：システムデータ
バス７：ＬＲＵ回路 ８：デュアルポートディレクトリメモリ９：デュアルポ
ート有効フラグメモリ １０〜１２：コンパレータ　　１３，１４：シーケンサ
１５：データメモリ １６：デ゛ユアルポートデータメモリ １７：プロセッサアドレスタグ １８ニジステムアドレスタグ １９：プロセッサアドレス一致信号 ２０ニジステムアドレス一致信号 ２１ニブロックアドレス一致信号 ２２〜２４：キャッシュデータ制御油信号２５：有効フ
ラグ変更信号 ２６．２６ａ、２６ｂ：プロセッサ ２７．２７ａ、２７ｂ：キャッシュメモリ２８：メイン
メモリ　　　　２９：データ処理装置３０ニジステムバ
ス

Claims (1)

1. 【特許請求の範囲】 １、プロセッサが接続されるプロセッサバスとメインメ
   モリ及び該メインメモリの内容を更新することが可能な
   データ処理装置が接続されるシステムバスとの間に接続
   されたキャッシュメモリ装置において、前記プロセッサ
   バスが出力するアドレスと前記システムバスが出力する
   アドレスを比較するコンパレータを設けるとともに、該
   コンパレータにより キャッシュ用メモリの異なるデータブロックへのアクセ
   スが検出されたときに前記プロ セッサバス及び前記システムバスの双方から前記キャッ
   シュ用メモリへ独立してアクセスできるように前記キャ
   ッシュ用メモリを制御するシーケンサを設けたことを特
   徴とする キャッシュメモリ装置。 ２、前記キャッシュ用メモリは、前記メインメモリ内の
   データの一部が格納されるデータメモリ、該データメモ
   リへの格納状態を示すアドレスタグを格納するディレク
   トリメモリ及び前記データプロタグの有効・無効を示す
   フラグを格納する有効フラグメモリを備え、前記 データメモリ、ディレクトリメモリ及び有効フラグメモ
   リは、前記プロセッサバス側と前記システムバス側から
   独立にアドレスとデータが入力可能であるデュアルポー
   トメモリであることを特徴とする請求項１記載のキャッ
   シュメモリ装置。