KR880011676A - 캐쉬 메모리를 사용한 블록 액세스 방식 - Google Patents

캐쉬 메모리를 사용한 블록 액세스 방식 Download PDF

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야마모도 다꾸마
후지쓰 가부시끼가이샤
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Abstract

내용 없음

Description

캐쉬 메모리를 사용한 블록 액세스 방식
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 블록 액세스 방식을 실현하는 시스템의 블록도.
제2도는 제1도의 상세한 회로 구성 블록도.
제3도는 제1도 및 제2도에 도시한 버스 마스터의 상세한 회로구성의 블록도.

Claims (14)

  1. 데이터를 기억하는 메인 기억수단과, 연상 동작을 행하고 메인 기억수단에 기억된 데이터를 독출하기 위하여 단일 메모리 어드레스 및 액세스 요구를 출력하는 연산수단과, 메인 기억수단에서 독출한 데이터를 기억하는 캐쉬메모리와, 캐쉬메모리와 메인 기억수단 산을 연결해주는 버스 수단과, 연산수단에서 오는 약새스 요구에 응하여 소정의 크기으 블록내에 있는 모든 데이터를 독출하기를 요구하고 메인 기억수단으로부터 독출한 데이터를 캐쉬 메모리 안으로 입력시키며, 반응신호가 블록 액세스의 실행을 표시할때에 연산장치로부터 오는 단일의 메모리 어드레스를, 그리고 블록 액세스의 취소를 지시할 경우에 한 블록내에 있는 모든 데이터를 독출할 필요가 있는 메모리 어드레스들 및 단일의 메모리 어드레스를 두 번째 제어회로에 공급하는 첫 번째 어드레스 공급회로로 구성되어 있는 첫 번째 제어수단과, 메인 기억수단으로부터 대이타를 독출하고 첫 번째 제어수단으로부터 오는 블록 액세스 요구에 응하여 요구된 블록 액세스의 실행과 취소 중에서 어느 하나를 표시하는 반응신호를 첫 번째 제어 수단으로 반송하며, 블록 어드레스의 실행시에 한 블록내에 있는 모든 데이터를 독출하는 필요한 메모리 어드레스들과 단일의 메모리 어드레스를, 그리고 블록 어드레스의 취소시에 첫 번째 제어회로로부터 공급되는 어드레스들을 메인 기억장치에 공급해주는 두 번째 어드레스 공급회로로 구성되어 있는 두 번째 제어 수단과로 이루어져 있는, 캐쉬 메모리를 사용한 블록 액세스 방식.
  2. 제1항에 있어서, 단일 메모리 어드레스를 증가하여서 첫 번째 어드레스 공급수단과 두 번째 어드레스 공급수단이 메모리 어드레스를 출력하는, 캐쉬 메모리를 가용한 블록 액세스 방식.
  3. 제1항에 있어서, 요구된 데이터가 기억되게 되는 메인 기억수단의 메모리 영역의 액세스 시간에 의거하여 두 번째 제어 수단이 요구된 블록 액세스의 실행 및 취소 중에서 어느 하나를 결정하는, 캐쉬메모리를 사용한 블록 액세스방식.
  4. 제1항에 있어서, 요구된 데이터가 기억되게 되는 메모리 영겨의 액세스 시간이 연산 수단의 동작 시간보다 짧을 때, 두 번째 제어수단이 요구된 블록 액세세의 실행을 표시하는 반응 신호를 첫 번째 제어수단으로 반송하는, 캐쉬 메모리를 사용한 블록 액세스 방식.
  5. 제1항에 있어서, 요구된 데이터가 기억되게 되는 메모리 영역의 액세스 시간이 연산 수단의 동작 시단보다 길 때, 두 번 째 제어수단이 요구된 블록 액세스의 취소를 표시하는 반응 신호를 첫 번째 제어수단으로 반송하는, 캐쉬 메모리를 사용하는 블록 액세스 방식.
  6. 제4항에 있어서, 요구한 대이타를 지닌 메모리 영역이 정적 무작위 접슨 기억장치(S-RAM)으로 이루어져 있는, 캐쉬 메모리를 사용한 블록 액세스 방식.
  7. 제5항에 있어서, 됴구한 데이터를 지닌 일부 메모리 영역이 동작 무작위 접근 기억장치(D-RAM)로 이루어져 있는, 캐쉬 메모리를 사용한 블록 액세스 방식.
  8. 제1항에 있어서, 실행 및 취소가 일부 메모리 어드레스에 의하여 지정되고, 두 번째 제어 수단이 요구된 블록 액세스의 실행으로 취소중에서 어느 하나를 결졍하디 위하여 일부 메모리 어드레스를 보호화하는 디코우더 수단으로 형성되는, 캐쉬 메모리를 사용한 블록 액세스 방식.
  9. 제1항에 있어서, 실행 및 취소가 블록 액세스 요구에 대한 반응 신호의 레벨에 의하여 되는, 캐쉬 메모리를 사용한 블록 액세스 방식.
  10. 제1항에 있어서, 블록 약세스 요구의 실행시에 한 블록내에 있는 모든 데이터가 버스의 한 버스 사이클 내에서 메인 기억 수단으로부터 캐쉬 메모리로 연속적으로 송부되는, 캐쉬 메모리를 사용한 블록 액세스 방식.
  11. 제1항에 있어서, 한 블록내에 있는 모든 데이터를 버스외 버스 사이클들에서 메인 기억수단으로부터 캐쉬 메모리로 송부되는, 캐쉬 메모리응 사용한 블록 액세스 방식.
  12. 제1항에 있어서, 한 블록내에 있는 데이터는 다수의 워어드들로 이루어진, 캐쉬 메모리응 사용한 블록 액세스 방식.
  13. 제1항에 있어서, 연산수단, 첫 번째 제어수단 및 캐쉬 메모리는 마이크로프로세서를 구성하는, 캐쉬 메모리를 사용하는 블록 액세스 방식.
  14. 외부 메모리에 연결될 수 있는 마이크로 프로세서에 있어서, 외부 메모리로부터 독출한 데이터를 기억시키는 빌트-인(built-in) 캐쉬 메모리와, 외부 메모리에 공급된 어드레스를 제어하고 외부 메모리에서 독출한 데이터를 캐쉬 메모리안으로 써넣은 버스 제어수단과, 데이터 처리를 실행하는 연산장치와, 연산장치로부터의 요구에 응하여, 외부 메모리에 블록액세스를 요구하는 신호를 출력하는 블록 액세스 요구 신호발생장치와, 클록 신호를 발생하여서 그것을 외부 메모리에 공급하는 클록 공급회로와, 송부 종료 신호 및 블록 액세스 요구 신호를 판정하고 외부 메모리로부터 오는 블록 액세스 확인 신호를 받지아니하고서 외부 메모리로부터 오는 송부 종료 신호를 수신할때에 블록 액세스 요구 신호의 취소를 블록 액세스 요구 신호 발생장치에 지정하는 블록 액세스 판정회로와, 버스 제어수단은 블록 액세스 판정회로가 블록 확인 신호를 검출할 때 단일의 어드레스를 외부 메모리에 출력하고 클록 신호와 동기화하여서 외부 메모리로부터 캐쉬 메모리오 송부된 소정의 크기의 블록을 형성하는 데이터의 입력을 제어하고, 블록 액세스 확인 신호를 받지 아니하고서 블록 액세스 판정회로가 송부 종료 신호를 수신할때에 외부 메모리로 순차적으로 증가되는 어드레스들을 출력하고 각각의 어드레스 응하여 외부 메모리로부터 캐쉬 메모리로 송부된 데이터의 입력을 제어하는 수단과로 이루어져 있는 마이크로 프로세서.
    ※참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880002448A 1987-03-10 1988-03-09 캐쉬 메모리를 사용한 블록 액세스 장치 KR920003270B1 (ko)

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