JP3105283B2 - メモリ・アクセス制御装置 - Google Patents
メモリ・アクセス制御装置Info
- Publication number
- JP3105283B2 JP3105283B2 JP03081445A JP8144591A JP3105283B2 JP 3105283 B2 JP3105283 B2 JP 3105283B2 JP 03081445 A JP03081445 A JP 03081445A JP 8144591 A JP8144591 A JP 8144591A JP 3105283 B2 JP3105283 B2 JP 3105283B2
- Authority
- JP
- Japan
- Prior art keywords
- access
- address
- block
- memory
- block transfer
- Prior art date
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0215—Addressing or allocation; Relocation with look ahead addressing means
Description
【０００１】
【産業上の利用分野】本発明は、ブロック転送機能を有
するメモリへのアクセスの高速化を図ることができるメ
モリ・アクセス制御装置に関する。
するメモリへのアクセスの高速化を図ることができるメ
モリ・アクセス制御装置に関する。
【０００２】
【従来の技術】現在の計算機システムの記憶装置には、
その記憶素子としてＤＲＡＭが用いられているものが多
い。ＤＲＡＭは大容量ではあるが、比較的低速であると
いう欠点をもつ。この低速であるという欠点の計算機シ
ステムに対する影響を小さくするために、キャッシュ・
メモリ等を設ける等の様々な工夫が行われた。キャッシ
ュ・メモリはアドレス毎にブロックとしてデータを保持
しておく記憶手段であるが、一般にこのブロックは、メ
モリのアクセス・バンド幅の整数倍という単位で管理さ
れる。すなわち、キャッシュ・ミス・ヒット時における
ＤＲＡＭからキャッシュ・メモリへのデータのローディ
ングでは、メモリ・アクセス・バンド幅の整数倍分のデ
ータが連続してアクセスされることによりデータ・ブロ
ックの転送が行われる。従来のメモリアクセス制御装置
のアクセス制御では、ＤＲＡＭのブロック転送機能は主
にこうしたキャッシュ・メモリへのデータ・ブロックの
ローディング時にのみ実行されている。
その記憶素子としてＤＲＡＭが用いられているものが多
い。ＤＲＡＭは大容量ではあるが、比較的低速であると
いう欠点をもつ。この低速であるという欠点の計算機シ
ステムに対する影響を小さくするために、キャッシュ・
メモリ等を設ける等の様々な工夫が行われた。キャッシ
ュ・メモリはアドレス毎にブロックとしてデータを保持
しておく記憶手段であるが、一般にこのブロックは、メ
モリのアクセス・バンド幅の整数倍という単位で管理さ
れる。すなわち、キャッシュ・ミス・ヒット時における
ＤＲＡＭからキャッシュ・メモリへのデータのローディ
ングでは、メモリ・アクセス・バンド幅の整数倍分のデ
ータが連続してアクセスされることによりデータ・ブロ
ックの転送が行われる。従来のメモリアクセス制御装置
のアクセス制御では、ＤＲＡＭのブロック転送機能は主
にこうしたキャッシュ・メモリへのデータ・ブロックの
ローディング時にのみ実行されている。
【０００３】
【発明が解決しようとする課題】このように、上記従来
例では、明示的に連続したアドレスのデータに対するア
クセス、すなわちブロック・アクセスであることが示さ
れたときにしかＤＲＡＭのブロック転送機能が実行され
ない。アクセスがブロック・アクセスで行われるか否か
は、そのアクセス・ターゲットがキャッシャブル(cachea
ble)なアドレス領域に属するものか、アンキャッシャブ
ル(uncacheable)なアドレス領域に属するものかで主に
決まる。一般に、キャッシャブルな領域にはアクセスの
際に高速性を要求されるものが配され、アンキャッシャ
ブルな領域にはアクセスの際に高速性を比較的必要とし
ないものが配される。プログラムのアドレス参照パター
ンには局所性があり、これは、キャッシャブルな領域も
アンキャッシャブルな領域も同様である。ここでキャッ
シャブルな領域に属するデータに対するアクセスについ
てはキャッシュ・メモリの効果（キャッシュ・メモリ自体
の高速性）により高速アクセスが図られているのに対
し、アンキャッシャブルな領域に属するデータに対する
アクセスについては、何ら策が講じられていないという
のが現状である。
例では、明示的に連続したアドレスのデータに対するア
クセス、すなわちブロック・アクセスであることが示さ
れたときにしかＤＲＡＭのブロック転送機能が実行され
ない。アクセスがブロック・アクセスで行われるか否か
は、そのアクセス・ターゲットがキャッシャブル(cachea
ble)なアドレス領域に属するものか、アンキャッシャブ
ル(uncacheable)なアドレス領域に属するものかで主に
決まる。一般に、キャッシャブルな領域にはアクセスの
際に高速性を要求されるものが配され、アンキャッシャ
ブルな領域にはアクセスの際に高速性を比較的必要とし
ないものが配される。プログラムのアドレス参照パター
ンには局所性があり、これは、キャッシャブルな領域も
アンキャッシャブルな領域も同様である。ここでキャッ
シャブルな領域に属するデータに対するアクセスについ
てはキャッシュ・メモリの効果（キャッシュ・メモリ自体
の高速性）により高速アクセスが図られているのに対
し、アンキャッシャブルな領域に属するデータに対する
アクセスについては、何ら策が講じられていないという
のが現状である。
【０００４】本発明はこのような現状に鑑みてなされた
ものであり、その目的とするところは、メモリへのアク
セスがブロック転送でない場合でも、高速なアクセスを
可能とするメモリ・アクセス制御装置を提供することに
ある。
ものであり、その目的とするところは、メモリへのアク
セスがブロック転送でない場合でも、高速なアクセスを
可能とするメモリ・アクセス制御装置を提供することに
ある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、メモリへのアクセスを制御するメモリ・
アクセス制御装置であって、アクセスアドレスを保持す
る保持手段と、前記保持手段に保持されたアクセスアド
レスの上位部分を固定したまま下位部分を順次インクリ
メントさせることにより、前記メモリの同一ブロックの
連続するアドレスに順次アクセスするブロック転送手段
と、前記ブロック転送手段による順次アクセスにより目
的のアドレスにアクセスすると、当該アドレスを前記保
持手段に保持したまま順次アクセスを中断する中断手段
と、前記中断手段による順次アクセスの中断中に要求さ
れたアクセスがブロック・アクセスであるか否かを判断
する判断手段と、前記判断手段によりブロック・アクセ
スでないと判断された場合に、前記要求されたアクセス
の目的とするアドレスと前記保持手段に保持された前回
のアクセスアドレスとを比較する比較手段と、前記比較
手段による比較の結果、前記目的とするアドレスと前記
前回のアクセスアドレスとが上位部分において一致し、
下位部分において前記目的とするアドレスの方が大なる
場合に、前記中断手段により前回のアクセスアドレスで
中断された前記ブロック転送手段による順次アクセスを
再開するように制御する制御手段とを有することを特徴
とする。
に、本発明は、メモリへのアクセスを制御するメモリ・
アクセス制御装置であって、アクセスアドレスを保持す
る保持手段と、前記保持手段に保持されたアクセスアド
レスの上位部分を固定したまま下位部分を順次インクリ
メントさせることにより、前記メモリの同一ブロックの
連続するアドレスに順次アクセスするブロック転送手段
と、前記ブロック転送手段による順次アクセスにより目
的のアドレスにアクセスすると、当該アドレスを前記保
持手段に保持したまま順次アクセスを中断する中断手段
と、前記中断手段による順次アクセスの中断中に要求さ
れたアクセスがブロック・アクセスであるか否かを判断
する判断手段と、前記判断手段によりブロック・アクセ
スでないと判断された場合に、前記要求されたアクセス
の目的とするアドレスと前記保持手段に保持された前回
のアクセスアドレスとを比較する比較手段と、前記比較
手段による比較の結果、前記目的とするアドレスと前記
前回のアクセスアドレスとが上位部分において一致し、
下位部分において前記目的とするアドレスの方が大なる
場合に、前記中断手段により前回のアクセスアドレスで
中断された前記ブロック転送手段による順次アクセスを
再開するように制御する制御手段とを有することを特徴
とする。
【０００６】
【作用】本発明では、ブロック転送による順次アクセス
により目的のアドレスにアクセスすると、当該アドレス
を保持したまま順次アクセスを中断し、中断中に要求さ
れたアクセスがブロック・アクセスであるか否かを判断
し、ブロック・アクセスでないと判断された場合に、要
求されたアクセスの目的とするアドレスと保持された前
回のアクセスアドレスとを比較し、比較の結果、目的と
するアドレスと前回のアクセスアドレスとが上位部分に
おいて一致し、下位部分において目的とするアドレスの
方が大なる場合に、前回のアクセスアドレスで中断され
たブロック転送による順次アクセスを再開する。これに
より、中断されたブロック転送を再開する場合には、新
たにアクセスアドレスをセットする必要がないので、メ
モリアクセスに要する時間を短縮できる。
により目的のアドレスにアクセスすると、当該アドレス
を保持したまま順次アクセスを中断し、中断中に要求さ
れたアクセスがブロック・アクセスであるか否かを判断
し、ブロック・アクセスでないと判断された場合に、要
求されたアクセスの目的とするアドレスと保持された前
回のアクセスアドレスとを比較し、比較の結果、目的と
するアドレスと前回のアクセスアドレスとが上位部分に
おいて一致し、下位部分において目的とするアドレスの
方が大なる場合に、前回のアクセスアドレスで中断され
たブロック転送による順次アクセスを再開する。これに
より、中断されたブロック転送を再開する場合には、新
たにアクセスアドレスをセットする必要がないので、メ
モリアクセスに要する時間を短縮できる。
【０００７】
【実施例】図１は、本発明のメモリ・アクセス制御装置
の一実施例を示すブロック図であり、同図において、１
は前回のアクセスに用いられたターゲット・アドレスを
保持しておくためのラッチ、２は現在行われているアク
セスのターゲット・アドレスとラッチ１に保持されてい
る前回のアクセスのターゲット・アドレスとを比較する
比較器、３はアクセス情報ａおよび比較器２からの比較
結果信号ｂに基づいてＤＲＡＭに対するＲＡＳ(Row Add
ress Strobe）信号／ＣＡＳ(Column AddressStrobe）信
号を生成するＲＡＳ／ＣＡＳ生成器、４はアクセス・ア
ドレスｃからロー・アドレス／カラム・アドレスを生成
（マルチプレクス）するマルチプレクサ、５は読出し若
しくは書込み、アクセス・サイズ等のアクセス情報ａを
用いてＲＡＳ／ＣＡＳ生成器３で行われる以外のＤＲＡ
Ｍ制御を行うＭＩＳＣ制御器、６はブロック転送機能を
有するＤＲＡＭが複数個並設されたＤＲＡＭアレイであ
る。上記構成要素１〜５はブロック・アクセス可能化手
段を構成する。また、ｄはプロセッサ装置に対して授受
されるデータを示す。
の一実施例を示すブロック図であり、同図において、１
は前回のアクセスに用いられたターゲット・アドレスを
保持しておくためのラッチ、２は現在行われているアク
セスのターゲット・アドレスとラッチ１に保持されてい
る前回のアクセスのターゲット・アドレスとを比較する
比較器、３はアクセス情報ａおよび比較器２からの比較
結果信号ｂに基づいてＤＲＡＭに対するＲＡＳ(Row Add
ress Strobe）信号／ＣＡＳ(Column AddressStrobe）信
号を生成するＲＡＳ／ＣＡＳ生成器、４はアクセス・ア
ドレスｃからロー・アドレス／カラム・アドレスを生成
（マルチプレクス）するマルチプレクサ、５は読出し若
しくは書込み、アクセス・サイズ等のアクセス情報ａを
用いてＲＡＳ／ＣＡＳ生成器３で行われる以外のＤＲＡ
Ｍ制御を行うＭＩＳＣ制御器、６はブロック転送機能を
有するＤＲＡＭが複数個並設されたＤＲＡＭアレイであ
る。上記構成要素１〜５はブロック・アクセス可能化手
段を構成する。また、ｄはプロセッサ装置に対して授受
されるデータを示す。
【０００８】図２は図１の装置の動作を示すフロー・チ
ャートである。メモリ・アクセス制御装置の一部を構成
するプロセッサ装置（図示せず）がメモリに対するアク
セスを開始すると、まず、ブロック・アクセスであるか
否かの判断が行われる（ステップＳ１）。ブロック・ア
クセスでない場合、ラッチ１に保持されているアドレス
と現在行われているアクセスのアドレスとの比較が比較
器２で行われる（ステップＳ２）。ここでの比較はアド
レス上位部分の一致比較とアドレス下位部分の大小比較
とがなされる（ステップＳ３，Ｓ４）。ＤＲＡＭのブロ
ック転送は、ロー・アドレス（アドレス上位部分）を固
定し、カラム・アドレス（アドレス下位部分）を一定周
期で変化（インクリメント）させることにより、ロー・
アドレスとカラム・アドレスで指定されるデータを順次
送出するものであり、ロー・アドレスとカラム・アドレ
スをアクセス毎にセットしなければならない通常のアク
セス方式と比べて高速アクセスを可能とするものであ
る。アドレスの上位部分の比較はロー・アドレスが前回
のアクセス時のものと一致しているか否かを見るもので
あり、アドレスの下位部分の比較は今回のアクセス・タ
ーゲットが前回のものよりも上位アドレス側に位置する
か否かを見るものである。すなわち、前回アクセス時に
起動しているＤＲＡＭのブロック転送機能を用いたアク
セスを継続できるかどうかをチェックするものである。
ここでアドレス上位部分が一致しており、アドレス下位
部分がラッチ１に保持しているものよりも大きい場合、
前回アクセスを継続できる。すなわち、ＤＲＡＭに対す
るアクセスを再開するのである（ステップＳ５）。この
ように前回のブロック転送機能を利用できることによ
り、新規アクセスで必要なセットアップ時間を省略でき
る。例えばニブル・モードのブロック転送機能付のＤＲ
ＡＭをＤＲＡＭアレイ６中に用いている場合は、ＲＡＳ
／ＣＡＳ生成器３で生成されるＣＡＳ信号をアサート／
ディアサートすることにより、また、高速ページ・モー
ドのブロック転送機能付のＤＲＡＭをＤＲＡＭアレイ６
中に用いている場合は、ロー・アドレス／カラム・アド
レス・マルチプレクサ４からＤＲＡＭアレイ６へ与えら
れるカラム・アドレスをＲＡＳ／ＣＡＳ生成器３で生成
されるＣＡＳ信号のアサートにあわせてインクリメント
しながらＣＡＳ信号をアサート／ディアサートすること
により、アクセスは行われる。ＣＡＳ信号のアサート／
ディアサートは、アクセス・ターゲットのアドレスと今
回のアクセス開始前にラッチ１に保持されていたアドレ
スとの差の回数だけ行われる。また、ＣＡＳ信号のアサ
ート／ディアサートと同時にラッチ１の内容もインクリ
メントされる（ステップＳ６）。ＣＡＳ信号のアサート
／ディアサートを前記回数分だけ繰り返すことにより、
ＤＲＡＭアレイ６中でアクセス・ターゲットがアドレス
され（ステップＳ６〜Ｓ８）、アクセスに対するサービ
スが行われる（ステップＳ９）。サービス終了後は、Ｒ
ＡＳ信号はアサート状態、ＣＡＳ信号はディアサート状
態となっている。すなわち、ＤＲＡＭのアクセスはサス
ペンド状態となる。
ャートである。メモリ・アクセス制御装置の一部を構成
するプロセッサ装置（図示せず）がメモリに対するアク
セスを開始すると、まず、ブロック・アクセスであるか
否かの判断が行われる（ステップＳ１）。ブロック・ア
クセスでない場合、ラッチ１に保持されているアドレス
と現在行われているアクセスのアドレスとの比較が比較
器２で行われる（ステップＳ２）。ここでの比較はアド
レス上位部分の一致比較とアドレス下位部分の大小比較
とがなされる（ステップＳ３，Ｓ４）。ＤＲＡＭのブロ
ック転送は、ロー・アドレス（アドレス上位部分）を固
定し、カラム・アドレス（アドレス下位部分）を一定周
期で変化（インクリメント）させることにより、ロー・
アドレスとカラム・アドレスで指定されるデータを順次
送出するものであり、ロー・アドレスとカラム・アドレ
スをアクセス毎にセットしなければならない通常のアク
セス方式と比べて高速アクセスを可能とするものであ
る。アドレスの上位部分の比較はロー・アドレスが前回
のアクセス時のものと一致しているか否かを見るもので
あり、アドレスの下位部分の比較は今回のアクセス・タ
ーゲットが前回のものよりも上位アドレス側に位置する
か否かを見るものである。すなわち、前回アクセス時に
起動しているＤＲＡＭのブロック転送機能を用いたアク
セスを継続できるかどうかをチェックするものである。
ここでアドレス上位部分が一致しており、アドレス下位
部分がラッチ１に保持しているものよりも大きい場合、
前回アクセスを継続できる。すなわち、ＤＲＡＭに対す
るアクセスを再開するのである（ステップＳ５）。この
ように前回のブロック転送機能を利用できることによ
り、新規アクセスで必要なセットアップ時間を省略でき
る。例えばニブル・モードのブロック転送機能付のＤＲ
ＡＭをＤＲＡＭアレイ６中に用いている場合は、ＲＡＳ
／ＣＡＳ生成器３で生成されるＣＡＳ信号をアサート／
ディアサートすることにより、また、高速ページ・モー
ドのブロック転送機能付のＤＲＡＭをＤＲＡＭアレイ６
中に用いている場合は、ロー・アドレス／カラム・アド
レス・マルチプレクサ４からＤＲＡＭアレイ６へ与えら
れるカラム・アドレスをＲＡＳ／ＣＡＳ生成器３で生成
されるＣＡＳ信号のアサートにあわせてインクリメント
しながらＣＡＳ信号をアサート／ディアサートすること
により、アクセスは行われる。ＣＡＳ信号のアサート／
ディアサートは、アクセス・ターゲットのアドレスと今
回のアクセス開始前にラッチ１に保持されていたアドレ
スとの差の回数だけ行われる。また、ＣＡＳ信号のアサ
ート／ディアサートと同時にラッチ１の内容もインクリ
メントされる（ステップＳ６）。ＣＡＳ信号のアサート
／ディアサートを前記回数分だけ繰り返すことにより、
ＤＲＡＭアレイ６中でアクセス・ターゲットがアドレス
され（ステップＳ６〜Ｓ８）、アクセスに対するサービ
スが行われる（ステップＳ９）。サービス終了後は、Ｒ
ＡＳ信号はアサート状態、ＣＡＳ信号はディアサート状
態となっている。すなわち、ＤＲＡＭのアクセスはサス
ペンド状態となる。
【０００９】アクセスがブロック・アクセスであった場
合（キャッシャブル領域に対するアクセスの場合）（ス
テップＳ１）、アドレス比較でアドレスの上位部分が不
一致であった場合（ステップＳ３）、およびアドレス下
位部分の比較で今回のアクセス・ターゲットが前回のも
のよりも下位アドレス側に位置することが判明した場合
（ステップＳ４）には、新しくＤＲＡＭに対するアクセ
スが起動される（ステップＳ１０）。いずれの場合もＤ
ＲＡＭのブロック転送機能を用いたアクセスであるが、
ＲＡＳ／ＣＡＳ生成器３で生成されるＲＡＳ信号を一度
ディアサートしてからＤＲＡＭアクセスを開始すること
により、新規のＤＲＡＭアクセスを起動する。ブロック
・アクセスの場合は次回のアクセスのために今回のブロ
ック中の最上位アドレスを、ブロック・アクセスでない
場合は同じく次回のアクセスのために今回のターゲット
・データのアドレスをラッチ１にセットする（ステップ
Ｓ１１）。このように、ブロック・アクセスであるか否
かにかかわらずブロック転送機能をもちいることによ
り、次回のアクセス時におけるセットアップ時間の省略
が期待でき、アクセスの高速化を期待できる。アクセス
に対するサービスが終了したら（ステップＳ１２，Ｓ１
３）、ＲＡＳ信号をアサート状態、ＣＡＳ信号をディア
サート状態としておく。
合（キャッシャブル領域に対するアクセスの場合）（ス
テップＳ１）、アドレス比較でアドレスの上位部分が不
一致であった場合（ステップＳ３）、およびアドレス下
位部分の比較で今回のアクセス・ターゲットが前回のも
のよりも下位アドレス側に位置することが判明した場合
（ステップＳ４）には、新しくＤＲＡＭに対するアクセ
スが起動される（ステップＳ１０）。いずれの場合もＤ
ＲＡＭのブロック転送機能を用いたアクセスであるが、
ＲＡＳ／ＣＡＳ生成器３で生成されるＲＡＳ信号を一度
ディアサートしてからＤＲＡＭアクセスを開始すること
により、新規のＤＲＡＭアクセスを起動する。ブロック
・アクセスの場合は次回のアクセスのために今回のブロ
ック中の最上位アドレスを、ブロック・アクセスでない
場合は同じく次回のアクセスのために今回のターゲット
・データのアドレスをラッチ１にセットする（ステップ
Ｓ１１）。このように、ブロック・アクセスであるか否
かにかかわらずブロック転送機能をもちいることによ
り、次回のアクセス時におけるセットアップ時間の省略
が期待でき、アクセスの高速化を期待できる。アクセス
に対するサービスが終了したら（ステップＳ１２，Ｓ１
３）、ＲＡＳ信号をアサート状態、ＣＡＳ信号をディア
サート状態としておく。
【００１０】
【発明の効果】以上説明したように、本発明によれば、
ブロック転送による順次アクセスにより目的のアドレス
にアクセスすると、当該アドレスを保持したまま順次ア
クセスを中断し、中断中に要求されたアクセスがブロッ
ク・アクセスであるか否かを判断し、ブロック・アクセ
スでないと判断された場合に、要求されたアクセスの目
的とするアドレスと保持された前回のアクセスアドレス
とを比較し、比較の結果、目的とするアドレスと前回の
アクセスアドレスとが上位部分において一致し、下位部
分において目的とするアドレスの方が大なる場合に、前
回のアクセスアドレスで中断されたブロック転送による
順次アクセスを再開するようにしたことにより、中断さ
れたブロック転送を再開する場合には、新たにアクセス
アドレスをセットする必要がないので、メモリアクセス
に要する時間を短縮できる。しかも、本発明は、例えば
バッファを用いる方法のように大規模なハードウェアを
付加することなく実施可能である。また、キャッシャブ
ルな領域とアンキャッシャブルな領域のいずれに対して
もアクセスの速度が従来よりも向上されるので、本来ア
ンキャッシャブルな領域に配してもよいデータまでをキ
ャッシャブルな領域に配し、いたずらにキャッシュ・メ
モリにおけるデータ・ブロックのリプレースメントを誘
発させてキャッシュ・メモリのヒット率の低下を招くと
いうことがなくなる。
ブロック転送による順次アクセスにより目的のアドレス
にアクセスすると、当該アドレスを保持したまま順次ア
クセスを中断し、中断中に要求されたアクセスがブロッ
ク・アクセスであるか否かを判断し、ブロック・アクセ
スでないと判断された場合に、要求されたアクセスの目
的とするアドレスと保持された前回のアクセスアドレス
とを比較し、比較の結果、目的とするアドレスと前回の
アクセスアドレスとが上位部分において一致し、下位部
分において目的とするアドレスの方が大なる場合に、前
回のアクセスアドレスで中断されたブロック転送による
順次アクセスを再開するようにしたことにより、中断さ
れたブロック転送を再開する場合には、新たにアクセス
アドレスをセットする必要がないので、メモリアクセス
に要する時間を短縮できる。しかも、本発明は、例えば
バッファを用いる方法のように大規模なハードウェアを
付加することなく実施可能である。また、キャッシャブ
ルな領域とアンキャッシャブルな領域のいずれに対して
もアクセスの速度が従来よりも向上されるので、本来ア
ンキャッシャブルな領域に配してもよいデータまでをキ
ャッシャブルな領域に配し、いたずらにキャッシュ・メ
モリにおけるデータ・ブロックのリプレースメントを誘
発させてキャッシュ・メモリのヒット率の低下を招くと
いうことがなくなる。
【図１】本発明によるメモリ・アクセス制御装置の一実
施例を示すブロック図である。
施例を示すブロック図である。
【図２】図１の装置の動作を説明するためのフローチャ
ートである。
ートである。
１ ラッチ ２ 比較器 ３ ＲＡＳ／ＣＡＳ生成器 ４ マルチプレクサ ５ ＭＩＳＣ制御器 ６ ＤＲＡＭアレイ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 - 12/06 G06F 13/16 - 13/18 G11C 7/00,11/401,11/41
Claims (1)
- 【請求項１】 メモリへのアクセスを制御するメモリ・
アクセス制御装置であって、アクセスアドレスを保持する保持手段と、 前記保持手段に保持されたアクセスアドレスの上位部分
を固定したまま下位部分を順次インクリメントさせるこ
とにより、前記メモリの同一ブロックの連続するアドレ
スに順次アクセスするブロック転送手段と、 前記ブロック転送手段による順次アクセスにより目的の
アドレスにアクセスすると、当該アドレスを前記保持手
段に保持したまま順次アクセスを中断する中断手段と、 前記中断手段による順次アクセスの中断中に要求された
アクセスがブロック・アクセスであるか否かを判断する
判断手段と、 前記判断手段によりブロック・アクセスでないと判断さ
れた場合に、前記要求されたアクセスの目的とするアド
レスと前記保持手段に保持された前回のアクセスアドレ
スとを比較する比較手段と、 前記比較手段による比較の結果、前記目的とするアドレ
スと前記前回のアクセスアドレスとが上位部分において
一致し、下位部分において前記目的とするアドレスの方
が大なる 場合に、前記中断手段により前回のアクセスア
ドレスで中断された前記ブロック転送手段による順次ア
クセスを再開するように制御する制御手段とを有するこ
とを特徴とするメモリ・アクセス制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03081445A JP3105283B2 (ja) | 1991-03-20 | 1991-03-20 | メモリ・アクセス制御装置 |
| EP92302316A EP0505157B1 (en) | 1991-03-20 | 1992-03-18 | Memory access control |
| DE69224489T DE69224489T2 (de) | 1991-03-20 | 1992-03-18 | Speicherzugriffssteuerung |
| US08/428,799 US5577218A (en) | 1991-03-20 | 1995-04-24 | Memory access control method wherein block access is performed as a sequential access to an address updated by incrementation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03081445A JP3105283B2 (ja) | 1991-03-20 | 1991-03-20 | メモリ・アクセス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04293134A JPH04293134A (ja) | 1992-10-16 |
| JP3105283B2 true JP3105283B2 (ja) | 2000-10-30 |
Family
ID=13746599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03081445A Expired - Fee Related JP3105283B2 (ja) | 1991-03-20 | 1991-03-20 | メモリ・アクセス制御装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5577218A (ja) |
| EP (1) | EP0505157B1 (ja) |
| JP (1) | JP3105283B2 (ja) |
| DE (1) | DE69224489T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69431737T2 (de) * | 1993-02-24 | 2003-04-24 | Matsushita Electric Ind Co Ltd | Vorrichtung und Verfahren zum Speicherlesezugriff mit hoher Geschwindigkeit |
| CN1044750C (zh) * | 1994-10-20 | 1999-08-18 | 联华电子股份有限公司 | 可变宽度内存数据实时读取装置 |
| US6021472A (en) * | 1995-08-21 | 2000-02-01 | Canon Kabushiki Kaisha | Information processing device and control method thereof |
| US5860110A (en) * | 1995-08-22 | 1999-01-12 | Canon Kabushiki Kaisha | Conference maintenance method for cache memories in multi-processor system triggered by a predetermined synchronization point and a predetermined condition |
| JP3886189B2 (ja) * | 1995-12-18 | 2007-02-28 | テキサス インスツルメンツ インコーポレイテツド | バースト可でキャッシュ不可のメモリアクセスを支援するマイクロプロセッサ装置 |
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