JPH11282746A - Dramアクセス方法およびdramコントロ−ラ - Google Patents
Dramアクセス方法およびdramコントロ−ラInfo
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- JPH11282746A JPH11282746A JP10050751A JP5075198A JPH11282746A JP H11282746 A JPH11282746 A JP H11282746A JP 10050751 A JP10050751 A JP 10050751A JP 5075198 A JP5075198 A JP 5075198A JP H11282746 A JPH11282746 A JP H11282746A
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- dram
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0215—Addressing or allocation; Relocation with look ahead addressing means
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】 高速なDRAMアクセスを可能とするDRA
Mアクセス方法およびDRAMコントロ−ラを提供す
る。 【解決手段】 DRAMへのアクセスの種類を判別する
ステップと、判別されたアクセスの種類に応じてアクセ
ス・モ−ドを切り換えるステップとを含むDRAMへの
アクセス方法、さらに前回アクセスのあったアドレスと
現在のアドレスの行アドレスが一致しているか否かを判
断するステップと、前記判断された行アドレスの一致の
有無に応じてアクセス・モ−ドを切り換えるステップと
を含むDRAMへのアクセス方法が提供される
Mアクセス方法およびDRAMコントロ−ラを提供す
る。 【解決手段】 DRAMへのアクセスの種類を判別する
ステップと、判別されたアクセスの種類に応じてアクセ
ス・モ−ドを切り換えるステップとを含むDRAMへの
アクセス方法、さらに前回アクセスのあったアドレスと
現在のアドレスの行アドレスが一致しているか否かを判
断するステップと、前記判断された行アドレスの一致の
有無に応じてアクセス・モ−ドを切り換えるステップと
を含むDRAMへのアクセス方法が提供される
Description
【0001】
【産業上の利用分野】本発明は、一般的には、ダイナミ
ック・ランダム・アクセス・メモリ(DRAM)の制御
に関し、さらに詳しく言えば、DRAMへの高速なアク
セス方法およびDRAMを制御するためのDRAMコン
トロ−ラに関する。
ック・ランダム・アクセス・メモリ(DRAM)の制御
に関し、さらに詳しく言えば、DRAMへの高速なアク
セス方法およびDRAMを制御するためのDRAMコン
トロ−ラに関する。
【0002】
【従来の技術】DRAMを含むコンピュ−タ・システム
の処理スピ−ドを向上させるためには、DRAMへのア
クセス時間を短縮することが重要である。このDRAM
へのアクセス時間を短縮する方法として、いわゆるペ−
ジング法(ペ−ジ・モ−ド法)が知られている。ペ−ジ
ング法は、DRAMへのアクセスにおいて、一度行アド
レスを指定(RASアクセス)した後はこれを固定し、
列アドレスの指定(CASアクセス)に応じてデ−タの
読み出しをおこなう方法である。このペ−ジング法は、
交互にRASアクセスとCASアクセスをおこなう、い
わゆるランダム・アクセス法(RASアクセス・モ−ド
法)よりもRASアクセス回数が少ない分高速なアクセ
スが可能となる利点を有する。
の処理スピ−ドを向上させるためには、DRAMへのア
クセス時間を短縮することが重要である。このDRAM
へのアクセス時間を短縮する方法として、いわゆるペ−
ジング法(ペ−ジ・モ−ド法)が知られている。ペ−ジ
ング法は、DRAMへのアクセスにおいて、一度行アド
レスを指定(RASアクセス)した後はこれを固定し、
列アドレスの指定(CASアクセス)に応じてデ−タの
読み出しをおこなう方法である。このペ−ジング法は、
交互にRASアクセスとCASアクセスをおこなう、い
わゆるランダム・アクセス法(RASアクセス・モ−ド
法)よりもRASアクセス回数が少ない分高速なアクセ
スが可能となる利点を有する。
【0003】日本国の特許公開公報、平3−25785
号には、従来のペ−ジング法を用いた記憶装置が開示さ
れている。図1はこの記憶装置へのアクセスのフロ−を
示した図である。図1では、アクセスを開始した後、現
在のアドレスとレジスタに記憶されている前回のアドレ
スとを比較し、両者の行アドレスドが一致した場合は列
アドレスを送り、CASアクセスをおこなう。両者の行
アドレスドが一致しない場合は、プリチャ−ジをした後
に行アドレスと列アドレスを送り、RASアクセスとC
ASアクセスをおこなう。
号には、従来のペ−ジング法を用いた記憶装置が開示さ
れている。図1はこの記憶装置へのアクセスのフロ−を
示した図である。図1では、アクセスを開始した後、現
在のアドレスとレジスタに記憶されている前回のアドレ
スとを比較し、両者の行アドレスドが一致した場合は列
アドレスを送り、CASアクセスをおこなう。両者の行
アドレスドが一致しない場合は、プリチャ−ジをした後
に行アドレスと列アドレスを送り、RASアクセスとC
ASアクセスをおこなう。
【0004】図1のペ−ジング法を用いたアクセス方法
は、行アドレスドが一致した場合はCASアクセスのみ
をおこなう点で、高速なアクセスを可能にするものであ
る。しかしながら、この従来の方法は、行アドレスドが
一致しない場合は、プリチャ−ジをした後にRASアク
セスとCASアクセスをおこなう必要がある。したがっ
て、行アドレスが一致しない場合は、ランダム・アクセ
ス法よりも、反ってプリチャ−ジの時間だけDRAMへ
のアクセス動作が遅くなるという欠点がある。すなわ
ち、ペ−ジング法はあくまで局所性のあるアクセスにお
いてのみ有効な方法であると言える。なお、ここで言
う"局所性のあるアクセス"とは、アクセスがメモリの一
定のアドレス群(領域)に集中しておこなわれることを
意味する。
は、行アドレスドが一致した場合はCASアクセスのみ
をおこなう点で、高速なアクセスを可能にするものであ
る。しかしながら、この従来の方法は、行アドレスドが
一致しない場合は、プリチャ−ジをした後にRASアク
セスとCASアクセスをおこなう必要がある。したがっ
て、行アドレスが一致しない場合は、ランダム・アクセ
ス法よりも、反ってプリチャ−ジの時間だけDRAMへ
のアクセス動作が遅くなるという欠点がある。すなわ
ち、ペ−ジング法はあくまで局所性のあるアクセスにお
いてのみ有効な方法であると言える。なお、ここで言
う"局所性のあるアクセス"とは、アクセスがメモリの一
定のアドレス群(領域)に集中しておこなわれることを
意味する。
【0005】この従来のペ−ジング法の欠点を改善した
メモリ制御回路が日本国の特許公開公報、平7−848
66号に開示されている。このメモリ制御回路では、メ
モリアクセスの局所性を利用して、アクセス要求があっ
た時点で行アドレスが前回の行アドレスと一致する可能
性を予測して、アクセスモ−ドを切り換える方法が開示
されている。
メモリ制御回路が日本国の特許公開公報、平7−848
66号に開示されている。このメモリ制御回路では、メ
モリアクセスの局所性を利用して、アクセス要求があっ
た時点で行アドレスが前回の行アドレスと一致する可能
性を予測して、アクセスモ−ドを切り換える方法が開示
されている。
【0006】しかしながら、この場合は、メモリアクセ
スにおいて行アドレスが一致する可能性を判断するため
の条件として、アクセス主体が一致するか否かを利用し
ている。ここでアクセス主体とは、一般にバスマスタと
呼ばれるものである。したがって、このメモリ制御回路
では、レジスタ内に新たにアクセス主体番号を導入し、
さらにアクセス主体番号の比較回路等を新たに設ける必
要がある。また、平7−84866号公報では、アクセ
スの種類に着目したアクセス方法については何等言及さ
れていない。
スにおいて行アドレスが一致する可能性を判断するため
の条件として、アクセス主体が一致するか否かを利用し
ている。ここでアクセス主体とは、一般にバスマスタと
呼ばれるものである。したがって、このメモリ制御回路
では、レジスタ内に新たにアクセス主体番号を導入し、
さらにアクセス主体番号の比較回路等を新たに設ける必
要がある。また、平7−84866号公報では、アクセ
スの種類に着目したアクセス方法については何等言及さ
れていない。
【0007】
【発明が解決しようとする課題】本発明の目的は、高速
なDRAMアクセスを可能とするDRAMアクセス方法
およびDRAMコントロ−ラを提供することである。
なDRAMアクセスを可能とするDRAMアクセス方法
およびDRAMコントロ−ラを提供することである。
【0008】また、本発明の目的は、従来のペ−ジング
法をさらに改善したDRAMアクセス方法およびDRA
Mコントロ−ラを提供することである。
法をさらに改善したDRAMアクセス方法およびDRA
Mコントロ−ラを提供することである。
【0009】さらに、本発明の目的は、DRAMアクセ
スの局所性とDRAMアクセスの種類とアクセス・モ−
ドとの関係に着目した、新規なDRAMアクセス方法お
よびDRAMコントロ−ラを提供することである。
スの局所性とDRAMアクセスの種類とアクセス・モ−
ドとの関係に着目した、新規なDRAMアクセス方法お
よびDRAMコントロ−ラを提供することである。
【00010】さらに、本発明の目的は、一定のヒント
を基にDRAMアクセスの局所性を予測して、高速なD
RAMアクセスを可能とする方法およびDRAMコント
ロ−ラを提供することである。
を基にDRAMアクセスの局所性を予測して、高速なD
RAMアクセスを可能とする方法およびDRAMコント
ロ−ラを提供することである。
【0011】
【課題を解決するための手段】本発明によれば、DRA
Mへのアクセスの種類を判別するステップと、判別され
たアクセスの種類に応じてアクセス・モ−ドを切り換え
るステップと、を含むDRAMへのアクセス方法が提供
される。ここで、アクセスの種類とは、命令アクセスま
たはデ−タ・アクセスを意味する。また、アクセス・モ
−ドとは、ペ−ジ・モ−ドまたはランダム・アクセス・
モ−ドを意味する。
Mへのアクセスの種類を判別するステップと、判別され
たアクセスの種類に応じてアクセス・モ−ドを切り換え
るステップと、を含むDRAMへのアクセス方法が提供
される。ここで、アクセスの種類とは、命令アクセスま
たはデ−タ・アクセスを意味する。また、アクセス・モ
−ドとは、ペ−ジ・モ−ドまたはランダム・アクセス・
モ−ドを意味する。
【0012】また、本発明によれば、DRAMへのアク
セス方法であって、前回アクセスのあったアドレスと現
在のアドレスの行アドレスが一致しているか否かを判断
するステップと、前記判断された行アドレスの一致の有
無に応じてアクセス・モ−ドを切り換えるステップと、
を含む方法が提供される。
セス方法であって、前回アクセスのあったアドレスと現
在のアドレスの行アドレスが一致しているか否かを判断
するステップと、前記判断された行アドレスの一致の有
無に応じてアクセス・モ−ドを切り換えるステップと、
を含む方法が提供される。
【0013】さらに、本発明によれば、プロセッサから
の信号に応じてDRAMへのアクセスの種類を判別する
手段と、判別されたアクセスの種類に応じてDRAMへ
のアクセス・モ−ドを切り換える手段とを含む、DRA
Mを制御するためのコントロ−ラが提供される。
の信号に応じてDRAMへのアクセスの種類を判別する
手段と、判別されたアクセスの種類に応じてDRAMへ
のアクセス・モ−ドを切り換える手段とを含む、DRA
Mを制御するためのコントロ−ラが提供される。
【0014】さらに、本発明によれば、DRAMを制御
するためのコントロ−ラであって、前回アクセスのあっ
たアドレスと現在のアドレスの行アドレスが一致してい
るか否かを判断する手段と、前記判断された行アドレス
の一致の有無に応じてアクセスモ−ドを切り換える手段
と、を含むコントロ−ラが提供される。
するためのコントロ−ラであって、前回アクセスのあっ
たアドレスと現在のアドレスの行アドレスが一致してい
るか否かを判断する手段と、前記判断された行アドレス
の一致の有無に応じてアクセスモ−ドを切り換える手段
と、を含むコントロ−ラが提供される。
【0015】
【発明の実施の形態】本発明の詳細な説明に移る前に、
本発明の意義をより理解しやすくするために、本発明の
発明者によって新たに見いだされた本発明の契機となっ
た事項について、その概要を簡単に説明する。
本発明の意義をより理解しやすくするために、本発明の
発明者によって新たに見いだされた本発明の契機となっ
た事項について、その概要を簡単に説明する。
【0016】本発明の発明者は、DRAMアクセス種類
によって、直前のアクセスにおける行アドレスと現在の
のアクセスにおける行アドレスが一致(ペ−ジ・ヒッ
ト)する確率が異なることを新たに見いだした。すなわ
ち、命令アクセスである場合の方がデ−タ・アクセスの
場合よりもペ−ジ・ヒットする確率が高い、言いかえれ
ば局所性が高いことを見いだした。ここで命令アクセス
とはプログラムへのアクセスを意味し、デ−タ・アクセ
スとは文字通りのデ−タへのアクセスを意味する。さら
に、本発明者は、命令アクセスとデ−タ・アクセスの発
生頻度を調べた結果、2つのアクセスは各々連続して発
生する確率が高いことも見いだした。したがって、ペ−
ジ・ヒットとペ−ジ・ミスは各々連続して発生する確率
が高いことを見いだした。よって、本発明は、一言で言
うとDRAMアクセスの種類とアクセスの局所性(ペ−
ジ・ヒットする確率)と同一アクセスの発生頻度に着目
してなされたものである。
によって、直前のアクセスにおける行アドレスと現在の
のアクセスにおける行アドレスが一致(ペ−ジ・ヒッ
ト)する確率が異なることを新たに見いだした。すなわ
ち、命令アクセスである場合の方がデ−タ・アクセスの
場合よりもペ−ジ・ヒットする確率が高い、言いかえれ
ば局所性が高いことを見いだした。ここで命令アクセス
とはプログラムへのアクセスを意味し、デ−タ・アクセ
スとは文字通りのデ−タへのアクセスを意味する。さら
に、本発明者は、命令アクセスとデ−タ・アクセスの発
生頻度を調べた結果、2つのアクセスは各々連続して発
生する確率が高いことも見いだした。したがって、ペ−
ジ・ヒットとペ−ジ・ミスは各々連続して発生する確率
が高いことを見いだした。よって、本発明は、一言で言
うとDRAMアクセスの種類とアクセスの局所性(ペ−
ジ・ヒットする確率)と同一アクセスの発生頻度に着目
してなされたものである。
【0017】図2は本発明の第1の実施例のDRAMア
クセス方法のフロ−を示した図である。図2において、
バンクアクテイブ状態、すなわちペ−ジ・モ−ドが選択
され既に行選択(RASアクセス)が行われている状態
からアクセスが開始される。最初に、DRAMアクセス
の種類が命令アクセスであるかデ−タ・アクセスである
かが判断される。
クセス方法のフロ−を示した図である。図2において、
バンクアクテイブ状態、すなわちペ−ジ・モ−ドが選択
され既に行選択(RASアクセス)が行われている状態
からアクセスが開始される。最初に、DRAMアクセス
の種類が命令アクセスであるかデ−タ・アクセスである
かが判断される。
【0018】アクセスの種類が命令アクセスである場合
には、ペ−ジ・モ−ドがそのまま維持されCASアクセ
スのみをおこなってアクセスを終了する。言いかえれ
ば、命令アクセスである場合には、その次のアクセスも
命令アクセスであると予測して、プリチャ−ジをするこ
となくバンクアクテイブ状態に戻る。
には、ペ−ジ・モ−ドがそのまま維持されCASアクセ
スのみをおこなってアクセスを終了する。言いかえれ
ば、命令アクセスである場合には、その次のアクセスも
命令アクセスであると予測して、プリチャ−ジをするこ
となくバンクアクテイブ状態に戻る。
【0019】一方、アクセスの種類がデ−タ・アクセス
である場合には、ペ−ジ・モ−ドからランダム・アクセ
ス・モ−ドへ切り換えられ、プリチャ−ジをおこなった
後にRASアクセスとCASアクセスを行い、さらに最
後にプリチャ−ジをおこなってアクセスを終了する。言
いかえれば、デ−タ・アクセスである場合には、その次
のアクセスもデ−タ・アクセスであると予測して、プリ
チャ−ジをおこなってバンクアイドル状態、すなわちR
ASアクセスされていない状態(RASモ−ド)に移
る。
である場合には、ペ−ジ・モ−ドからランダム・アクセ
ス・モ−ドへ切り換えられ、プリチャ−ジをおこなった
後にRASアクセスとCASアクセスを行い、さらに最
後にプリチャ−ジをおこなってアクセスを終了する。言
いかえれば、デ−タ・アクセスである場合には、その次
のアクセスもデ−タ・アクセスであると予測して、プリ
チャ−ジをおこなってバンクアイドル状態、すなわちR
ASアクセスされていない状態(RASモ−ド)に移
る。
【0020】図2のバンクアイドル状態(RASモ−
ド)から、さらに次のアクセスが開始される。そして、
同様にして、最初にアクセスの種類が判断される。命令
アクセスである場合には、RASアクセスとCASアク
セスをおこなってアクセスを終了する。この時、RAS
アクセス・モ−ドにおいて通常実行されるプリチャ−ジ
はおこなわれない。言いかえれば、命令アクセスである
場合には、その次のアクセスも命令アクセスであると予
測して、プリチャ−ジをすることなくバンクアクテイブ
状態、すなわちペ−ジ・モ−ドに移る。
ド)から、さらに次のアクセスが開始される。そして、
同様にして、最初にアクセスの種類が判断される。命令
アクセスである場合には、RASアクセスとCASアク
セスをおこなってアクセスを終了する。この時、RAS
アクセス・モ−ドにおいて通常実行されるプリチャ−ジ
はおこなわれない。言いかえれば、命令アクセスである
場合には、その次のアクセスも命令アクセスであると予
測して、プリチャ−ジをすることなくバンクアクテイブ
状態、すなわちペ−ジ・モ−ドに移る。
【0021】一方、アクセスの種類がデ−タ・アクセス
である場合には、RASアクセスとCASアクセスとプ
リチャ−ジをおこなってアクセスを終了する。言いかえ
れば、デ−タ・アクセスである場合には、その次のアク
セスもデ−タ・アクセスであると予測して、プリチャ−
ジをおこなってバンクアイドル状態、すなわちRASア
クセスされていない状態(RASモ−ド)を維持する。
である場合には、RASアクセスとCASアクセスとプ
リチャ−ジをおこなってアクセスを終了する。言いかえ
れば、デ−タ・アクセスである場合には、その次のアク
セスもデ−タ・アクセスであると予測して、プリチャ−
ジをおこなってバンクアイドル状態、すなわちRASア
クセスされていない状態(RASモ−ド)を維持する。
【0022】図2のフロ−においては、DRAMアクセ
スの種類に応じてアクセス・モ−ドを切り換えている。
すなわち、アクセスの種類が命令アクセスであるかデ−
タ・アクセスであるかをヒントにして、その次のアクセ
スがペ−ジ・モ−ドまたはRASモ−ドを予測し、この
2つのモ−ドいずれかを自動的に選択している。この場
合、前回アクセスのあったアドレスと現在のアドレスの
行アドレスの一致の有無は考慮されない。この方法は、
本発明者によって見いだされた、2つのアクセスは各々
連続して発生する確率が高いという知見に基づくもので
ある。この方法によれば、デ−タ・アクセスである場合
は、行アドレスの一致の有無に拘らず、強制的にRAS
モ−ドが選択される。したがって、従来のペ−ジング法
のように、行アドレスドが一致しない場合は毎回プリチ
ャ−ジをおこなわなければならないという欠点を回避す
ることができる。
スの種類に応じてアクセス・モ−ドを切り換えている。
すなわち、アクセスの種類が命令アクセスであるかデ−
タ・アクセスであるかをヒントにして、その次のアクセ
スがペ−ジ・モ−ドまたはRASモ−ドを予測し、この
2つのモ−ドいずれかを自動的に選択している。この場
合、前回アクセスのあったアドレスと現在のアドレスの
行アドレスの一致の有無は考慮されない。この方法は、
本発明者によって見いだされた、2つのアクセスは各々
連続して発生する確率が高いという知見に基づくもので
ある。この方法によれば、デ−タ・アクセスである場合
は、行アドレスの一致の有無に拘らず、強制的にRAS
モ−ドが選択される。したがって、従来のペ−ジング法
のように、行アドレスドが一致しない場合は毎回プリチ
ャ−ジをおこなわなければならないという欠点を回避す
ることができる。
【0023】図3は本発明の第2の実施例のDRAMア
クセス方法のフロ−を示した図である。図3において、
バンクアクテイブ状態、すなわちペ−ジ・モ−ドが選択
され既に行選択(RASアクセス)が行われている状態
からアクセスが開始される。最初に、ペ−ジ・ヒットの
有無が、すなわち前回アクセスのあったアドレスと現在
のアドレスの行アドレスが一致しているか否かが判断さ
れる。
クセス方法のフロ−を示した図である。図3において、
バンクアクテイブ状態、すなわちペ−ジ・モ−ドが選択
され既に行選択(RASアクセス)が行われている状態
からアクセスが開始される。最初に、ペ−ジ・ヒットの
有無が、すなわち前回アクセスのあったアドレスと現在
のアドレスの行アドレスが一致しているか否かが判断さ
れる。
【0024】ペ−ジ・ヒットする場合(行アドレスが一
致する場合)には、ペ−ジ・モ−ドがそのまま維持され
CASアクセスのみをおこなってアクセスを終了する。
言いかえれば、ペ−ジ・ヒットする場合には、その次の
アクセスも行アドレスが一致するものと予測して、プリ
チャ−ジをすることなくバンクアクテイブ状態に戻る。
致する場合)には、ペ−ジ・モ−ドがそのまま維持され
CASアクセスのみをおこなってアクセスを終了する。
言いかえれば、ペ−ジ・ヒットする場合には、その次の
アクセスも行アドレスが一致するものと予測して、プリ
チャ−ジをすることなくバンクアクテイブ状態に戻る。
【0025】一方、ペ−ジ・ミスする場合(行アドレス
が一致しない場合)には、ペ−ジ・モ−ドからランダム
・アクセス・モ−ドへ切り換えられ、プリチャ−ジをお
こなった後にRASアクセスとCASアクセスを行い、
さらに最後にプリチャ−ジをおこなってアクセスを終了
する。言いかえれば、ペ−ジ・ミスする場合には、その
次のアクセスも行アドレスが一致しないものと予測し
て、プリチャ−ジをおこなってバンクアイドル状態、す
なわちRASアクセスされていない状態(RASモ−
ド)に移る。
が一致しない場合)には、ペ−ジ・モ−ドからランダム
・アクセス・モ−ドへ切り換えられ、プリチャ−ジをお
こなった後にRASアクセスとCASアクセスを行い、
さらに最後にプリチャ−ジをおこなってアクセスを終了
する。言いかえれば、ペ−ジ・ミスする場合には、その
次のアクセスも行アドレスが一致しないものと予測し
て、プリチャ−ジをおこなってバンクアイドル状態、す
なわちRASアクセスされていない状態(RASモ−
ド)に移る。
【0026】図3のバンクアイドル状態(RASモ−
ド)から、さらに次のアクセスが開始される。そして、
同様にして、ペ−ジ・ヒットの有無が、すなわち前回ア
クセスのあったアドレスと現在のアドレスの行アドレス
が一致しているか否かが判断される。ペ−ジ・ヒットす
る場合には、RASアクセスとCASアクセスをおこな
ってアクセスを終了する。この時、RASアクセス・モ
−ドにおいて通常実行されるプリチャ−ジはおこなわれ
ない。言いかえれば、ペ−ジ・ヒットする場合には、そ
の次のアクセスにおいてもペ−ジ・ヒットするものと予
測して、プリチャ−ジをすることなくバンクアクテイブ
状態、すなわちペ−ジ・モ−ドに移る。
ド)から、さらに次のアクセスが開始される。そして、
同様にして、ペ−ジ・ヒットの有無が、すなわち前回ア
クセスのあったアドレスと現在のアドレスの行アドレス
が一致しているか否かが判断される。ペ−ジ・ヒットす
る場合には、RASアクセスとCASアクセスをおこな
ってアクセスを終了する。この時、RASアクセス・モ
−ドにおいて通常実行されるプリチャ−ジはおこなわれ
ない。言いかえれば、ペ−ジ・ヒットする場合には、そ
の次のアクセスにおいてもペ−ジ・ヒットするものと予
測して、プリチャ−ジをすることなくバンクアクテイブ
状態、すなわちペ−ジ・モ−ドに移る。
【0027】一方、ペ−ジ・ミスする場合(行アドレス
が一致しない場合)には、RASアクセスとCASアク
セスとプリチャ−ジをおこなってアクセスを終了する。
言いかえれば、ペ−ジ・ミスする場合には、その次のア
クセスにおいてもペ−ジ・ミスするものと予測して、プ
リチャ−ジをおこなってバンクアイドル状態、すなわち
RASアクセスされていない状態(RASモ−ド)を維
持する。
が一致しない場合)には、RASアクセスとCASアク
セスとプリチャ−ジをおこなってアクセスを終了する。
言いかえれば、ペ−ジ・ミスする場合には、その次のア
クセスにおいてもペ−ジ・ミスするものと予測して、プ
リチャ−ジをおこなってバンクアイドル状態、すなわち
RASアクセスされていない状態(RASモ−ド)を維
持する。
【0028】図3のフロ−においては、ペ−ジ・ヒット
の有無に応じてアクセス・モ−ドを切り換えている。す
なわち、ペ−ジ・ヒットの有無をヒントにして、その次
のアクセスがペ−ジ・ヒットするか否かを予測し、それ
に対応したアクセス・モ−ドを自動的に選択している。
この方法は、本発明者によって見いだされた、ペ−ジ・
ヒットとペ−ジ・ミスは、各々連続して発生する確率が
高いという知見に基づくものである。そして、この方法
によれば、ペ−ジ・ミスが続く場合は強制的にRASモ
−ドを選択し続ける。したがって、従来のペ−ジング法
で問題となっている、ペ−ジ・ミスする場合は毎回プリ
チャ−ジをおこなわなければならないという欠点を回避
することができる。
の有無に応じてアクセス・モ−ドを切り換えている。す
なわち、ペ−ジ・ヒットの有無をヒントにして、その次
のアクセスがペ−ジ・ヒットするか否かを予測し、それ
に対応したアクセス・モ−ドを自動的に選択している。
この方法は、本発明者によって見いだされた、ペ−ジ・
ヒットとペ−ジ・ミスは、各々連続して発生する確率が
高いという知見に基づくものである。そして、この方法
によれば、ペ−ジ・ミスが続く場合は強制的にRASモ
−ドを選択し続ける。したがって、従来のペ−ジング法
で問題となっている、ペ−ジ・ミスする場合は毎回プリ
チャ−ジをおこなわなければならないという欠点を回避
することができる。
【0029】図4は、本発明のDRAMを制御するため
のコントロ−ラを含むコンピュ−タ・システムの一実施
例を示した図である。バス9を介して、マイクロ・プロ
セッサ4、入力装置5、表示装置6、外部メモリコント
ロ−ラ8、内部メモリ3が接続されている。内部メモリ
3には本発明のコントロ−ラ1とDRAM2、CASH
メモリ10が含まれている。なお、図示はされていない
が、メモリとしてSRAM等の他のメモリを含めること
ができることは言うまでもない。
のコントロ−ラを含むコンピュ−タ・システムの一実施
例を示した図である。バス9を介して、マイクロ・プロ
セッサ4、入力装置5、表示装置6、外部メモリコント
ロ−ラ8、内部メモリ3が接続されている。内部メモリ
3には本発明のコントロ−ラ1とDRAM2、CASH
メモリ10が含まれている。なお、図示はされていない
が、メモリとしてSRAM等の他のメモリを含めること
ができることは言うまでもない。
【0030】図5は、本発明のDRAMコントロ−ラ1
の一実施例の構成を示した図である。コントロ−ラ1
は、制御部11、比較回路12、レジスタ回路13から
構成される。なお、ここでいう制御部には、プロセッサ
からの信号に応じてDRAMへのアクセスの種類を判別
する手段、判別されたアクセスの種類に応じてDRAM
へのアクセス・モ−ドを切り換える手段、さらにマルチ
プレクサ等が含まれる。
の一実施例の構成を示した図である。コントロ−ラ1
は、制御部11、比較回路12、レジスタ回路13から
構成される。なお、ここでいう制御部には、プロセッサ
からの信号に応じてDRAMへのアクセスの種類を判別
する手段、判別されたアクセスの種類に応じてDRAM
へのアクセス・モ−ドを切り換える手段、さらにマルチ
プレクサ等が含まれる。
【0031】CPU4からは、バス9を介して、メモリ
アクセスの種類(命令アクセスまたはデ−タ・アクセス)
を示す信号が送られてくる。制御部11はこの信号に基
づき上述した図2のフロ−に従った制御をおこなう。す
なわち、制御部11内の判別する手段は、この信号に基
づきアクセスの種類を判別する。制御部11内の切り換
える手段は、判別されたアクセスの種類に応じた制御信
号を生成する。そして、制御部11からDRAM2へ信
号線14を介してRASアクセス信号、CASアクセス
信号、アドレス信号などの制御信号が送られる。なお、
同時にCASHメモリ10等へも制御信号が送られる。
アクセスの種類(命令アクセスまたはデ−タ・アクセス)
を示す信号が送られてくる。制御部11はこの信号に基
づき上述した図2のフロ−に従った制御をおこなう。す
なわち、制御部11内の判別する手段は、この信号に基
づきアクセスの種類を判別する。制御部11内の切り換
える手段は、判別されたアクセスの種類に応じた制御信
号を生成する。そして、制御部11からDRAM2へ信
号線14を介してRASアクセス信号、CASアクセス
信号、アドレス信号などの制御信号が送られる。なお、
同時にCASHメモリ10等へも制御信号が送られる。
【0032】レジスタ回路13は入力されるアドレス信
号の履歴を保持すると同時に、適時比較回路12にアド
レス信号を出力する。アドレス信号には行アドレスおよ
び列アドレスが含まれる。比較回路12は現在のアドレ
スとレジスタ回路13から来る前回のアドレスとを比較
し、その結果を制御部11に出力する。制御部11は、
この信号に基づき上述した図3のフロ−に従った制御を
おこなう。すなわち、制御部11はDRAM2へ信号線
14を介して、RASアクセス信号、CASアクセス信
号、アドレス信号などの制御信号を選択的に送り出す。
なお、同時にCASHメモリ10等へも制御信号が送ら
れる。
号の履歴を保持すると同時に、適時比較回路12にアド
レス信号を出力する。アドレス信号には行アドレスおよ
び列アドレスが含まれる。比較回路12は現在のアドレ
スとレジスタ回路13から来る前回のアドレスとを比較
し、その結果を制御部11に出力する。制御部11は、
この信号に基づき上述した図3のフロ−に従った制御を
おこなう。すなわち、制御部11はDRAM2へ信号線
14を介して、RASアクセス信号、CASアクセス信
号、アドレス信号などの制御信号を選択的に送り出す。
なお、同時にCASHメモリ10等へも制御信号が送ら
れる。
【0033】以上説明したように、本発明は、アクセス
の種類またはペ−ジ・ヒットの有無を基に、その次のア
クセスの種類またはペ−ジ・ヒットの有無を予測して、
アクセス・モ−ドを選択するものである。したがって、
従来のペ−ジング法のように、ペ−ジ・ヒットしない場
合に毎回プリチャ−ジを行なう必要がなくなり、DRA
Mへの高速なアクセスが可能となる。また、本発明によ
れば、アクセスの種類の連続性またはペ−ジ・ヒット
(ペ−ジ・ミス)の連続性に対応したDRAMアクセス
を行うことができる。したがって、この点からもより高
速なDRAMアクセスが可能となる。
の種類またはペ−ジ・ヒットの有無を基に、その次のア
クセスの種類またはペ−ジ・ヒットの有無を予測して、
アクセス・モ−ドを選択するものである。したがって、
従来のペ−ジング法のように、ペ−ジ・ヒットしない場
合に毎回プリチャ−ジを行なう必要がなくなり、DRA
Mへの高速なアクセスが可能となる。また、本発明によ
れば、アクセスの種類の連続性またはペ−ジ・ヒット
(ペ−ジ・ミス)の連続性に対応したDRAMアクセス
を行うことができる。したがって、この点からもより高
速なDRAMアクセスが可能となる。
【図1】従来のペ−ジング法を用いたメモリ制御のフロ
−を示した図である。
−を示した図である。
【図2】本発明の一実施例のDRAMアクセス方法のフ
ロ−を示す図である。
ロ−を示す図である。
【図3】本発明の一実施例のDRAMアクセス方法のフ
ロ−を示す図である。
ロ−を示す図である。
【図4】本発明の一実施例のDRAMコントロ−ラを含
むコンピュ−タ・システムを示す図である。
むコンピュ−タ・システムを示す図である。
【図5】本発明の一実施例のDRAMコントロ−ラの構
成を示す図である。
成を示す図である。
1 コントロ−ラ 2 DRAM 3 内部メモリ 4 MPU 5 入力装置 6 表示装置 7 外部メモリ 8 外部メモリ・コントロ−ラ 9 バス 11 制御部 12 比較回路 13 レジスタ 14 信号線
Claims (25)
- 【請求項1】 DRAMへのアクセス方法であって、 DRAMアクセスの種類を判別するステップと、 判別されたアクセスの種類に応じてアクセス・モ−ドを
切り換えるステップと、を含む方法。 - 【請求項2】 前記アクセスの種類を判別するステップ
が、命令アクセスであるかデ−タアクセスであるかを判
別することを含む請求項1記載の方法。 - 【請求項3】 前記アクセスの種類が命令アクセスであ
る場合には、その次のアクセスも命令アクセスが続くも
のと予測して、プリチャ−ジをすることなくアクセスを
終了すること、を含む請求項2記載の方法。 - 【請求項4】 前記アクセスの種類がデ−タ・アクセス
である場合には、その次のアクセスもデ−タ・アクセス
が続くものと予測して、プリチャ−ジをおこなってアク
セスを終了することを含む、請求項2記載の方法。 - 【請求項5】 前記アクセスモ−ドを切り換えるステッ
プが、ペ−ジ・モ−ドまたはランダム・アクセス・モ−
ドを選択することを含む請求項1記載の方法。 - 【請求項6】 前記アクセスの種類が命令アクセスであ
る場合にはペ−ジ・モ−ドが選択され、前記アクセスの
種類がデ−タ・アクセスである場合にはランダム・アク
セス・モ−ドが選択されることを特徴とする、請求項5
記載の方法。 - 【請求項7】 DRAMへのアクセス方法であって、D
RAMへのアクセス・モ−ドが、ペ−ジ・モ−ドである
かランダム・アクセス・モ−ドであるかを判別するステ
ップと、 DRAMアクセスの種類を判別するステップと、、 前記判別されたアクセスモ−ドがペ−ジ・モ−ドであ
り、かつ前記判別されたアクセスの種類が命令アクセス
である場合は、CASアクセスのみをおこなうステップ
と、 前記判別されたアクセスモ−ドがペ−ジ・モ−ドであ
り、かつ前記判別されたアクセスの種類がデ−タ・アク
セスである場合は、プリチャ−ジをした後にランダム・
アクセス・モ−ドに切り換えるステップと、 前記判別されたアクセスモ−ドがランダム・アクセス・
モ−ドであり、かつ前記判別されたアクセスの種類が命
令アクセスである場合は、ペ−ジ・モ−ドに切り換える
ステップと、 前記判別されたアクセスモ−ドがランダム・アクセス・
モ−ドであり、かつ前記判別されたアクセスの種類がデ
−タ・アクセスである場合は、RASアクセスとCAS
アクセスをおこなった後にプリチャ−ジをしてアクセス
を終了するステップと、を含む方法。 - 【請求項8】 前記ランダム・アクセス・モ−ドに切り
換えるステップが、RASアクセスとCASアクセスを
おこなった後にプリチャ−ジをしてアクセスを終了する
ステップを含み、 前記ペ−ジ・モ−ドに切り換えるステップが、RASア
クセスとCASアクセスをおこなってアクセスを終了す
るステップを含むことを特徴とする請求項7記載の方
法。 - 【請求項9】 DRAMへのアクセス方法であって、 前回アクセスのあったアドレスと現在のアドレスの行ア
ドレスが一致しているか否かを判断するステップと、 前記判断された行アドレスの一致の有無に応じてアクセ
ス・モ−ドを切り換えるステップと、を含む方法。 - 【請求項10】 前記アクセス・モ−ドを切り換えるス
テップが、ペ−ジ・モ−ドまたはランダム・アクセス・
モ−ドを選択すること、を含む請求項9記載の方法。 - 【請求項11】 前記行アドレスが一致する場合にはペ
−ジ・モ−ドが選択され、前記行アドレスが一致しない
場合にはランダム・アクセス・モ−ドが選択されるこ
と、を特徴とする請求項9記載の方法。 - 【請求項12】 前記行アドレスが一致する場合には、
その次のアクセスにおいても行アドレスが一致するもの
と予測して、プリチャ−ジをすることなくアクセスを終
了し、 前記行アドレスが一致しない場合には、その次のアクセ
スにおいても行アドレスが一致しないものと予測して、
プリチャ−ジをおこなってからアクセスを終了すること
を特徴とする、請求項9記載の方法。 - 【請求項13】 DRAMへのアクセス方法であって、 DRAMへのアクセス・モ−ドが、ペ−ジ・モ−ドであ
るかランダム・アクセス・モ−ドであるかを判別するス
テップと、 前回アクセスのあったアドレスと現在のアドレスの行ア
ドレスが一致しているか否かを判断するステップと、 前記アクセスモ−ドがペ−ジ・モ−ドであり、かつ前記
2つの行アドレスが一致している場合は、CASアクセ
スのみをおこなうステップと、 前記アクセスモ−ドがペ−ジ・モ−ドであり、かつ前記
2つの行アドレスが一致しない場合は、プリチャ−ジを
した後にランダム・アクセス・モ−ドに切り換えるステ
ップと、 前記アクセスモ−ドがランダム・アクセス・モ−ドであ
り、かつ前記2つの行アドレスが一致する場合は、ペ−
ジ・モ−ドに切り換えるステップと、 前記アクセスモ−ドがランダム・アクセス・モ−ドであ
り、かつ前記2つの行アドレスが一致しない場合は、R
ASアクセスとCASアクセスをおこなった後にプリチ
ャ−ジをしてアクセスを終了するステップと、を含む方
法。 - 【請求項14】 前記ランダム・アクセス・モ−ドに切
り換えるステップが、RASアクセスとCASアクセス
をおこなった後にプリチャ−ジをしてアクセスを終了す
るステップを含み、 前記ペ−ジ・モ−ドに切り換えるステップが、RASア
クセスとCASアクセスをおこなってアクセスを終了す
るステップを含むことを特徴とする請求項13記載の方
法。 - 【請求項15】 DRAMを制御するためのコントロ−
ラであって、 プロセッサからの信号に応じてDRAMへのアクセスの
種類を判別する手段と、 判別されたアクセスの種類に応じてDRAMへのアクセ
ス・モ−ドを切り換える手段と、 を含むコントロ−ラ。 - 【請求項16】 前記アクセスの種類を判別する手段
が、命令アクセスであるかデ−タ・アクセスであるかを
判別することを含む請求項15記載のコントロ−ラ。 - 【請求項17】 前記アクセスの種類が命令アクセスで
ある場合には、その次のアクセスも命令アクセスが続く
ものと予測して、プリチャ−ジをすることなくアクセス
を終了し、 前記アクセスの種類がデ−タ・アクセスで
ある場合には、その次のアクセスもデ−タ・アクセスが
続くものと予測して、プリチャ−ジをおこなってアクセ
スを終了することを特徴とする、請求項16記載のコン
トロ−ラ。 - 【請求項18】 前記アクセス・モ−ドを切り換える手
段が、ペ−ジ・モ−ドまたはランダム・アクセス・モ−
ドを選択することを含む請求項16記載のコントロ−
ラ。 - 【請求項19】 前記アクセスの種類が命令アクセスで
ある場合にはペ−ジ・モ−ドが選択され、前記アクセス
の種類がデ−タ・アクセスである場合にはランダム・ア
クセス・モ−ドが選択されることを特徴とする、請求項
18記載のコントロ−ラ。 - 【請求項20】 DRAMを制御するためのコントロ−
ラであって、 前回アクセスのあったアドレスと現在のアドレスの行ア
ドレスが一致しているか否かを判断する手段と、 前記判断された行アドレスの一致の有無に応じてアクセ
スモ−ドを切り換える手段と、を含むコントロ−ラ。 - 【請求項21】 前記アクセス・モ−ドを切り換える手
段が、ペ−ジ・モ−ドまたはランダム・アクセス・モ−
ドを選択することを含む請求項20記載のコントロ−
ラ。 - 【請求項22】 前記行アドレスが一致する場合にはペ
−ジ・モ−ドが選択され、前記行アドレスが一致しない
場合にはランダム・アクセス・モ−ドが選択されること
を特徴とする、請求項21記載のコントロ−ラ。 - 【請求項23】 前記行アドレスが一致する場合には、
その次のアクセスにおいても行アドレスが一致するもの
と予測して、プリチャ−ジをすることなくアクセスを終
了し、 前記行アドレスが一致しない場合には、その次のアクセ
スにおいても行アドレスが一致しないものと予測して、
プリチャ−ジをおこなってからアクセスを終了すること
を特徴とする、請求項20記載のコントロ−ラ。 - 【請求項24】 DRAMを制御するためのコントロ−
ラであって、 DRAMへのアクセスモ−ドが、ペ−ジ・モ−ドである
かランダム・アクセス・モ−ドであるかを判別する手段
と、 前回アクセスのあったアドレスと現在のアドレスの行ア
ドレスが一致しているか否かを判断する手段とを含み、 前記アクセスモ−ドがペ−ジ・モ−ドであり、かつ前記
2つの行アドレスが一致している場合は、CASアクセ
スのみをおこない、 前記アクセスモ−ドがペ−ジ・モ−ドであり、かつ前記
2つの行アドレスが一致しない場合は、プリチャ−ジを
した後にランダム・アクセス・モ−ドに切り換え、 前記アクセスモ−ドがランダム・アクセス・モ−ドであ
り、かつ前記2つの行アドレスが一致する場合は、RA
SアクセスとCASアクセスをおこない、 前記アクセスモ−ドがランダム・アクセス・モ−ドであ
り、かつ前記2つの行アドレスが一致しない場合は、R
ASアクセスとCASアクセスをおこなった後にプリチ
ャ−ジをしてアクセスを終了すること、を含むコントロ
−ラ。 - 【請求項25】 前記ランダム・アクセス・モ−ドの切
り換えが、RASアクセスとCASアクセスをおこなっ
た後にプリチャ−ジをしてアクセスを終了することを含
むことを特徴とする請求項24記載のコントロ−ラ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10050751A JPH11282746A (ja) | 1998-03-03 | 1998-03-03 | Dramアクセス方法およびdramコントロ−ラ |
US09/258,366 US6336162B1 (en) | 1998-03-03 | 1999-02-26 | DRAM access method and a DRAM controller using the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10050751A JPH11282746A (ja) | 1998-03-03 | 1998-03-03 | Dramアクセス方法およびdramコントロ−ラ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11282746A true JPH11282746A (ja) | 1999-10-15 |
Family
ID=12867552
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10050751A Pending JPH11282746A (ja) | 1998-03-03 | 1998-03-03 | Dramアクセス方法およびdramコントロ−ラ |
Country Status (2)
Country | Link |
---|---|
US (1) | US6336162B1 (ja) |
JP (1) | JPH11282746A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7543105B2 (en) | 2003-03-26 | 2009-06-02 | Nec Corporation | Memory access control based on hit prediction |
JP2012256247A (ja) * | 2011-06-09 | 2012-12-27 | Canon Inc | 情報処理装置及び情報処理方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7930572B2 (en) * | 2003-12-24 | 2011-04-19 | Texas Instruments Incorporated | Method and apparatus for reducing memory current leakage a mobile device |
US8484411B1 (en) | 2007-12-31 | 2013-07-09 | Synopsys Inc. | System and method for improving access efficiency to a dynamic random access memory |
US20090271578A1 (en) * | 2008-04-23 | 2009-10-29 | Barrett Wayne M | Reducing Memory Fetch Latency Using Next Fetch Hint |
US9858201B2 (en) | 2015-02-20 | 2018-01-02 | Qualcomm Incorporated | Selective translation lookaside buffer search and page fault |
US9658793B2 (en) * | 2015-02-20 | 2017-05-23 | Qualcomm Incorporated | Adaptive mode translation lookaside buffer search and access fault |
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---|---|---|---|---|
JPS6459692A (en) | 1987-08-31 | 1989-03-07 | Fanuc Ltd | Dram control device with page mode function |
US5265236A (en) * | 1990-11-29 | 1993-11-23 | Sun Microsystems, Inc. | Method and apparatus for increasing the speed of memory access in a virtual memory system having fast page mode |
US5715421A (en) * | 1992-10-16 | 1998-02-03 | Seiko Epson Corporation | Apparatus and method of addressing paged mode memory including adjacent page precharging |
US5651130A (en) | 1993-03-22 | 1997-07-22 | Compaq Computer Corporation | Memory controller that dynamically predicts page misses |
JPH0784866A (ja) | 1993-06-30 | 1995-03-31 | Toshiba Corp | メモリ制御回路 |
JPH07210456A (ja) | 1994-01-26 | 1995-08-11 | Oki Electric Ind Co Ltd | メモリ制御装置 |
JPH1049436A (ja) | 1996-08-07 | 1998-02-20 | Oki Electric Ind Co Ltd | 主記憶制御回路 |
JPH1097788A (ja) | 1996-09-20 | 1998-04-14 | Hitachi Ltd | 情報処理装置 |
-
1998
- 1998-03-03 JP JP10050751A patent/JPH11282746A/ja active Pending
-
1999
- 1999-02-26 US US09/258,366 patent/US6336162B1/en not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7543105B2 (en) | 2003-03-26 | 2009-06-02 | Nec Corporation | Memory access control based on hit prediction |
JP2012256247A (ja) * | 2011-06-09 | 2012-12-27 | Canon Inc | 情報処理装置及び情報処理方法 |
Also Published As
Publication number | Publication date |
---|---|
US6336162B1 (en) | 2002-01-01 |
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