JPH11282746A - Ｄｒａｍアクセス方法およびｄｒａｍコントロ−ラ - Google Patents

Abstract

(57)【要約】 【課題】 高速なＤＲＡＭアクセスを可能とするＤＲＡ
Ｍアクセス方法およびＤＲＡＭコントロ−ラを提供す
る。 【解決手段】 ＤＲＡＭへのアクセスの種類を判別する
ステップと、判別されたアクセスの種類に応じてアクセ
ス・モ−ドを切り換えるステップとを含むＤＲＡＭへの
アクセス方法、さらに前回アクセスのあったアドレスと
現在のアドレスの行アドレスが一致しているか否かを判
断するステップと、前記判断された行アドレスの一致の
有無に応じてアクセス・モ−ドを切り換えるステップと
を含むＤＲＡＭへのアクセス方法が提供される

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般的には、ダイナミ
ック・ランダム・アクセス・メモリ（ＤＲＡＭ）の制御
に関し、さらに詳しく言えば、ＤＲＡＭへの高速なアク
セス方法およびＤＲＡＭを制御するためのＤＲＡＭコン
トロ−ラに関する。

【０００２】

【従来の技術】ＤＲＡＭを含むコンピュ−タ・システム
の処理スピ−ドを向上させるためには、ＤＲＡＭへのア
クセス時間を短縮することが重要である。このＤＲＡＭ
へのアクセス時間を短縮する方法として、いわゆるペ−
ジング法（ペ−ジ・モ−ド法）が知られている。ペ−ジ
ング法は、ＤＲＡＭへのアクセスにおいて、一度行アド
レスを指定（ＲＡＳアクセス）した後はこれを固定し、
列アドレスの指定（ＣＡＳアクセス）に応じてデ−タの
読み出しをおこなう方法である。このペ−ジング法は、
交互にＲＡＳアクセスとＣＡＳアクセスをおこなう、い
わゆるランダム・アクセス法（ＲＡＳアクセス・モ−ド
法）よりもＲＡＳアクセス回数が少ない分高速なアクセ
スが可能となる利点を有する。

【０００３】日本国の特許公開公報、平３−２５７８５
号には、従来のペ−ジング法を用いた記憶装置が開示さ
れている。図１はこの記憶装置へのアクセスのフロ−を
示した図である。図１では、アクセスを開始した後、現
在のアドレスとレジスタに記憶されている前回のアドレ
スとを比較し、両者の行アドレスドが一致した場合は列
アドレスを送り、ＣＡＳアクセスをおこなう。両者の行
アドレスドが一致しない場合は、プリチャ−ジをした後
に行アドレスと列アドレスを送り、ＲＡＳアクセスとＣ
ＡＳアクセスをおこなう。

【０００４】図１のペ−ジング法を用いたアクセス方法
は、行アドレスドが一致した場合はＣＡＳアクセスのみ
をおこなう点で、高速なアクセスを可能にするものであ
る。しかしながら、この従来の方法は、行アドレスドが
一致しない場合は、プリチャ−ジをした後にＲＡＳアク
セスとＣＡＳアクセスをおこなう必要がある。したがっ
て、行アドレスが一致しない場合は、ランダム・アクセ
ス法よりも、反ってプリチャ−ジの時間だけＤＲＡＭへ
のアクセス動作が遅くなるという欠点がある。すなわ
ち、ペ−ジング法はあくまで局所性のあるアクセスにお
いてのみ有効な方法であると言える。なお、ここで言
う"局所性のあるアクセス"とは、アクセスがメモリの一
定のアドレス群（領域）に集中しておこなわれることを
意味する。

【０００５】この従来のペ−ジング法の欠点を改善した
メモリ制御回路が日本国の特許公開公報、平７−８４８
６６号に開示されている。このメモリ制御回路では、メ
モリアクセスの局所性を利用して、アクセス要求があっ
た時点で行アドレスが前回の行アドレスと一致する可能
性を予測して、アクセスモ−ドを切り換える方法が開示
されている。

【０００６】しかしながら、この場合は、メモリアクセ
スにおいて行アドレスが一致する可能性を判断するため
の条件として、アクセス主体が一致するか否かを利用し
ている。ここでアクセス主体とは、一般にバスマスタと
呼ばれるものである。したがって、このメモリ制御回路
では、レジスタ内に新たにアクセス主体番号を導入し、
さらにアクセス主体番号の比較回路等を新たに設ける必
要がある。また、平７−８４８６６号公報では、アクセ
スの種類に着目したアクセス方法については何等言及さ
れていない。

【０００７】

【発明が解決しようとする課題】本発明の目的は、高速
なＤＲＡＭアクセスを可能とするＤＲＡＭアクセス方法
およびＤＲＡＭコントロ−ラを提供することである。

【０００８】また、本発明の目的は、従来のペ−ジング
法をさらに改善したＤＲＡＭアクセス方法およびＤＲＡ
Ｍコントロ−ラを提供することである。

【０００９】さらに、本発明の目的は、ＤＲＡＭアクセ
スの局所性とＤＲＡＭアクセスの種類とアクセス・モ−
ドとの関係に着目した、新規なＤＲＡＭアクセス方法お
よびＤＲＡＭコントロ−ラを提供することである。

【０００１０】さらに、本発明の目的は、一定のヒント
を基にＤＲＡＭアクセスの局所性を予測して、高速なＤ
ＲＡＭアクセスを可能とする方法およびＤＲＡＭコント
ロ−ラを提供することである。

【００１１】

【課題を解決するための手段】本発明によれば、ＤＲＡ
Ｍへのアクセスの種類を判別するステップと、判別され
たアクセスの種類に応じてアクセス・モ−ドを切り換え
るステップと、を含むＤＲＡＭへのアクセス方法が提供
される。ここで、アクセスの種類とは、命令アクセスま
たはデ−タ・アクセスを意味する。また、アクセス・モ
−ドとは、ペ−ジ・モ−ドまたはランダム・アクセス・
モ−ドを意味する。

【００１２】また、本発明によれば、ＤＲＡＭへのアク
セス方法であって、前回アクセスのあったアドレスと現
在のアドレスの行アドレスが一致しているか否かを判断
するステップと、前記判断された行アドレスの一致の有
無に応じてアクセス・モ−ドを切り換えるステップと、
を含む方法が提供される。

【００１３】さらに、本発明によれば、プロセッサから
の信号に応じてＤＲＡＭへのアクセスの種類を判別する
手段と、判別されたアクセスの種類に応じてＤＲＡＭへ
のアクセス・モ−ドを切り換える手段とを含む、ＤＲＡ
Ｍを制御するためのコントロ−ラが提供される。

【００１４】さらに、本発明によれば、ＤＲＡＭを制御
するためのコントロ−ラであって、前回アクセスのあっ
たアドレスと現在のアドレスの行アドレスが一致してい
るか否かを判断する手段と、前記判断された行アドレス
の一致の有無に応じてアクセスモ−ドを切り換える手段
と、を含むコントロ−ラが提供される。

【００１５】

【発明の実施の形態】本発明の詳細な説明に移る前に、
本発明の意義をより理解しやすくするために、本発明の
発明者によって新たに見いだされた本発明の契機となっ
た事項について、その概要を簡単に説明する。

【００１６】本発明の発明者は、ＤＲＡＭアクセス種類
によって、直前のアクセスにおける行アドレスと現在の
のアクセスにおける行アドレスが一致（ペ−ジ・ヒッ
ト）する確率が異なることを新たに見いだした。すなわ
ち、命令アクセスである場合の方がデ−タ・アクセスの
場合よりもペ−ジ・ヒットする確率が高い、言いかえれ
ば局所性が高いことを見いだした。ここで命令アクセス
とはプログラムへのアクセスを意味し、デ−タ・アクセ
スとは文字通りのデ−タへのアクセスを意味する。さら
に、本発明者は、命令アクセスとデ−タ・アクセスの発
生頻度を調べた結果、２つのアクセスは各々連続して発
生する確率が高いことも見いだした。したがって、ペ−
ジ・ヒットとペ−ジ・ミスは各々連続して発生する確率
が高いことを見いだした。よって、本発明は、一言で言
うとＤＲＡＭアクセスの種類とアクセスの局所性（ペ−
ジ・ヒットする確率）と同一アクセスの発生頻度に着目
してなされたものである。

【００１７】図２は本発明の第１の実施例のＤＲＡＭア
クセス方法のフロ−を示した図である。図２において、
バンクアクテイブ状態、すなわちペ−ジ・モ−ドが選択
され既に行選択（ＲＡＳアクセス）が行われている状態
からアクセスが開始される。最初に、ＤＲＡＭアクセス
の種類が命令アクセスであるかデ−タ・アクセスである
かが判断される。

【００１８】アクセスの種類が命令アクセスである場合
には、ペ−ジ・モ−ドがそのまま維持されＣＡＳアクセ
スのみをおこなってアクセスを終了する。言いかえれ
ば、命令アクセスである場合には、その次のアクセスも
命令アクセスであると予測して、プリチャ−ジをするこ
となくバンクアクテイブ状態に戻る。

【００１９】一方、アクセスの種類がデ−タ・アクセス
である場合には、ペ−ジ・モ−ドからランダム・アクセ
ス・モ−ドへ切り換えられ、プリチャ−ジをおこなった
後にＲＡＳアクセスとＣＡＳアクセスを行い、さらに最
後にプリチャ−ジをおこなってアクセスを終了する。言
いかえれば、デ−タ・アクセスである場合には、その次
のアクセスもデ−タ・アクセスであると予測して、プリ
チャ−ジをおこなってバンクアイドル状態、すなわちＲ
ＡＳアクセスされていない状態（ＲＡＳモ−ド）に移
る。

【００２０】図２のバンクアイドル状態（ＲＡＳモ−
ド）から、さらに次のアクセスが開始される。そして、
同様にして、最初にアクセスの種類が判断される。命令
アクセスである場合には、ＲＡＳアクセスとＣＡＳアク
セスをおこなってアクセスを終了する。この時、ＲＡＳ
アクセス・モ−ドにおいて通常実行されるプリチャ−ジ
はおこなわれない。言いかえれば、命令アクセスである
場合には、その次のアクセスも命令アクセスであると予
測して、プリチャ−ジをすることなくバンクアクテイブ
状態、すなわちペ−ジ・モ−ドに移る。

【００２１】一方、アクセスの種類がデ−タ・アクセス
である場合には、ＲＡＳアクセスとＣＡＳアクセスとプ
リチャ−ジをおこなってアクセスを終了する。言いかえ
れば、デ−タ・アクセスである場合には、その次のアク
セスもデ−タ・アクセスであると予測して、プリチャ−
ジをおこなってバンクアイドル状態、すなわちＲＡＳア
クセスされていない状態（ＲＡＳモ−ド）を維持する。

【００２２】図２のフロ−においては、ＤＲＡＭアクセ
スの種類に応じてアクセス・モ−ドを切り換えている。
すなわち、アクセスの種類が命令アクセスであるかデ−
タ・アクセスであるかをヒントにして、その次のアクセ
スがペ−ジ・モ−ドまたはＲＡＳモ−ドを予測し、この
２つのモ−ドいずれかを自動的に選択している。この場
合、前回アクセスのあったアドレスと現在のアドレスの
行アドレスの一致の有無は考慮されない。この方法は、
本発明者によって見いだされた、２つのアクセスは各々
連続して発生する確率が高いという知見に基づくもので
ある。この方法によれば、デ−タ・アクセスである場合
は、行アドレスの一致の有無に拘らず、強制的にＲＡＳ
モ−ドが選択される。したがって、従来のペ−ジング法
のように、行アドレスドが一致しない場合は毎回プリチ
ャ−ジをおこなわなければならないという欠点を回避す
ることができる。

【００２３】図３は本発明の第２の実施例のＤＲＡＭア
クセス方法のフロ−を示した図である。図３において、
バンクアクテイブ状態、すなわちペ−ジ・モ−ドが選択
され既に行選択（ＲＡＳアクセス）が行われている状態
からアクセスが開始される。最初に、ペ−ジ・ヒットの
有無が、すなわち前回アクセスのあったアドレスと現在
のアドレスの行アドレスが一致しているか否かが判断さ
れる。

【００２４】ペ−ジ・ヒットする場合（行アドレスが一
致する場合）には、ペ−ジ・モ−ドがそのまま維持され
ＣＡＳアクセスのみをおこなってアクセスを終了する。
言いかえれば、ペ−ジ・ヒットする場合には、その次の
アクセスも行アドレスが一致するものと予測して、プリ
チャ−ジをすることなくバンクアクテイブ状態に戻る。

【００２５】一方、ペ−ジ・ミスする場合（行アドレス
が一致しない場合）には、ペ−ジ・モ−ドからランダム
・アクセス・モ−ドへ切り換えられ、プリチャ−ジをお
こなった後にＲＡＳアクセスとＣＡＳアクセスを行い、
さらに最後にプリチャ−ジをおこなってアクセスを終了
する。言いかえれば、ペ−ジ・ミスする場合には、その
次のアクセスも行アドレスが一致しないものと予測し
て、プリチャ−ジをおこなってバンクアイドル状態、す
なわちＲＡＳアクセスされていない状態（ＲＡＳモ−
ド）に移る。

【００２６】図３のバンクアイドル状態（ＲＡＳモ−
ド）から、さらに次のアクセスが開始される。そして、
同様にして、ペ−ジ・ヒットの有無が、すなわち前回ア
クセスのあったアドレスと現在のアドレスの行アドレス
が一致しているか否かが判断される。ペ−ジ・ヒットす
る場合には、ＲＡＳアクセスとＣＡＳアクセスをおこな
ってアクセスを終了する。この時、ＲＡＳアクセス・モ
−ドにおいて通常実行されるプリチャ−ジはおこなわれ
ない。言いかえれば、ペ−ジ・ヒットする場合には、そ
の次のアクセスにおいてもペ−ジ・ヒットするものと予
測して、プリチャ−ジをすることなくバンクアクテイブ
状態、すなわちペ−ジ・モ−ドに移る。

【００２７】一方、ペ−ジ・ミスする場合（行アドレス
が一致しない場合）には、ＲＡＳアクセスとＣＡＳアク
セスとプリチャ−ジをおこなってアクセスを終了する。
言いかえれば、ペ−ジ・ミスする場合には、その次のア
クセスにおいてもペ−ジ・ミスするものと予測して、プ
リチャ−ジをおこなってバンクアイドル状態、すなわち
ＲＡＳアクセスされていない状態（ＲＡＳモ−ド）を維
持する。

【００２８】図３のフロ−においては、ペ−ジ・ヒット
の有無に応じてアクセス・モ−ドを切り換えている。す
なわち、ペ−ジ・ヒットの有無をヒントにして、その次
のアクセスがペ−ジ・ヒットするか否かを予測し、それ
に対応したアクセス・モ−ドを自動的に選択している。
この方法は、本発明者によって見いだされた、ペ−ジ・
ヒットとペ−ジ・ミスは、各々連続して発生する確率が
高いという知見に基づくものである。そして、この方法
によれば、ペ−ジ・ミスが続く場合は強制的にＲＡＳモ
−ドを選択し続ける。したがって、従来のペ−ジング法
で問題となっている、ペ−ジ・ミスする場合は毎回プリ
チャ−ジをおこなわなければならないという欠点を回避
することができる。

【００２９】図４は、本発明のＤＲＡＭを制御するため
のコントロ−ラを含むコンピュ−タ・システムの一実施
例を示した図である。バス９を介して、マイクロ・プロ
セッサ４、入力装置５、表示装置６、外部メモリコント
ロ−ラ８、内部メモリ３が接続されている。内部メモリ
３には本発明のコントロ−ラ１とＤＲＡＭ２、ＣＡＳＨ
メモリ１０が含まれている。なお、図示はされていない
が、メモリとしてＳＲＡＭ等の他のメモリを含めること
ができることは言うまでもない。

【００３０】図５は、本発明のＤＲＡＭコントロ−ラ１
の一実施例の構成を示した図である。コントロ−ラ１
は、制御部１１、比較回路１２、レジスタ回路１３から
構成される。なお、ここでいう制御部には、プロセッサ
からの信号に応じてＤＲＡＭへのアクセスの種類を判別
する手段、判別されたアクセスの種類に応じてＤＲＡＭ
へのアクセス・モ−ドを切り換える手段、さらにマルチ
プレクサ等が含まれる。

【００３１】ＣＰＵ４からは、バス９を介して、メモリ
アクセスの種類(命令アクセスまたはデ−タ・アクセス)
を示す信号が送られてくる。制御部１１はこの信号に基
づき上述した図２のフロ−に従った制御をおこなう。す
なわち、制御部１１内の判別する手段は、この信号に基
づきアクセスの種類を判別する。制御部１１内の切り換
える手段は、判別されたアクセスの種類に応じた制御信
号を生成する。そして、制御部１１からＤＲＡＭ２へ信
号線１４を介してＲＡＳアクセス信号、ＣＡＳアクセス
信号、アドレス信号などの制御信号が送られる。なお、
同時にＣＡＳＨメモリ１０等へも制御信号が送られる。

【００３２】レジスタ回路１３は入力されるアドレス信
号の履歴を保持すると同時に、適時比較回路１２にアド
レス信号を出力する。アドレス信号には行アドレスおよ
び列アドレスが含まれる。比較回路１２は現在のアドレ
スとレジスタ回路１３から来る前回のアドレスとを比較
し、その結果を制御部１１に出力する。制御部１１は、
この信号に基づき上述した図３のフロ−に従った制御を
おこなう。すなわち、制御部１１はＤＲＡＭ２へ信号線
１４を介して、ＲＡＳアクセス信号、ＣＡＳアクセス信
号、アドレス信号などの制御信号を選択的に送り出す。
なお、同時にＣＡＳＨメモリ１０等へも制御信号が送ら
れる。

【００３３】以上説明したように、本発明は、アクセス
の種類またはペ−ジ・ヒットの有無を基に、その次のア
クセスの種類またはペ−ジ・ヒットの有無を予測して、
アクセス・モ−ドを選択するものである。したがって、
従来のペ−ジング法のように、ペ−ジ・ヒットしない場
合に毎回プリチャ−ジを行なう必要がなくなり、ＤＲＡ
Ｍへの高速なアクセスが可能となる。また、本発明によ
れば、アクセスの種類の連続性またはペ−ジ・ヒット
（ペ−ジ・ミス）の連続性に対応したＤＲＡＭアクセス
を行うことができる。したがって、この点からもより高
速なＤＲＡＭアクセスが可能となる。

【図面の簡単な説明】

【図１】従来のペ−ジング法を用いたメモリ制御のフロ
−を示した図である。

【図２】本発明の一実施例のＤＲＡＭアクセス方法のフ
ロ−を示す図である。

【図３】本発明の一実施例のＤＲＡＭアクセス方法のフ
ロ−を示す図である。

【図４】本発明の一実施例のＤＲＡＭコントロ−ラを含
むコンピュ−タ・システムを示す図である。

【図５】本発明の一実施例のＤＲＡＭコントロ−ラの構
成を示す図である。

【符号の説明】

１ コントロ−ラ ２ ＤＲＡＭ ３ 内部メモリ ４ ＭＰＵ ５ 入力装置 ６ 表示装置 ７ 外部メモリ ８ 外部メモリ・コントロ−ラ ９ バス １１ 制御部 １２ 比較回路 １３ レジスタ １４ 信号線

Claims (25)

【特許請求の範囲】
1. 【請求項１】 ＤＲＡＭへのアクセス方法であって、 ＤＲＡＭアクセスの種類を判別するステップと、 判別されたアクセスの種類に応じてアクセス・モ−ドを
   切り換えるステップと、を含む方法。
2. 【請求項２】 前記アクセスの種類を判別するステップ
   が、命令アクセスであるかデ−タアクセスであるかを判
   別することを含む請求項１記載の方法。
3. 【請求項３】 前記アクセスの種類が命令アクセスであ
   る場合には、その次のアクセスも命令アクセスが続くも
   のと予測して、プリチャ−ジをすることなくアクセスを
   終了すること、を含む請求項２記載の方法。
4. 【請求項４】 前記アクセスの種類がデ−タ・アクセス
   である場合には、その次のアクセスもデ−タ・アクセス
   が続くものと予測して、プリチャ−ジをおこなってアク
   セスを終了することを含む、請求項２記載の方法。
5. 【請求項５】 前記アクセスモ−ドを切り換えるステッ
   プが、ペ−ジ・モ−ドまたはランダム・アクセス・モ−
   ドを選択することを含む請求項１記載の方法。
6. 【請求項６】 前記アクセスの種類が命令アクセスであ
   る場合にはペ−ジ・モ−ドが選択され、前記アクセスの
   種類がデ−タ・アクセスである場合にはランダム・アク
   セス・モ−ドが選択されることを特徴とする、請求項５
   記載の方法。
7. 【請求項７】 ＤＲＡＭへのアクセス方法であって、Ｄ
   ＲＡＭへのアクセス・モ−ドが、ペ−ジ・モ−ドである
   かランダム・アクセス・モ−ドであるかを判別するステ
   ップと、 ＤＲＡＭアクセスの種類を判別するステップと、、 前記判別されたアクセスモ−ドがペ−ジ・モ−ドであ
   り、かつ前記判別されたアクセスの種類が命令アクセス
   である場合は、ＣＡＳアクセスのみをおこなうステップ
   と、 前記判別されたアクセスモ−ドがペ−ジ・モ−ドであ
   り、かつ前記判別されたアクセスの種類がデ−タ・アク
   セスである場合は、プリチャ−ジをした後にランダム・
   アクセス・モ−ドに切り換えるステップと、 前記判別されたアクセスモ−ドがランダム・アクセス・
   モ−ドであり、かつ前記判別されたアクセスの種類が命
   令アクセスである場合は、ペ−ジ・モ−ドに切り換える
   ステップと、 前記判別されたアクセスモ−ドがランダム・アクセス・
   モ−ドであり、かつ前記判別されたアクセスの種類がデ
   −タ・アクセスである場合は、ＲＡＳアクセスとＣＡＳ
   アクセスをおこなった後にプリチャ−ジをしてアクセス
   を終了するステップと、を含む方法。
8. 【請求項８】 前記ランダム・アクセス・モ−ドに切り
   換えるステップが、ＲＡＳアクセスとＣＡＳアクセスを
   おこなった後にプリチャ−ジをしてアクセスを終了する
   ステップを含み、 前記ペ−ジ・モ−ドに切り換えるステップが、ＲＡＳア
   クセスとＣＡＳアクセスをおこなってアクセスを終了す
   るステップを含むことを特徴とする請求項７記載の方
   法。
9. 【請求項９】 ＤＲＡＭへのアクセス方法であって、 前回アクセスのあったアドレスと現在のアドレスの行ア
   ドレスが一致しているか否かを判断するステップと、 前記判断された行アドレスの一致の有無に応じてアクセ
   ス・モ−ドを切り換えるステップと、を含む方法。
10. 【請求項１０】 前記アクセス・モ−ドを切り換えるス
    テップが、ペ−ジ・モ−ドまたはランダム・アクセス・
    モ−ドを選択すること、を含む請求項９記載の方法。
11. 【請求項１１】 前記行アドレスが一致する場合にはペ
    −ジ・モ−ドが選択され、前記行アドレスが一致しない
    場合にはランダム・アクセス・モ−ドが選択されるこ
    と、を特徴とする請求項９記載の方法。
12. 【請求項１２】 前記行アドレスが一致する場合には、
    その次のアクセスにおいても行アドレスが一致するもの
    と予測して、プリチャ−ジをすることなくアクセスを終
    了し、 前記行アドレスが一致しない場合には、その次のアクセ
    スにおいても行アドレスが一致しないものと予測して、
    プリチャ−ジをおこなってからアクセスを終了すること
    を特徴とする、請求項９記載の方法。
13. 【請求項１３】 ＤＲＡＭへのアクセス方法であって、 ＤＲＡＭへのアクセス・モ−ドが、ペ−ジ・モ−ドであ
    るかランダム・アクセス・モ−ドであるかを判別するス
    テップと、 前回アクセスのあったアドレスと現在のアドレスの行ア
    ドレスが一致しているか否かを判断するステップと、 前記アクセスモ−ドがペ−ジ・モ−ドであり、かつ前記
    ２つの行アドレスが一致している場合は、ＣＡＳアクセ
    スのみをおこなうステップと、 前記アクセスモ−ドがペ−ジ・モ−ドであり、かつ前記
    ２つの行アドレスが一致しない場合は、プリチャ−ジを
    した後にランダム・アクセス・モ−ドに切り換えるステ
    ップと、 前記アクセスモ−ドがランダム・アクセス・モ−ドであ
    り、かつ前記２つの行アドレスが一致する場合は、ペ−
    ジ・モ−ドに切り換えるステップと、 前記アクセスモ−ドがランダム・アクセス・モ−ドであ
    り、かつ前記２つの行アドレスが一致しない場合は、Ｒ
    ＡＳアクセスとＣＡＳアクセスをおこなった後にプリチ
    ャ−ジをしてアクセスを終了するステップと、を含む方
    法。
14. 【請求項１４】 前記ランダム・アクセス・モ−ドに切
    り換えるステップが、ＲＡＳアクセスとＣＡＳアクセス
    をおこなった後にプリチャ−ジをしてアクセスを終了す
    るステップを含み、 前記ペ−ジ・モ−ドに切り換えるステップが、ＲＡＳア
    クセスとＣＡＳアクセスをおこなってアクセスを終了す
    るステップを含むことを特徴とする請求項１３記載の方
    法。
15. 【請求項１５】 ＤＲＡＭを制御するためのコントロ−
    ラであって、 プロセッサからの信号に応じてＤＲＡＭへのアクセスの
    種類を判別する手段と、 判別されたアクセスの種類に応じてＤＲＡＭへのアクセ
    ス・モ−ドを切り換える手段と、 を含むコントロ−ラ。
16. 【請求項１６】 前記アクセスの種類を判別する手段
    が、命令アクセスであるかデ−タ・アクセスであるかを
    判別することを含む請求項１５記載のコントロ−ラ。
17. 【請求項１７】 前記アクセスの種類が命令アクセスで
    ある場合には、その次のアクセスも命令アクセスが続く
    ものと予測して、プリチャ−ジをすることなくアクセス
    を終了し、 前記アクセスの種類がデ−タ・アクセスで
    ある場合には、その次のアクセスもデ−タ・アクセスが
    続くものと予測して、プリチャ−ジをおこなってアクセ
    スを終了することを特徴とする、請求項１６記載のコン
    トロ−ラ。
18. 【請求項１８】 前記アクセス・モ−ドを切り換える手
    段が、ペ−ジ・モ−ドまたはランダム・アクセス・モ−
    ドを選択することを含む請求項１６記載のコントロ−
    ラ。
19. 【請求項１９】 前記アクセスの種類が命令アクセスで
    ある場合にはペ−ジ・モ−ドが選択され、前記アクセス
    の種類がデ−タ・アクセスである場合にはランダム・ア
    クセス・モ−ドが選択されることを特徴とする、請求項
    １８記載のコントロ−ラ。
20. 【請求項２０】 ＤＲＡＭを制御するためのコントロ−
    ラであって、 前回アクセスのあったアドレスと現在のアドレスの行ア
    ドレスが一致しているか否かを判断する手段と、 前記判断された行アドレスの一致の有無に応じてアクセ
    スモ−ドを切り換える手段と、を含むコントロ−ラ。
21. 【請求項２１】 前記アクセス・モ−ドを切り換える手
    段が、ペ−ジ・モ−ドまたはランダム・アクセス・モ−
    ドを選択することを含む請求項２０記載のコントロ−
    ラ。
22. 【請求項２２】 前記行アドレスが一致する場合にはペ
    −ジ・モ−ドが選択され、前記行アドレスが一致しない
    場合にはランダム・アクセス・モ−ドが選択されること
    を特徴とする、請求項２１記載のコントロ−ラ。
23. 【請求項２３】 前記行アドレスが一致する場合には、
    その次のアクセスにおいても行アドレスが一致するもの
    と予測して、プリチャ−ジをすることなくアクセスを終
    了し、 前記行アドレスが一致しない場合には、その次のアクセ
    スにおいても行アドレスが一致しないものと予測して、
    プリチャ−ジをおこなってからアクセスを終了すること
    を特徴とする、請求項２０記載のコントロ−ラ。
24. 【請求項２４】 ＤＲＡＭを制御するためのコントロ−
    ラであって、 ＤＲＡＭへのアクセスモ−ドが、ペ−ジ・モ−ドである
    かランダム・アクセス・モ−ドであるかを判別する手段
    と、 前回アクセスのあったアドレスと現在のアドレスの行ア
    ドレスが一致しているか否かを判断する手段とを含み、 前記アクセスモ−ドがペ−ジ・モ−ドであり、かつ前記
    ２つの行アドレスが一致している場合は、ＣＡＳアクセ
    スのみをおこない、 前記アクセスモ−ドがペ−ジ・モ−ドであり、かつ前記
    ２つの行アドレスが一致しない場合は、プリチャ−ジを
    した後にランダム・アクセス・モ−ドに切り換え、 前記アクセスモ−ドがランダム・アクセス・モ−ドであ
    り、かつ前記２つの行アドレスが一致する場合は、ＲＡ
    ＳアクセスとＣＡＳアクセスをおこない、 前記アクセスモ−ドがランダム・アクセス・モ−ドであ
    り、かつ前記２つの行アドレスが一致しない場合は、Ｒ
    ＡＳアクセスとＣＡＳアクセスをおこなった後にプリチ
    ャ−ジをしてアクセスを終了すること、を含むコントロ
    −ラ。
25. 【請求項２５】 前記ランダム・アクセス・モ−ドの切
    り換えが、ＲＡＳアクセスとＣＡＳアクセスをおこなっ
    た後にプリチャ−ジをしてアクセスを終了することを含
    むことを特徴とする請求項２４記載のコントロ−ラ。