KR0184456B1 - 동적인 디램 페이지 모드 제어회로 - Google Patents
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Abstract
1.청구 범위에 기재된 발명이 속한 기술분야:
디램의 동작 모드 중 동적인 페이지 모드를 제어하기 위한 방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제:
캐쉬 라이트 백 방법으로 인한 캐쉬 라이트 백 사이클 시에 발생되는 디램의 억세스 지연을 방지하기 위한 방법 및 회로를 제공함에 있다.
3. 발명의 해결방법의 요지:
디램의 동작 모드 중 동적인 페이지 모드를 제어하기 위한 회로에 있어서, 캐쉬 제어 블록 및 CPU 인터페이스 블록으로부터 사이클 판단을 위한 신호에 응답하여 이의 상태를 래치하고 디램의 페이지 모드를 선택하기 위한 제1수단과, 상기 CPU 인터페이스 블록과 상기 제1수단의 출력신호인 페이지 모드 인에이블 또는 디스에이블 신호에 응답하여 상기 디램의 동작 모드를 제어하고 상기 제1수단에 페이지 히트 또는 미스 상태를 제공하기 위한 제2수단으로 이루어지는 것을 요지로 한다.
4. 발명의 중요한 용도:
디램의 동작 모드에 적합하다.
Description
제1도는 본 발명의 일 실시예에 따른 동적인 디램 페이지 모드를 구현하기 위한 블록도.
본 발명은 반도체 메모리 장치에 있어서, 디램의 동작 모드에 관한 것으로, 특히 디램의 동작 모드 중 동적인 페이지 모드를 제어하기 위한 방법에 관한 것이다.
일반적으로, 디램의 리이드 또는 라이트 억세스 시에 초기의 로우 어드레스 스트로브 신호(Row Address Strobe Signal : 이하 RAS라 칭함)를 비액티브 상태에서 유지한 후에 로우 어드레스와 RAS 그리고, 컬럼 어드레스와 컬럼 어드레스 스트로브 신호(Coulmn Adress Strobe Signal : 이하 CAS라 칭함)를 차례로 인가하여 억세스한 후 다시 처음과 같이 RAS의 비액티브 상태에서 억세스를 시작하는 방법으로 디램을 사용한다.
디램의 빠른 페이지 모드가 발표된 후 그 모드를 활용하여 처음의 디램 억세스는 상기한 바와 동일하나 두 번째 사이클에서부터는 RAS를 액티브 상태인 로우로 유지한 상태에서 지난 사이클의 로우 어드레스와 현 사이클의 로우 어드레스를 비교하여 동일한 경우 즉, 페이지 히트(page hit)일 경우에는 빠른 페이지 모드의 제어 방법에 따라 CAS와 컬럼 어드레스만을 제어하여 빠른 억세스를 실현할 수 있다. 그러나, 상기한 지난 사이클의 로우 어드레스와 현 사이클의 로우 어드레스가 동일하지 않을 경우 즉, 페이지 미스(miss)일 경우에는 RAS를 비액티브 상태의 레벨인 하이로 천이하고 디램의 RAS 프리차아지 시간을 유지한 후에 로우 어드레스와 RAS로부터 시작하여 디램을 억세스하는 방법을 사용해 왔다.
M.Morrish Mono에 의해 씌여져 1993년 발행된 computer system archtecture의 제462쪽 내지 제476쪽에는 시스템의 성능을 향상시키기 위하여 캐쉬(cache)를 도입하는 기술이 기재되어 있는데, 현재에는 PC를 포함한 거의 모든 컴퓨터에 이러한 캐쉬가 사용되고 있다. 그러나, 시스템에 상기 캐쉬가 도입되어 만들어진 컴퓨터에 캐쉬 라이트 백 방식을 사용할 경우, CPU의 테스크(Task) 교체시 계속적인 페이지 미스 사이클이 발생하게 되어 페이지 모드를 사용하지 않는 경우보다 RAS를 비활성화시키고 RAS 프리차아지 시간을 유지하는 동안 디램의 억세스가 지연되는 문제점이 있다.
상기한 바와 같은 문제점을 해소하기 위한 본 발명의 목적은, 빠른 동작을 수행하기 위한 디램의 동적 페이지 모드 제어 방법을 제공함에 있다.
본 발명의 다른 목적은, 시스템의 성능을 향상하기 위한 디램의 동적 페이지 모드 제어 방법을 제공함에 있다.
본 발명의 또 다른 목적은 캐쉬 라이트 백 방법으로 인한 캐쉬 라이트 백 사이클 시에 발생되는 디램의 억세스 지연을 방지하기 위한 방법 및 회로를 제공함에 있다.
상기한 목적들을 달성하기 위해서 본 발명에서는, 캐쉬 제어 블록 및 CPU 인터페이스 블록으로부터 사이클 판단을 위한 신호를 수신하여 캐쉬 제어 블록 및 CPU 인터페이스 블록의 상태를 래치하고, 페이지 모드를 선택하기 위한 디램 페이지 모드 선택 및 상태 래치부와; 상기 CPU 인터페이스 블록과 상기 디램 페이지 모드 선택 및 상태 래치부의 출력신호인 페이지 모드 인에이블(또는 디스에이블) 신호에 응답하여 디램의 동작 모드를 제어하고, 상기 디램 페이지 모드 선택 및 상태 래치부에 페이지 히트 또는 미스 상태를 제공하기 위한 디램 제어부를 포함함을 특징으로 하는 동적인 디램 페이지 모드 제어회로를 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
제1도는 본 발명의 일 실시예에 따른 동적인 디램 페이지 모드를 구현하기 위한 블록도이다.
제1도를 참조하여 설명하면, 캐쉬 제어 블록(4) 및 CPU 인터페이스 블록(2)으로부터 사이클 판단을 위한 신호(10a, 10b)를 수신하여 이의 상태를 래치하고 페이지 모드를 선택하기 위한 디램 페이지 모드 선택 및 상태 래치 블록(6)과, 상기 CPU 인터페이스 블록(2)과 디램 페이지 모드 선택 및 상태 래치 블록(6)의 출력 신호인 페이지 모드 인에이블 또는 디스에이블신호(12)에 응답하여 디램(16)의 동작 모드를 제어하고 상기 디램 페이지 모드 선택 및 상태 래치 블록(6)에 페이지 히트 또는 미스 상태를 제공하기 위한 디램 제어 블록(8)으로 이루어진다.
상기 제1도에 따르면, 빠른 페이지 모드의 장점을 유지하면서도 캐쉬 라이트 백 사이클이 발생되는 경우를 인식하여 이러한 경우의 디램 억세스를 완료한 후 RAS를 비액티브 상태로 변경한다. 그리하여 디램 억세스를 페이지 모드로 사용하지 않고(즉, CPU의 버스트(Burst)모드 사이클만을 페이지 모드로 수행하고), 이후 캐쉬 라이트 백 사이클이 아닌 노말 디램의 억세스가 발생되면 디램 페이지 모드를 인에이블 또는 디스에이블시킴으로써 디램의 전체적인 억세스 시간을 감소시키게 된다. 다시 말하면, 상기 캐쉬 제어 블록(4) 및 CPU 인터페이스 블록(2)으로부터 상태를 인식하여 필요에 따라 디램(16)의 페이지 모드를 인에이블 또는 디스에이블하고 디램(16)의 구동조건을 변경시키고, 디램 사이클의 수행완료 후에 RAS를 액티브 또는 비액티브 상태로 유지시킴으로써 디램의 억세스 시간을 감소시키는 것이다.
또한, 캐쉬 라이트 백 사이클이 아닌 경우에도 계속적인 디램의 페이지 미스 사이클이 발생할 수 있지만 캐쉬 라이트 백 사이클에 한정시켜 실제 디램 시스템을 구현한다면 상기 캐쉬 제어 블록(4)으로부터 캐쉬 라이트 백 사이클을 발생시키는 더티(dirty) 비트가 더티를 나타내는 시기에 디램이 동작될 경우, 그 동작의 다음 억세스부터는 페이지 모드 디스에이블 상태로 구동시킬 수 있도록 억세스 완료 후 RAS를 비액티브 시키고 디램을 페이지 모드 디스에이블에 의해 구동될 수 있도록 한다. 여기에서 더티는 사이클의 상태를 알리는 신호로 사용된 것이고, 이러한 신호를 래치하여 디램 페이지 모드를 디스에이블하기 위하여 사용한다. 그리고 디램 페이지 모드를 인에이블하기 위해서는 더티 비트가 제거되었음을 나타내는 시기의 디램 사이클에서, 다음 사이클로부터는 디램의 페이지 모드를 인에이블시키는 신호로 사용될 수도 있다.
상기에 설명되어진 디램의 페이지 모드를 선택하고 또한 래치하는 블록을 다른 방법으로 구현하면 디램 제어 블록 내의 페이지 히트 또는 미스를 판단하는 블록으로부터 그 결과를 래치하여 2회(혹은 3∼4회)의 연속적인 페이지 미스의 경우 페이지 모드를 디스에이블하고, 페이지 히트가 발생한 경우 인에이블하는 방법으로 구현도 가능하다.
다시 말하자면, 기존의 디램 구동방식이 페이지 모드로 동작하거나 혹은 페이지 모드를 사용하지 않거나 하는 방법으로 고정되어 있거나, 소프트웨어 상에서 하드웨어 내부의 레지스터 값을 변화시켜야만 모드의 전환이 가능하지만 본 발명을 적용한 경우 하드웨어가 그 변경의 필요성을 인식하고 동작 중에 필요에 따라 전환되는 것이다.
따라서, 상기한 바와 같은 본 발명에 따르면, 캐쉬 라이트 백 방법으로 인한 캐쉬 라이트 백 사이클 시에 발생되는 디램의 억세스 지연을 방지할 수 있는 효과가 있다.
Claims (2)
- 디램의 동작 모드 중 동적인 페이지 모드를 제어하기 위한 회로에 있어서; 캐쉬 제어 블록 및 CPU 인터페이스 블록으로부터 사이클 판단을 위한 신호를 수신하여 캐쉬 제어 블록 및 CPU 인터페이스 블록의 상태를 래치하고, 페이지 모드를 선택하기 위한 디램 페이지 모드 선택 및 상태래치부와; 상기 CPU 인터페이스 블록과 상기 디램 페이지 모드 선택 및 상태 래치부의 출력신호인 페이지 모드 인에이블(또는 디스에이블)신호에 응답하여 디램의 동작 모드를 제어하고, 상기 디램 페이지 모드 선택 및 상태 래치부에 페이지 히트 또는 미스 상태를 제공하기 위한 디램 제어부를 포함함을 특징으로 하는 회로.
- 빠른 페이지 모드를 유지하면서, 캐쉬 라이트 백 방법의 계속적인 라이트 백 사이클시 발생되는 디램의 억세스 지연을 해소하기 위한 디램의 동적인 페이지 모드 동작 방법에 있어서; 상기 라이트 백 사이클을 인식하여 디램 억세스 사이클이 종료된 후에, 로우 어드레스 스트로우브 신호를 비액티브 상태로 변경하는 단계와; 상기 디램 억세스를 페이지 모드로 사용하지 않고 이후 상기 캐쉬 라이트 백 사이클이 아닌 노말 디램의 페이지 모드를 인에이블 또는 디스에이블시켜 상기 디램의 억세스 시간을 감소시키는 단계를 포함함을 특징으로 하는 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019950042987A KR0184456B1 (ko) | 1995-11-22 | 1995-11-22 | 동적인 디램 페이지 모드 제어회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950042987A KR0184456B1 (ko) | 1995-11-22 | 1995-11-22 | 동적인 디램 페이지 모드 제어회로 |
Publications (2)
| Publication Number | Publication Date |
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| KR970029789A KR970029789A (ko) | 1997-06-26 |
| KR0184456B1 true KR0184456B1 (ko) | 1999-04-15 |
Family
ID=19435241
Family Applications (1)
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| KR1019950042987A KR0184456B1 (ko) | 1995-11-22 | 1995-11-22 | 동적인 디램 페이지 모드 제어회로 |
Country Status (1)
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| KR (1) | KR0184456B1 (ko) |
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1995
- 1995-11-22 KR KR1019950042987A patent/KR0184456B1/ko not_active IP Right Cessation
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| KR970029789A (ko) | 1997-06-26 |
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