JPH11232171A

JPH11232171A - 情報処理システム

Info

Publication number: JPH11232171A
Application number: JP10297829A
Authority: JP
Inventors: Hiroki Kanai; 宏樹金井; Yasuo Inoue; 靖雄井上; Yoshifumi Takamoto; 良史高本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-10-29
Filing date: 1998-10-20
Publication date: 1999-08-27

Abstract

(57)【要約】【課題】プロセッサがメモリからのリード要求を行っ
てから応答するまでのアクセスレイテンシの低減を実現
することにある。また、他の観点から見た本発明が解決
しようとする課題は、アクセスレイテンシの増大によ
る、システムバスの実効性能の低下を防止することにあ
る。【解決課題】プロセッサ１とバス１００で接続され、
メモリ２とバス１０１で接続されたメモリコントローラ
２内にバッファメモリ８を設け、上記プロセッサからの
メモリアクセスが行われる前に、過去にアクセスされた
アドレスを基に次にアクセスされる可能性があるアドレ
スを予測し、そのアドレスから連続するアドレス領域に
格納されている上記プロセッサのアクセス単位の２倍以
上のデータサイズのデータを上記バッファメモリにプリ
フェッチする。【効果】アクセスレイテンシを低減することができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、演算処理を行うプ
ロセッサと、メモリと、メモリの制御を行うメモリコン
トローラとを有する情報処理システム、特に、プロセッ
サとして組込型プロセッサを用いた情報処理システムに
おけるプリフェッチ機能に関する。

【０００２】

【従来の技術】図13に、従来の一般的な情報処理システ
ムの構成を示す。プロセッサ１とメモリコントローラ２
とはシステムバス１１０で、メモリコントローラ２とメ
モリ３とはメモリバス１１１で、メモリコントローラ２
と他のシステムとはＩＯバス（図示略）で接続されてい
る。プロセッサ１は、内蔵のオンチップキャッシュ（以
下Ｌ１キャッシュ）１２と、システムバス１１０に接続
したＬ２キャッシュ１４とを備えている。メモリコント
ローラ２は、メモリ３，Ｌ２キャッシュ１４に加え、他
システムとの接続制御を行う。プロセッサ1の命令コー
ドを読み込む動作（以下「フェッチ」という。）の概要
は、次のようになる。プロセッサ１は、システムバス制
御回路１１とシステムバス１１０を介してメモリコント
ローラ２にメモリアクセス要求を行う。メモリコントロ
ーラ２は、Ｌ２キャッシュ１４またはメモリ３から命令
コードを読み込み、プロセッサ１に転送する。プロセッ
サ１とメモリ３との間のアクセスサイズは、Ｌ１キャッ
シュ１２の影響を受け、メモリ３からの読み込みは、Ｌ
１キャッシュ１２の管理単位であるラインサイズ毎に行
われる。キャッシュは、プロセッサが一度メモリにアク
セスした命令コードを格納しておき、プロセッサから再
び同一のアドレスにアクセスが発生した場合に、キャッ
シュメモリに格納されている命令コードをプロセッサに
転送することにより、高速なアクセスを実現するもので
ある。プロセッサは、演算処理を行う上で、命令コード
以外にもオペランドデータ等の多くのデータ、あるい
は、外部レジスタなどにアクセスする。これらについて
も、キャッシングの手法を適用する場合もある。このよ
うな手法は、パーソナルコンピュータを代表とする多く
の情報処理システムで実現されている。

【０００３】

【発明が解決しようとする課題】情報処理システムで
は、プロセッサの演算処理性能に加え、メモリからプロ
セッサへの命令コードの読み込み性能が重要である。プ
ロセッサがアクセス要求してからデータを受け取るまで
の遅れはアクセスレイテンシと呼ばれる。近年、プロセ
ッサのコア性能は大幅に向上しているのに対し、メモリ
からの命令コードの供給能力の改善は十分とはいえな
い。この両者の性能差により、アクセスレイテンシが表
面化すると、プロセッサの処理がストールしプロセッサ
性能を引き出せなくなる。このため、メモリシステムが
システム上のボトルネックになるという問題が生ずる。
このようなアクセスレイテンシの問題は、命令のフェッ
チだけではなく、オペランドのフェッチについても生ず
る。

【０００４】アクセスレイテンシの改善方法には、以下
のものがある。

【０００５】第１の改善方法は、システムバスの性能向
上である。システムバスの性能を向上させるためには、
バス幅の拡大と動作周波数の向上が必要であるが、前者
はピンネック、後者はクロストークなどの実装ノイズが
課題となり、改善は困難である。

【０００６】第２の改善方法はメモリの高速化である。
メモリの高速化ためには、メモリ自体の動作の高速化、
またはキャッシュメモリを設けることが挙げられる。し
かし、高速ＳＲＡＭや各プロセッサ専用メモリなどの高
速メモリは高価であるため、システム価格の上昇を招
く。また、キャッシュには、原理的に以下の問題点があ
る。キャッシュは、プロセッサが一度アクセスした命令
コードに対し、繰り返しアクセスする場合に効果を発揮
する。しかし、いわゆる組込み型プロセッサ上で実行す
るプログラムは、メモリ参照の局所性が低い傾向があ
り、命令コードの再利用率が低く、キャッシュが有効に
働かない。そのため、メモリから命令コードを直接読み
込むことが多くなり、キャッシュの高速性を活かすこと
はできない。また、高速ＳＲＡＭや各プロセッサ専用メ
モリなどのキャッシュに用いる高速メモリは、高価であ
る。メモリの価格性能比は、改善されてはいるものの、
最新の高速なメモリの採用は高コストである。システム
の要求するメモリ容量自体が大容量化しており、コスト
の増大は重要な問題である。

【０００７】第３の改善方法として、命令コードとデー
タのアクセスを分離した所謂ハーバードアーキテクチャ
を採用することが考えられる。プロセッサに、命令コー
ドアクセス専用のバスとデータ専用のバスを設けたもの
である。Ｌ１キャッシュにハーバードアーキテクチャを
採用するプロセッサも存在する。しかし、システムバス
への採用は、２系統のバスを実装するため、プロセッ
サ、メモリコントローラ等のピンネックが課題となる。

【０００８】第４の改善方法として、プロセッサ内で、
プロセッサの演算処理部が命令コードのフェッチ要求を
発行する前に、あらかじめ命令コードをメモリからプロ
セッサ内のメモリに読み込んでおく（プリフェッチ）こ
とが考えられる。プリフェッチに関しては、USP5257359
号に開示がある。USP5257359号は、演算処理部の命令デ
コーダが要求した命令コードをデコード、解析すること
により次にアクセス要求される命令コードを予測し、先
行的に読み込む旨を開示する。一般に、プリフェッチ
は、プロセッサが命令を実行していく速度よりも命令供
給能力の方が高い場合に効果がある。しかし、プロセッ
サ内のプリフェッチは、システムバスを介して行われる
ため、システムバスがボトルネックとなる。また、プロ
セッサ内のプリフェッチは、システムバスを介して行わ
れるため、オペランドアクセスなど他の外部アクセスと
の競合が発生し、十分な効果が期待できない。また、一
般に、プリフェッチの効果は、実行する命令コードの特
性に依存する。本願の発明者は、組込型のプロセッサ上
で実行される組込み用途のプログラムは、周辺レジスタ
やメモリ上にあるオペランドデータのアクセスおよび比
較等の判定などのまとまった処理を行い、その判定結果
から次の処理を選択するという処理の流れが多いこと、
C言語を例に取れば、“IF〜THEN〜ELSE〜”の構文が多
用されることに注目した。オペランドデータのアクセス
および比較等の判定などのまとまった処理では、プログ
ラムが順次処理されるため順次性が高く、前述の通り、
参照の局所性が低い傾向にある。また、判定結果から次
の処理を選択する処理では、分岐が発生する。典型的に
は、数ステップから数十ステップの処理毎に分岐が生じ
る。すなわち組み込み用途プログラムは、（１）順次性
が高いこと、（２）分岐が多い点に特徴がある。このよ
うなプログラムコードの場合、現在実行している命令コ
ードに対して数ステップから数十ステップ先までの命令
コードをプリフェッチすることでアクセスレイテンシを
低減できる。しかし、上記第３の改善方法で述べたプロ
セッサ内のプリフェッチにより、数ステップから数十ス
テップ先までの命令コードをプリフェッチすると、プリ
フェッチによるメモリアクセスによりシステムバスが占
有されるため、システムバス上でオペランドアクセスが
待たされ、結果としてプロセッサがストールするという
悪影響が生じる。なお、本願の先願ではあるが、特開平
１０―５５３０６号公報に、メモリコントローラでプリ
フェッチを行う旨が開示されている。しかし、当該公報
では、この問題点は検討されていない。

【０００９】そこで、本発明が解決しようとする課題
は、プロセッサがメモリからのリード要求を行ってから
応答するまでのアクセスレイテンシの低減を実現するこ
とにある。また、他の観点から見た本発明が解決しよう
とする課題は、アクセスレイテンシの増大による、シス
テムバスの実効性能の低下を防止することにある。

【００１０】

【課題を解決するための手段】上記課題を解決するた
め、本発明の情報処理システムでは、プロセッサと第１
のバスで接続され、メモリと第２のバスで接続されたメ
モリコントローラ内にバッファメモリを設け、上記プロ
セッサからメモリアクセスが行われる前に、過去にアク
セスされたアドレスを基に次にアクセスされる可能性が
あるアドレスを予測し、その予測したアドレスから連続
するアドレス領域に格納されている上記プロセッサのア
クセス単位の２倍以上のデータサイズのデータを上記バ
ッファメモリにプリフェッチすることを特徴とする。

【００１１】また、他の情報処理システムでは、プロセ
ッサと第１のバスで接続され、メモリと第２のバスで接
続されたメモリコントローラ内にプリフェッチ用のバッ
ファメモリを設けると共に、上記メモリと上記コントロ
ーラを同一チップ上に実装し、上記第２のバスの動作周
波数を上記第１のバスの動作周波数より高くすることを
特徴とする。

【００１２】また、他の情報処理システムでは、プロセ
ッサと第１のバスで接続され、メモリと第２のバスで接
続されたメモリコントローラ内にプリフェッチ用のバッ
ファメモリを設けると共に、上記メモリと上記コントロ
ーラを同一チップ上に実装し、上記第２のバスのバス幅
を上記第１のバスの幅より広くすることを特徴とする。

【００１３】その他、本願が開示する課題、その解決方
法は、後述の実施例で明らかにされる。

【００１４】

【発明の実施の形態】以下、図面を用いて、本発明の実
施例を説明する。

【００１５】はじめに、プロセッサのメモリアクセスに
ついて簡単に触れる。プロセッサは、システムバスとメ
モリコントローラを介してメモリにアクセスする。この
際、プロセッサは、メモリ内に格納される命令コード，
データ、また外部レジスタなど、すべての外部アクセス
をシステムバス経由で行う。従って、プロセッサは、同
時には唯一の領域にしかアクセスできない。そこで、メ
モリコントローラとメモリとの間を、システムバスと分
離された異なるバスで接続し、システムバスの使用効率
を向上させている。

【００１６】図１は、本発明の概要を示すブロック図の
一例である。本実施例は、メモリ３内に、プロセッサ上
で実行する命令コードと、オペランドなどのデータを格
納し、命令コードアクセスについて、メモリコントロー
ラ２内でプリフェッチを行う場合の一実施例である。

【００１７】図１に示したメモリシステムは、大きく
は、プロセッサ１とメモリコントローラ２とメモリ３か
ら構成される。プロセッサ１は、少なくともシステムバ
ス制御回路１１とＬ１（レベル１）キャッシュ１２とを
備える。メモリコントローラ２は、プロセッサ１とメモ
リ３間の転送制御を行う。メモリコントローラ２は、プ
ロセッサ１から見えるメモリ空間を、命令コード格納領
域とデータ格納領域に分けて管理する。メモリ３は、デ
ータ格納用メモリ３１と命令コード格納用メモリ３２か
らなる。

【００１８】プロセッサ１とメモリコントローラ２とは
システムバス１００で接続し、また、メモリコントロー
ラ２とメモリ３１，３２は、それぞれ独立したメモリバ
ス１０１，１０２を介して接続する。メモリコントロー
ラ２は、プロセッサ１とメモリ３との入出力手段とし
て、システムバス制御回路２０，データ用メモリ制御回
路２１，命令コード用メモリ制御回路２２を備える。プ
ロセッサ１がメモリ３１，３２にメモリアクセスする場
合には、システムバス１００を介してメモりコントロー
ラ２にアクセスし、その後はシステムバス１００を解放
し、メモリコントローラ２が、プロセッサ１が指定する
アドレス情報に基づき、メモリ３１，３２にアクセスす
る。従って、メモリコントローラ２がデータ用メモリ３
１にアクセス中であっても、プロセッサ１は命令コード
用メモリ３２にアクセスすることができるので、データ
メモリアクセスと命令コードメモリアクセスの競合を回
避できる。

【００１９】以下メモリコントローラ２について詳細に
説明する。

【００２０】メモリコントローラ２は、アクセス判定回
路４，制御回路５，スイッチ回路６および９，ダイレク
トパス７，バッファメモリ８とを有する。

【００２１】アクセス判定回路４は、プロセッサ１から
のアクセスを解析し、プロセッサ１からのメモリリード
アクセスを命令コードアクセスとデータアクセスに分け
て識別する。また、プロセッサ１からのアクセスが、バ
ッファメモリ８内に存在する（以下先読みヒットまたは
プリフェッチヒットと呼ぶ）かについての判定も行う。
アクセス判定回路４の詳細は図２，図３を用いて後述す
る。

【００２２】制御回路５は、メモリコントローラ全体の
制御を行う。具体的には、スイッチ回路６，９やメモリ
制御回路２１，２２システムバス制御回路２０などの制
御に加え、命令コード用メモリ３２からの先読み制御を
行う。制御回路５の詳細は、図４，図８，図９を用いて
後述する。

【００２３】スイッチ回路６は、ダイレクトパス７とバ
ッファメモリ８との切り換えを行う。スイッチ回路は、
電気的な切り換え手段であり、セレクタ、または、マル
チプレクサなどで容易に実現可能である。また、スイッ
チ回路９は、システムバス制御回路２０，データ用メモ
リ制御回路２１，命令コード用メモリ制御回路２２間に
おけるデータ線の接続切り換えを行う。ただし、命令コ
ード用メモリ制御回路２２との接続には、ダイレクトパ
ス７とバッファメモリ８が選択できる。

【００２４】ダイレクトパス７は、命令コード用メモリ
３２からのリードデータを、バッファメモリ８を介さず
に直接転送可能な転送経路である。プリフェッチミス時
には、ダイレクトパス７を用いて転送することで、プロ
セッサへのデータ転送のオーバヘッドを低減することが
できる。また、メモリへのライトアクセスも、ダイレク
トパス７を用いて行う。

【００２５】バッファメモリ８は、命令コード用メモリ
３２からプリフェッチした命令コードを一時的に格納す
る場所である。プリフェッチした命令コードをバッファ
メモリ８に格納しておくことで、プリフェッチヒット時
は、バッファメモリ８内のデータをプロセッサ１に転送
することにより、プロセッサのアクセスレイテンシを低
減でき、フェッチ速度を高速化できる。さらに、プリフ
ェッチにヒットしたデータをプロセッサへ転送中に、そ
のデータ転送と並列に、メモリから次のデータをプリフ
ェッチすることができるので、フェッチのオーバヘッド
は小さくすることが、もしくは見かけ上ゼロにすること
ができる。以下の説明では、メモリコントローラ２内に
設けるメモリとして、バッファメモリを適用した場合に
ついて述べるが、メモリとしてキャッシュメモリを用
い、キャッシュメモリ内に先読みデータを格納するよう
にしても良い。

【００２６】以上述べたように、本実施例では、命令コ
ード用メモリ３２とデータ用メモリ３１を独立したメモ
リバス１０１，１０２でメモリコントローラ２に接続
し、さらに、メモリコントローラ２にて、命令コードと
データのアクセスを分離して行えるようにしたことによ
り、命令コードのアクセス判定と、それに応じたメモリ
コントローラ２による自律的な命令コードのバッファメ
モリ８へのプリフェッチを実現したところに特徴があ
る。また、プロセッサのアクセスが、プリフェッチヒッ
トした時には、バッファメモリから命令コードを転送す
ることで、フェッチ速度を高速化したところに特徴があ
る。これにより、キャッシュを用いたり、あるいは、メ
モリ３に高速で高価なメモリを用いることなく、安価な
汎用ＳＲＡＭまたは汎用ＤＲＡＭによりアクセスレイテ
ンシを低減できるので、低コストで高性能なメモリシス
テムを実現できる。

【００２７】次に、アクセス判定回路の実現例について
述べる。図２は、本発明に係る図１に示したメモリコン
トローラ２内のアクセス判定回路４の一例を示すブロッ
ク図である。アクセス判定回路４は、プリフェッチヒッ
ト判定回路４１と命令フェッチ検出回路４２からなる。
プリフェッチヒット判定回路４１は、プリフェッチした
命令コードのアドレスを格納しておくフェッチアドレス
レジスタ４１１と、プロセッサがアクセスしたアドレス
とメモリコントローラがプリフェッチしたアドレスとを
比較するための比較器４１２とを備える。両アドレスが
一致する場合は、プリフェッチヒットと判断できる。ま
た、命令フェッチ検出回路４２は、命令コード用メモリ
の領域を示す上位アドレスを格納しておく命令コード格
納領域アドレスレジスタ４２１と、プロセッサがアクセ
スしたアドレスの上位アドレスと命令コード格納領域ア
ドレスレジスタを比較するための比較器４２２とを備え
る。

【００２８】さらに、図示していないが、この他に、ア
クセスのリード・ライト判定回路を備える。比較器４２
２の比較結果が一致し、かつ、リードアクセスである場
合は、命令コードのフェッチと判断できる。たとえば、
1000 0000Hから10FF FFFFHが命令コード用メモリ領域で
あるときは、上位アドレスとして上位８ビットの１０Ｈ
を命令コード格納領域アドレスレジスタ４２１に設定し
ておけば、プロセッサがアクセスするアドレスの上位８
ビットの比較結果から、命令コード領域内へのアクセス
であることを検出可能である。命令コード格納領域アド
レスレジスタ４２１の設定は、初期設定時に一度行えば
良い。

【００２９】以上述べたように、本実施例では、プロセ
ッサのアクセスアドレスが命令コード用メモリ領域内か
否かを判定することで命令コードフェッチの検出を行
い、さらに、命令コードのフェッチアクセス検出とプリ
フェッチヒット判定を同時に行い、少ないオーバヘッド
でアクセス判定処理可能なところに特徴がある。

【００３０】図３は、本発明に係るアクセス判定回路４
の他の一例を示すブロック図である。一部のプロセッサ
には、システムバスの制御信号に、アクセスに関する情
報を示す転送属性信号を備えている。この場合は、この
転送属性信号をモニタすることで、命令コードのフェッ
チアクセスを検出可能である。本実施例では、システム
バス上の転送属性信号を用いて命令コードフェッチの検
出を行い、さらに、命令コードのフェッチアクセス検出
とプリフェッチヒット判定を同時に行い、少ないオーバ
ヘッドでアクセス判定処理可能なところに特徴がある。

【００３１】次に、先読み制御，プロセッサへの転送制
御，メモリコントローラ全体の制御を行う制御回路につ
いて述べる。図４は、本発明に係る図１のメモリコント
ローラ内の制御回路５を示すブロック図の一例である。
制御回路５は、プリフェッチアドレス生成回路５１とプ
リフェッチシーケンサ５２とセレクタ５３から構成す
る。

【００３２】プリフェッチアドレス生成回路５１は、命
令コードの一回のアクセスサイズであるラインサイズ値
５１１と加算器５１２から次にプロセッサがアクセスす
ると予想されるアドレスからプリフェッチアドレスを生
成する。通常、プロセッサは、内部にＬ１キャッシュが
あり、このラインサイズ毎にメモリアクセスを行う。多
くの場合、アクセスは、バーストアクセスであり、４サ
イクルのデータ転送を連続して行う。本実施例では、プ
ロセッサのアクセス単位としてＬ１キャッシュのライン
サイズ毎のアクセスを想定し、アクセスされたアドレス
にこのラインサイズを加算することで、次にアクセスさ
れるアドレスの算出を行う。

【００３３】本手法の本質は、アクセスされた先頭アド
レスにアクセスサイズを加算することにより、次にアク
セスされるアドレスの算出を行うことであり、アクセス
サイズをＬ１キャッシュのラインサイズに限定するもの
ではない。また、ラインサイズ値511は、固定値、ある
いは、レジスタによる可変値のいずれでも良い。プリフ
ェッチシーケンサ５２は、システムバス制御線やアクセ
ス判定回路４などからの情報をもとに、プロセッサのア
クセスに応じたメモリアクセスとメモリからのプリフェ
ッチを実行する。また、セレクタ５３を備えることで、
命令コード用メモリ制御回路２２に指示するアクセス先
のアドレスを、プロセッサからの要求アドレスか、又は
生成したプリフェッチアドレスかの切り換えを実現でき
る。

【００３４】図５は、本発明に係るメモリコントローラ
内に設けるバッファメモリの一例を示すブロック図であ
る。プロセッサによっては、Ｌ１キャッシュフィル動作
時のバーストリードアクセスにおいて、小さいアドレス
から順次読み込まない場合がある。これは、最もクリテ
ィカルな命令コードを先に読み込むためである。例え
ば、アドレス０，１，２，３の連続した３２ビットデー
タを読み込む場合、アドレスの小さい順に０，１，２，
３と読み込まず、２，３，０，１と読み込む場合があ
る。このようなアクセスに対応するために、本実施例で
は、プロセッサのアクセスサイズに等しいサイズのバッ
ファメモリを複数配置した。具体的には、本実施例で
は、命令コードが３２ビットである場合を想定し、３２
ビット幅のバッファメモリ０〜３を４系統設け、メモリ
からの読み込み時は、バッファメモリ０から順次格納
し、プロセッサ転送時は、プロセッサの要求順に転送す
る。これによりプロセッサのアクセス方式に柔軟に対応
できる。

【００３５】図６は、本発明に係るメモリコントローラ
の他の一例を示すブロック図である。本実施例では、メ
モリコントローラ２内に、命令コード用メモリ３２から
メモリコントローラ２に転送した命令コードのデコード
および解析を行う命令デコード回路４３と、分岐用バッ
ファメモリ８４を設けたところに特徴がある。命令デコ
ード回路４３は、転送した命令コードの中にブランチや
ジャンプなどの分岐命令が存在するかを検出する。制御
回路５は、分岐命令を検出すると、分岐先の命令コード
を分岐用バッファメモリ８４に先読みする。アクセス判
定回路４は、プロセッサからの命令コードアクセス時
に、通常の先読みバッファメモリ８と分岐用バッファメ
モリ８４のいずれかにヒットしているかどうかを判定す
る。ヒットした場合は、制御回路５により、そのバッフ
ァメモリからプロセッサへ転送を行う。以上により、プ
ロセッサで分岐が発生した場合にも、ストールによる性
能劣化を改善できる。

【００３６】図７は、本発明に係るメモリコントローラ
の他の一例を示すブロック図である。本実施例では、命
令コード領域以外の、データ用メモリ領域とレジスタ領
域もあわせて、それぞれ、個別にバッファメモリおよび
制御回路を設けているところに特徴がある。

【００３７】プロセッサからのアクセスは、スイッチ回
路９０を介して命令コード領域，データ領域，レジスタ
領域の各領域に分離する。アクセス判定回路４は、アク
セス領域の判定と、各バッファメモリのヒット判定を行
う。アクセス判定回路４は、図３，図４で示した実施例
と同様の方法で容易に実現できる。制御回路５は、デー
タアクセス制御回路５０１，命令コードアクセス回路５
０２，Ｉ／Ｏ制御回路５０３をそれぞれ備える。各制御
回路は、プリフェッチを制御するシーケンサを備え、領
域毎のプリフェッチを実現する。また、スイッチ回路６
１，６２，６３と、ダイレクトパス７１，７２，７３
と、バッファメモリ８１，８２，８３についても、各領
域毎に設けた。

【００３８】以上述べたように、本実施例では、メモリ
コントローラは、命令コード用メモリ，データ用メモ
リ，レジスタのアクセスを各々の領域毎に分離し、各領
域に対応したバッファメモリと制御回路を設けたので、
各領域毎にシーケンシャルリードアクセスが発生する場
合は、各々バッファメモリに先読み可能であるため、デ
ータ、または、レジスタのアクセスレイテンシを低減で
きる。また、Ｉ／Ｏバス１０３を介した他システムへの
アクセスについて、先読みを適用しても同様の効果が得
られる。さらに、レジスタアクセスは、プロセッサクセ
ス時に直接レジスタ値を読み込みたい場合があるので、
Ｉ／Ｏ制御回路５０３には、先読みの開始と停止の指示
に用いるレジスタ５０３１を設けた。例えば、レジスタ
に１が設定された場合に先読みを行い、０が設定された
場合は先読みを行わずレジスタから直接読み込むように
すれば良い。

【００３９】次に、プリフェッチシーケンサ５２の動作
を図８，図９を用いて説明する。図８は、本発明に係る
図４に示したプリフェッチシーケンサ５２における動作
の一例を示すフローチャート図である。本実施例では、
命令コード領域へのアクセス発生時に、次アクセスに備
え、現在のアクセスに続くアドレスから一回のアクセス
サイズ分のデータをプリフェッチする場合について示し
ている。

【００４０】プロセッサのアクセスが発生すると、プリ
フェッチシーケンサ５２は、はじめに、このアクセスが
命令コード領域へのリードアクセスかを判定する（ステ
ップ２０１）。判定は、例えば、アドレスの比較により
実現可能であり、比較回路等はアクセス判定回路４で実
現する。命令コード領域へのリードアクセスの場合は、
続いて、プリフェッチにヒットしているか判定する（ス
テップ２０２）。本判定についても、アクセス判定回路
４の判定結果を用いる。ヒットしている場合は、メモリ
コントローラ内のバッファからプロセッサへデータ転送
を開始する（ステップ２０３）。ヒットしていない場合
は、メモリからプロセッサへダイレクトパス経由でデー
タ転送する（ステップ２０４）。さらに、プリフェッチ
バッファ内のデータは、ミスデータであるため、プリフ
ェッチバッファをクリアする（ステップ２０５）。

【００４１】ステップ２０３，２０５に引き続いて、次
のアクセスに備えて、次アドレスのデータすなわち次回
アクセスサイズ分の命令コードを、メモリからコントロ
ール内バッファに転送指示する（ステップ２０６）。さ
らに、アクセス判定回路内のフェッチアドレスレジスタ
にバッファメモリに先読みした命令コード用メモリのア
ドレスを設定する（ステップ２０７）。プロセッサのア
クセス発生時には、少なくとも上記ステップを実行す
る。以上述べたように、本実施例では、プロセッサの命
令コード領域へのフェッチアクセス発生時に、次にアク
セスが予想される命令コードを１アクセスサイズ分フェ
ッチするところに特徴がある。この結果、少ないバッフ
ァメモリ容量で、メモリコントローラにおける先読みを
実現できる。

【００４２】図９は、図４に示したプリフェッチシーケ
ンサ５２における動作の他の一例を示すフローチャート
図である。ステップ２１１からステップ２１５は、図８
の実施例と同様である。プロセッサへの転送開始後に、
次のフェッチアドレスレジスタを設定（ステップ２１
６）した後、バッファ内のプリフェッチデータ容量が一
回のアクセスサイズ分以下になるかを判定する（ステッ
プ２１７）。バッファの残り容量の識別方法としては、
例えば、アップダウンカウンタを用いてバッファ内に格
納済みのデータの容量を管理するなどで容易に実現可能
である。バッファに十分なフェッチデータがある場合
は、さらなる先読みは行わず、一方、バッファ内のプリ
フェッチデータ容量が一回のアクセスサイズ分以下の場
合は、引き続いたアドレスのデータをメモリからコント
ローラ内バッファにバッファ容量一杯であるバッファフ
ル状態まで、フェッチする（ステップ２１８）。

【００４３】本実施例では、次にアクセスが予想される
連続した命令コードを、バッファ容量が一杯（バッファ
ＦＵＬＬ）になるまで、フェッチするところに特徴があ
る。但し、バッファ容量は、アクセスサイズの整数倍と
しておくことが望ましい。この結果、メモリとメモリコ
ントローラ内のバッファメモリ間の転送は、一度に比較
的長いバーストサイズで転送可能となるため、プロセッ
サからの命令コードアクセス毎に先読みする必要がなく
なり、制御が容易になる。

【００４４】図１０は、本発明に係るメモリアクセスの
一例を示すタイムチャート図である。本実施例では、メ
モリアクセス時のプリフェッチの効果を従来法との対比
により示す。ここでは、一例として、アドレス００００
から００１Ｆの連続するアドレスから、プロセッサがキ
ャッシュラインサイズ毎に二回のバーストリードアクセ
スにより命令コードを読み込む場合を考える。一回目は
００００からの４ワードを、二回目は００１０からの４
ワードをそれぞれ４サイクルのバーストリードを行う。

【００４５】従来法では、プロセッサがアドレス０００
０からの命令コードを読み込むには、プロセッサクセス
発生時にメモリから直接読み込むため、メモリコントロ
ーラやメモリのアクセス時間を隠蔽できない。ここで
は、アクセスレイテンシを４とする。これに続く二回目
のアクセスであるアドレス００１０からの命令コードの
読み込みにも、アクセスレイテンシ＝４となる。このよ
うに、プロセッサクセス時に、逐一メモリからアクセス
するため、アクセスレイテンシは常に４となる。

【００４６】これに対し、本発明の場合は、アドレス０
０００からの命令コードの読み込みは、プロセッサクセ
ス発生時には、メモリから直接読み込むためアクセスレ
イテンシ＝４となり従来と同様である。しかし、アドレ
ス００００アクセス時にこれに連続したアドレス００１
０をプリフェッチするため、アドレス００１０に続く命
令コードの読み込みには、メモリコントローラ内のバッ
ファメモリからの転送時間が表面化するにとどまり、ア
クセスレイテンシ＝２と高速化できる。組み込み用途の
プログラムでは、命令コードを順次連続して実行する傾
向があり、本発明は、この場合に有効である。

【００４７】図１１は、本発明に係るレジスタアクセス
の一例を示すタイムチャート図である。本実施例では、
レジスタアクセス時のプリフェッチの効果を従来法との
対比により示す。ここでは、一例として、アドレス１０
００と１００４の連続する２つのアドレスについて、プ
ロセッサが順次リードアクセスする場合を考える。

【００４８】従来法では、プロセッサがアドレス１００
０のレジスタデータの読み込みには、プロセッサからの
アクセス発生時にレジスタから直接読み込むため、メモ
リコントローラやレジスタのアクセス時間を隠蔽できな
い。ここでは、アクセスレイテンシを４とする。これに
続くアドレス１００４のレジスタデータの読み込みに
も、アクセスレイテンシ＝４となる。このように、プロ
セッサクセス時に、逐一レジスタからアクセスするた
め、アクセスレイテンシは常に４となる。

【００４９】これに対し、本発明の場合は、アドレス１
０００のレジスタデータの読み込みは、プロセッサクセ
ス発生時には、レジスタから直接読み込むためアクセス
レイテンシ＝４となり従来と同様である。しかし、アド
レス１０００アクセス時にこれに連続したアドレス１０
０４をプリフェッチするため、アドレス１００４のレジ
スタデータの読み込みには、メモリコントローラ内のバ
ッファメモリからの転送時間が表面化するにとどまり、
アクセスレイテンシ＝２と高速化できる。プログラムで
は、ある時点に連続した複数のレジスタをリードするこ
とがあり、本発明はこの場合に有効である。

【００５０】図１２は、メモリコントローラとメモリを
同一チップ内に実装した場合の実施例を示すブロック図
である。本実施例は、メモリコントローラ内のメモリバ
スのバス幅をシステムバスのバス幅の２倍にすること
で、データ転送能力を２倍と大幅に高めたところに特徴
がある。具体的には、プロセッサのシステムバスが３２
ビットの場合を想定し、メモリコントローラ２内にメモ
リ３を設け、メモリ制御回路２０とメモリ３を６４ビッ
トメモリバスで接続している。システムバス１００に比
べ、メモリバス１０１が２倍の転送能力があるので、プ
ロセッサからのリードアクセス時に、プロセッサへの転
送処理時間内に、並行してメモリからバッファメモリへ
の先読み転送を済ませることができる。この結果、先読
みアクセスが他のメモリアクセスの阻害要因とはならな
いので、命令コード用メモリとデータ用メモリを分離し
て各々にメモリバスを設ける必要がなくなる。

【００５１】本実施例では、転送能力向上方法として、
バス幅を拡大する場合について述べたが、動作周波数を
向上させる、あるいは、バス幅の拡大と動作周波数の向
上を組み合わせるなどの方法であっても、結果として転
送能力が確保できる方法であれば同様の効果が得られ
る。また、メモリコントローラと同一チップ内に実装し
たメモリの容量が小さい場合は、同一チップ内に実装し
たメモリは、よりランダムアクセス傾向の強い領域に割
り当てると良い。例えば、命令コードのアクセスがより
シーケンシャルアクセス傾向が強い場合は、同一チップ
内に実装したメモリにはデータ用メモリを優先的に割り
当てるようにすると良い。命令コードのアクセスは、メ
モリコントローラのプリフェッチ機能により高速化可能
であり、また、データのアクセスは、同一チップ内に実
装した高速メモリによりランダムアクセスも含め、とも
に高速化可能である。

【００５２】

【発明の効果】以上説明したように、本発明では、メモ
リコントローラが、アクセス特性に応じて、自律的に動
作し、プロセッサがアクセスする前にあらかじめ、デー
タをメモリからメモリコントローラ内のバッファに読み
込んでおくようにすることにより、プロセッサのアクセ
ス時には、メモリコントローラ内のメモリからプロセッ
サにデータを転送することができるようになり、データ
をメモリからメモリコントローラに転送する時間が削減
でき、プロセッサのストールを低減できる。また、安価
な汎用のSRAMまたはＤＲＡＭによりアクセスレイテンシ
を低減できるので、低コストで高性能なメモリシステム
を実現できる。特に、プロセッサのアクセス単位の２倍
以上のデータサイズのデータをメモリコントローラ内の
バッファにプリフェッチをすると有効である。

【００５３】メモリコントローラに、先読みデータ保存
用のバッファメモリと、バッファメモリに格納する先読
みデータのメモリ上のアドレスを保持するためのレジス
タと、アクセス特性を判定するための比較器を有する回
路とを設けることにより、先読みヒット判定が可能とな
る。さらに、メモリコントローラ内スイッチ回路を設
け、命令コード，データ，レジスタなど、アクセス特性
が異なる領域毎にアクセスを分離して扱うようにするこ
とでで、アクセス特性の判定と先読み制御を容易に実現
できるようになる。さらに、バッファメモリを介すこと
なく、プロセッサとメモリ間で直接データ転送するため
のダイレクトパスを設けることにより、先読みミス時に
はバッファメモリを介することなくより早く応答できる
ことになる。

【００５４】また、命令コード用のメモリとデータ用の
メモリを分離し、各々専用のメモリバスとその制御回路
を設けることにより、命令コードの先読みとデータのア
クセスのメモリバス上での競合を回避できるようにな
る。

【００５５】また、メモリコントローラへの先読みは、
プロセッサのアクセス時に行うようにし、先読みヒット
時は、バッファメモリ内のデータをプロセッサに転送
し、同時に、次にプロセッサがアクセスするアドレスを
予測し、メモリからバッファメモリへの先読みを行い、
また、バッファメモリにミス時は、メモリからプロセッ
サに直接データを転送し、同時に、バッファメモリ内の
データをクリアし、さらに、次にプロセッサがアクセス
するアドレスを予測し、メモリからバッファメモリへの
先読みを行うことにより、先読みミス時にプロセッサへ
のアクセスと同時に先読みアクセスが可能となり、プロ
セッサからの連続したアクセス要求に対応できるように
なる。

【００５６】また、バッファメモリからプロセッサへの
転送は、命令コードサイズに等しいデータ幅のバッファ
メモリを複数個設けることにより、任意のアドレスから
のバースト転送が可能となる。

【００５７】また、メモリコントローラ内に命令デコー
ダ回路と分岐用バッファメモリを設け、分岐命令検出時
は、分岐先の命令コードも、先読みするようにすること
により、分岐時のストールを低減できる。

【００５８】また、データ用メモリ，レジスタについて
も先読み機構を設けることにより、データ用メモリ，レ
ジスタの連続したアドレスへのアクセスを高速化でき
る。

【００５９】また、先読み制御回路に先読みの開始、ま
たは、停止を指示するためのレジスタを設けることによ
り、先読み機構の使用を選択できるようになる。

【００６０】また、動作開始時は、プログラムの先頭ア
ドレスなどあらかじめ指定したメモリアドレスから先読
みするので、動作開始時から先読み機能を活用できるよ
うになる。

【００６１】また、メモリコントローラへの先読みは、
プロセッサのアクセス時に、先読みヒット時はプロセッ
サのアクセスサイズ一回分のデータを、また、先読みミ
ス時はプロセッサのアクセスとそれに続くアドレスを含
めサイズ二回分のデータをメモリコントローラに転送
し、一回の転送で先読みも行うようにすることにより、
少ないバッファメモリ量で先読み機能を実現できる。

【００６２】また、メモリコントローラへの先読みは、
バッファメモリに格納してあるデータ容量から判断し、
先読みは、バッファ容量が満杯になるまで行うようにす
ることにより、先読み制御が容易になる。

【００６３】また、メモリコントローラがメモリから先
読みするサイズはプロセッサのアクセス単位とすること
により、バッファ容量を最適化できるなど回路の実装が
容易になる。

【００６４】また、メモリから先読みするサイズをプロ
セッサ内蔵のＬ１キャッシュのラインサイズとすること
により、プロセッサのＬ１キャッシュに最適なメモリシ
ステムを実現できる。

【００６５】また、メモリコントローラとメモリを同一
チップ上に実装し、プロセッサとメモリコントローラ間
のバスの動作周波数に比べ、メモリコントローラとメモ
リ間の動作周波数を高くし、バッファメモリからプロセ
ッサへ、先読みしたデータを転送中に、メモリから次の
アクセスに向けた先読みを行うようにすることにより、
メモリバスの転送性能を向上し、先読み時のメモリバス
占有時間を低減できる。また、別の効果として、データ
用と命令コード用にメモリバスを分離する必要がなくな
る。

【００６６】また、メモリコントローラとメモリを同一
チップ上に実装し、プロセッサとメモリコントローラ間
のバス幅に比べ、メモリコントローラとメモリ間のバス
幅を高くし、バッファメモリからプロセッサへ、先読み
したデータを転送中に、メモリから次のアクセスに向け
た先読みを行うようにすることにより、メモリバスの転
送性能を向上し、先読み時のメモリバス占有時間を低減
できる。また、別の効果として、データ用と命令コード
用にメモリバスを分離する必要がなくなる。

【００６７】また、同一チップ上に実装したメモリは、
データ用のメモリ領域として優先的に割り当てるように
することにより、同一チップ上に実装したメモリの容量
が小さい場合でも、より最適なメモリシステムを実現で
きる。

【図面の簡単な説明】

【図１】本発明のメモリシステムの概要を示すブロック
図である。

【図２】本発明のメモリコントローラ内のアクセス判定
回路の一例を示すブロック図である。

【図３】本発明のメモリコントローラ内のアクセス判定
回路の一例を示すブロック図である。

【図４】本発明のメモリコントローラ内の制御回路の一
例を示すブロック図である。

【図５】本発明のメモリコントローラ内のバッファメモ
リの一例を示すブロック図である。

【図６】本発明のメモリコントローラの他の一例を示す
ブロック図である。

【図７】本発明のメモリコントローラの他の一例を示す
ブロック図である。

【図８】本発明のメモリコントローラ内のプリフェッチ
シーケンサにおける動作の一例を示すフローチャート図
である。

【図９】本発明のメモリコントローラ内のプリフェッチ
シーケンサにおける動作の一例を示すフローチャート図
である。

【図１０】本発明のメモリアクセスの一例を示すタイム
チャート図である。

【図１１】本発明のレジスタアクセスの一例を示すタイ
ムチャート図である。

【図１２】本発明のメモリコントローラの他の一例を示
すブロック図である。

【図１３】従来のメモリシステムを示すブロック図であ
る。

【符号の説明】

１・・・プロセサ、２・・・メモリコントローラ、３・・・メモ
リ、４・・・アクセス判定回路、５・・・制御回路、６・・・ス
イッチ回路、７・・・ダイレクトパス、８・・・バッファメモ
リ、３１・・・データ用メモリ、３２・・・命令コード用メモ
リ、４１・・・プリフェッチヒット判定回路、４２・・・命令
フェッチ検出回路、５１・・・プリフェッチアドレス生成
回路、５２・・・プリフェッチシーケンサ。

Claims

【特許請求の範囲】

【請求項１】プロセッサと、メモリと、上記プロセッサ
と第１のバスで接続され、上記メモリと第２のバスで接
続され、上記メモリを制御するメモリコントローラとを
有する情報処理システムにおいて、上記メモリコントローラは、バッファメモリと、上記プ
ロセッサからメモリアクセスが行われる前に、過去にア
クセスされたアドレスを基に次にアクセスされる可能性
があるアドレスを予測し、その予測したアドレスから連
続するアドレス領域に格納されている上記プロセッサの
アクセス単位の２倍以上のデータサイズのデータを上記
バッファメモリにプリフェッチするよう制御する制御部
とを有することを特徴とする情報処理システム。
【請求項２】上記メモリコントローラは、上記メモリか
ら上記プロセッサへ直接データ転送可能なダイレクトパ
スを有し、上記制御部は、上記プロセッサからのアクセスが上記バ
ッファメモリ内のデータにヒットする場合は、上記バッ
ファメモリ内のデータを上記プロセッサに転送し、上記
バッファメモリ内のデータにヒットしなかった場合は、
上記ダイレクトパスを介して上記メモリから上記プロセ
ッサに転送するよう制御することを特徴とする請求項１
に記載の情報処理システム。
【請求項３】上記制御部は、上記メモリに格納されてい
る上記プロセッサ上で実行される命令コードを、上記バ
ッファメモリにプリフェッチすることを特徴とする請求
項１又は請求項２の何れかに記載の情報処理システム。
【請求項４】上記制御部は、上記メモリに格納されてい
るオペランドコードを、上記バッファメモリにプリフェ
ッチすることを特徴とする請求項３に記載の情報処理シ
ステム。
【請求項５】それぞれ上記アクセス単位毎のデータがプ
リフェッチされる複数のバッファメモリを有し、上記制御部は、上記複数のバッファメモリ内に格納され
ているデータを、該データのアドレスの順序とは異なる
順序で上記プロセッサに転送するよう制御することを特
徴とする請求項１乃至請求項４の何れかに記載の情報処
理システム。
【請求項６】上記メモリコントローラは命令デコーダと
分岐用バッファメモリとを有し、上記制御部は、上記命令デコーダが分岐命令を検出した
場合は、分岐先の命令コードを上記分岐用バッファメモ
リにプリフェッチし、上記プロセッサからの命令コード
へのアクセス時があった場合には、該アクセスが上記バ
ッファメモリ内のデータと上記分岐用バッファメモリ内
のデータとにヒットするか否かを判定することを特徴と
する請求項１乃至請求項５の何れかに記載の情報処理シ
ステム。
【請求項７】上記メモリコントローラは、上記バッファ
メモリへのプリフェッチの開始、または、停止を指示す
るためのレジスタを有することを特徴とする請求項１乃
至請求項６の何れかに記載の情報処理システム。
【請求項８】上記制御部は、初期状態においては、あら
かじめ指定されているアドレスに格納されているデータ
を上記バッファメモリにプリフェッチするよう制御する
ことを特徴とする請求項１乃至請求項７の何れかに記載
の情報処理システム。
【請求項９】上記制御部は、上記プロセッサからのアク
セスが上記バッファメモリ内のデータにヒットしなかっ
た場合は、上記ダイレクトパスを介して上記メモリから
上記プロセッサへデータ転送をすると共に、上記バッフ
ァメモリ内のデータをクリアし、上記バッファメモリへ
プリフェッチを行うよう制御することを特徴とする請求
項１乃至請求項８の何れかに記載の情報処理システム。
【請求項１０】上記制御部は、上記プロセッサからのア
クセスが上記バッファメモリ内のデータにヒットした場
合であって、かつ、上記バッファメモリに格納されてい
るデータのデータサイズが上記アクセス単位のデータサ
イズ以下である場合は、上記バッファメモリが満杯にな
るまでデータをプリフェッチし、上記プロセッサからの
アクセスが上記バッファメモリ内のデータにヒットしな
かった場合には、上記バッファメモリ内のデータをクリ
アし、上記バッファメモリが満杯になるまでデータをプ
リフェッチするよう制御することを特徴とする請求項１
乃至請求項９の何れかに記載の情報処理システム。
【請求項１１】上記メモリは、上記プロセッサ上で実行
される命令コードを格納する第１のメモリと、オペラン
ドデータを格納する第２のメモリとに分離され、上記メモリコントローラは、上記プロセッサからのアク
セスが上記第１のメモリへのアクセスであるか上記第２
のメモリへのアクセスであるかを判定するアクセス判定
回路と、命令コードをプリフェッチするための第１のバ
ッファメモリと、オペランドデータをプリフェッチする
ための第２のメモリとを有し、上記制御部は、上記アクセス判定回路の判定に応じて上
記第１のバッファメモリに命令コードをプリフェッチ
し、又は上記第２のバッファメモリにオペランドデータ
をプリフェッチするよう制御することを特徴とする請求
項１に記載の情報処理システム。
【請求項１２】上記プロセッサは内部キャッシュメモリ
を有し、上記制御部は、上記内部キャッシュのラインサイズの２
倍以上のデータサイズのデータを上記バッファメモリに
プリフェッチするよう制御することを特徴とする請求項
１乃至請求項１１の何れかに記載の情報処理システム。
【請求項１３】プロセッサと、メモリと、上記プロセッ
サと第１のバスで接続され、上記メモリと第２のバスで
接続されたメモリコントローラとを有する情報処理シス
テムにおいて、上記メモリコントローラは、バッファメモリと、上記メ
モリ内のデータを上記バッファメモリにプリフェッチす
るよう制御する制御部とを有し、上記メモリと上記メモリコントローラとは同一チップ上
に実装され、上記第２のバスの動作周波数は、上記第１
のバスの動作周波数より高いことを特徴とする情報処理
システム。
【請求項１４】プロセッサと、メモリと、上記プロセッ
サと第１のバスで接続され、上記メモリと第２のバスで
接続されたメモリコントローラとを有する情報処理シス
テムにおいて、上記メモリコントローラは、バッファメモリと、上記メ
モリ内のデータを上記バッファメモリにプリフェッチす
るよう制御する制御部とを有し、上記メモリと上記メモリコントローラとは同一チップ上
に実装され、上記第２のバスのバス幅は、上記第１のバ
スのバス幅より広いことを特徴とする情報処理システ
ム。
【請求項１５】上記制御部は、上記プロセッサからメモ
リアクセスが行われる前に、過去にアクセスされたアド
レスを基に次にアクセスされる可能性があるアドレスを
予測し、その予測したアドレスから連続するアドレス領
域に格納されている上記プロセッサのアクセス単位の２
倍以上のデータサイズのデータを上記バッファメモリに
プリフェッチするよう制御することを特徴とする請求項
１３又は請求項１４の何れかに記載の情報処理システ
ム。
【請求項１６】上記プロセッサは内部キャッシュメモリ
を有し、上記制御部は、上記内部キャッシュのラインサイズの２
倍以上のデータサイズのデータを上記バッファメモリに
プリフェッチするよう制御することを特徴とする請求項
１５に記載の情報処理システム。