JPH0816394A

JPH0816394A - システムメモリから命令コードを先取りするための先取り装置および方法

Info

Publication number: JPH0816394A
Application number: JP7049593A
Authority: JP
Inventors: Joseph A Bailey; ジョセフ・エイ・ベイリ
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1994-03-11
Filing date: 1995-03-09
Publication date: 1996-01-19
Also published as: US5666505A; EP0671684A2; EP0671684A3

Abstract

(57)【要約】【目的】実行装置からの要請なしにコードを取出す発
見的先取りメカニズムを提供することである。【構成】発見的先取りメカニズムは、通常的に順次的
コードを先取りするために構成され、もし、要求された
コードの特定のラインが、要求されたコードの直前のラ
インに対し順次的でなければ、先行の命令のアドレス
を、次に要求されるコードの順次的でないアドレスとと
もに、「思い出し」、記憶するように構成される。実行
装置が後に先行の命令に対し別の要求を出せば、発見的
先取りメカニズムは、次のラインのコードを先取りする
ために順次的でないアドレスを用いる。発見的先取りメ
カニズムは、コード取出しが順次的かどうか決定するた
めの非順次的モニタ（１１８）と、先行するアドレスの
一部を後続の順次的でないアドレスとともに記憶するた
めのＳＲＡＭタグ装置（１１６）とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の分野】この発明はコンピュータシステムに関
し、より特定的には、コンピュータシステム内で用いら
れるコード先取りメカニズムに関する。この発明はま
た、コンピュータシステムのためのメモリ制御技術に関
する。

【０００２】

【関連技術の説明】コンピュータシステムの全体として
の処理速度を増加させるために、様々な技術が開発され
てきた。サブミクロン処理能力といった、集積回路処理
テクノロジーにおける改良により、集積回路そのものの
多大なる増速が可能になったが、コンピュータシステム
のアーキテクチャおよびバス転送におけるその他の開発
がまた、性能の向上につながってきている。典型的な開
発は、キャッシュメモリサブシステムおよびコード先取
りメカニズムのコンピュータシステム内への組込みを含
む。

【０００３】キャッシュメモリは、コンピュータシステ
ムのメモリハイアラーキにおいて低速のシステムメモリ
とマイクロプロセッサに介在し、有効メモリ転送速度を
向上させ、結果としてシステムの性能を向上させる、高
速メモリ装置である。キャッシュ（隠し場）という名前
は、小さなキャッシュメモリ装置は、本質的に隠されて
おり、より大きなシステムメモリにしか気づかないユー
ザには透明に見えるという事実によるものである。キャ
ッシュメモリは通常、プロセッサの速度に匹敵する速度
を有する半導体メモリデバイスにより実現されるが、シ
ステムメモリは、より低コスト、低速のテクノロジーを
利用する。キャッシュメモリの概念とは、キャッシュメ
モリ内に選択データのコピーを記憶することにより、マ
イクロプロセッサがシステムメモリ内の選択データおよ
びコードを再使用する可能性を予測することである。

【０００４】キャッシュメモリは、典型的には複数のメ
モリ部を含み、各メモリ部は、２つまたは３つ以上のワ
ードのブロックまたは「ライン」を記憶する。（この明
細書中で用いられる「ワード」とは、予め規定されたビ
ットの数を指す。）各ラインは、システムメモリのどの
ラインのコピーであるかを独自で識別するアドレスタグ
を付けている。プロセッサ内で、データまたは命令であ
る新しいワードの読出要求が発生すると、アドレスタグ
比較が行なわれ、要求されたワードのコピーがキャッシ
ュメモリのラインにあるかどうか決定する。もしあれ
ば、そのデータがキャッシュから直接使用される。この
事象は、キャッシュ読出「ヒット」と称される。もしな
ければ、要求されたワードを含むラインがシステムメモ
リから検索され、キャッシュメモリ内に記憶される。要
求されたワードは、同時にプロセッサに与えられる。こ
の事象は、キャッシュ読出「ミス」と称され、キャッシ
ュへのライン満杯という結果を生む。

【０００５】プロセッサがメモリへのデータの書込を望
むと、同様のアドレスタグ比較が行なわれ、データの書
込が行なわれるべきラインがキャッシュメモリ内に存在
するかどうかを決定する。もし存在しなければ、データ
は直接システムメモリに書込まれてもよく、および／ま
たは、対応するラインがシステムメモリからキャッシュ
メモリに取出され、キャッシュメモリのその対応するラ
インへデータが書込まれるようにしてもよい。この事象
は、キャッシュ書込「ミス」と称される。もしラインが
存在すれば、データは直接キャッシュメモリに書込まれ
る。これはキャッシュ書込「ヒット」と称される。多く
のシステムでは、それからキャッシュラインに対しダー
ティビットがセットされる。ダーティビットは、ライン
に記憶されたデータがダーティ（すなわち、修正されて
システムメモリと一致しない）であることを示し、した
がって、ラインがキャッシュメモリからデリートされる
かまたは重ね書きされる前に、修正されたデータはシス
テムメモリにもう一度書込まれねばならない。

【０００６】前述のように、コンピュータシステムの性
能の向上につながる別の特徴は、コード先取りである。
コード先取り技術は、たとえプロセッサがまだ実際に先
取りされた命令コードを要求していなくとも、命令コー
ドを、システムメモリ（またはキャッシュメモリ）から
一時バッファに転送することを含む。典型的には、現在
実行中の命令を含むラインのすぐ後に続く、プログラム
メモリ内の１ラインのコードを読出すことにより、コー
ドは先取りされる。したがって、典型的な状況と同じ
く、コードが順次的態様で実行しているならば、先取り
されたコードは、プロセッサが要求すれば、一時バッフ
ァから直接与えられてもよく、システムメモリからのコ
ードを読出す必要はない。結果として、コンピュータシ
ステムの全体としての速度は増大するだろう。

【０００７】先取りが、実行コードを得るために用いら
れるとき、システムメモリは典型的に、先取りされたコ
ードを含むライン全体を、高データ速度で与えるように
制御される。これは典型的にはバーストメモリアクセス
により達成される。周知のように、バーストメモリアク
セスサイクルのデータフェイズの間に、新しいワード
が、システムメモリから、連続する数クロックサイクル
の各々に対し、アドレスフェイズに介在することなし
に、システムバスに与えられる。最高速のバーストサイ
クル（待ち状態なし）は、第１のワードに対し２クロッ
クサイクル（アドレスに対し１クロック、対応するワー
ドに対し１クロック）を要求し、次のワードは、後続の
どのクロックサイクルでも、順次的アドレスからリター
ンする。特に普及している８０４８６型のマイクロプロ
セッサに基づいたシステムに対しては、典型的に全体で
４つの「ダブルワード」が、所与のバーストサイクルの
間転送される。

【０００８】図１を参照すれば、キャッシュメモリ１２
および順次的コード先取り器１４を含む例示のコンピュ
ータシステム１０が示される。キャッシュメモリ１２お
よび順次的コード先取り器１４は、ＣＰＵコア１６と、
バスインタフェース装置１８とに結合される。システム
メモリ２０はさらに、システムバス２２を介してバスイ
ンタフェース装置１８に結合される。

【０００９】順次的コード先取り器１４が、システムメ
モリ２０のプログラムセグメント内の順次的なラインの
コードを先取りするために設けられる。すなわち、ＣＰ
Ｕコア１６が特定の命令を実行しているとき、順次的コ
ード先取り器１４は、現在実行している命令を含む１ラ
インのコードに順次的な１ラインのコードを取出す。恐
らく、ＣＰＵコアが要求する次の命令は、先に実行され
た命令に対して順次的なので、順次的コード先取り器１
４により、有利にも、その順次的命令が、ＣＰＵコアが
必要なときにシステムメモリ２０からコードを取出さね
ばならない場合と比較して遙かに迅速に、ＣＰＵコア１
６に与えられる。図１に示される順次的コード先取り器
１４は、先取りされる順次的ラインのアドレスの値を決
定するための、順次的ライン加算器を含むこともある。

【００１０】上述の順次的コードの先取りは、コンピュ
ータシステムの全体の性能を向上させるうえで効果的で
あるが、このような順次的コード先取りは、マイクロプ
ロセッサが分岐または飛び越し命令を受けるときには無
効である。というのも、分岐または飛び越しがとられた
とき実行される次のラインのコードは、分岐または飛び
越し命令そのもののアドレスに対し、順次的なアドレス
にないからである。したがって、飛び越しまたは分岐が
実行されるとき、プロセッサは、「機能停止」するかも
しれないが、それはシステムメモリから取出される分岐
目的アドレスに対応する、非順次的なコードを待たねば
ならないからである。多数の飛び越しおよび／または分
岐命令が採用されるソフトウェアプログラムに対して
は、プロセッサの機能停止の結果生じる、性能への実質
的影響は、しばしば明らかである。

【００１１】分岐または飛び越し命令が発生したときの
順次的コード先取りにおける問題を軽減する試みにおい
て、分岐予測論理をコンピュータシステムに組入れるこ
とが提案されている。そのような分岐予測論理において
は、分岐命令が復号化されプロセッサがそれを認識する
と、特定の分岐または飛び越し命令が以前にとられたか
どうかの履歴に基づき、もしそうであれば、以前にとら
れた目的アドレスに基づき、先取り装置は、１ラインの
コードを先取りするように制御される。不運にも、この
分岐予測論理は、典型的には幾つかの問題に関連する。
第１に、分岐予測論理は通常非常に複雑なので、コスト
が増し、集積回路の全体の信頼性を下げる。さらに、先
取り装置は、特定の命令を復号化して、目的アドレスコ
ードの先取りが開始される前に、それが分岐または飛び
越し命令であるかどうか決定しなければならない。

【００１２】したがって、先取りメカニズムおよび技術
は、実行装置からの要請なしにコードが先取りされ、飛
び越しまたは分岐命令の目的アドレスに対応する非順次
的コードが先取りされる、コンピュータシステムに対し
ては、理想的である。先取りメカニズムおよび技術はさ
らに、分岐または飛び越し命令の目的アドレス命令の先
取りが、分岐または飛び越し命令そのものの復号化をま
ず要求することなしに開始される場合には、理想的であ
る。最後に、先取りメカニズムおよび方法は、比較的単
純な回路が、その実現のために採用される場合には理想
的である。

【００１３】

【発明の概要】上記の問題の大部分は、この発明に従
う、コンピュータシステムのための発見的先取りメカニ
ズムおよび方法により解決される。１つの実施例におい
て、実行装置からの要請なしにコードを取出す発見的先
取りメカニズムが提供される。発見的先取りメカニズム
は、順次的なコードを通常的に先取りするために構成さ
れ、もし、要求されたコードの特定のラインが、要求さ
れたコードの直前のラインに対して順次的でなければ、
先行する命令のアドレスを、次に要求されるコードの非
順次的なアドレスとともに記憶するために構成される。
もし実行装置が後に、先行する命令に対して別の要求を
出した場合、発見的先取りメカニズムは、次のラインの
コードを先取りするために、順次的でないアドレスを用
いる。

【００１４】発見的先取りメカニズムは、コード取出が
順次的であるかどうかを決定する非順次的モニタと、先
行するアドレスの一部を順次的でない次のアドレスとと
もに記憶するためのＳＲＡＭタグ装置とを含む。実行装
置の各命令取出の間、比較動作が行なわれ、特定の命令
の非順次的な履歴が、ＳＲＡＭタグ装置内に記憶された
かどうかを決定する。もしＳＲＡＭメモリタグ装置が、
特定の命令に対応する非順次的なアドレスを記憶してい
れば、非順次的アドレスは、先取りアドレスラッチにロ
ードされる。もしＳＲＡＭタグ装置が対応するエントリ
を含まなければ、次の順次的なラインのアドレスは、先
取りアドレスラッチに記憶される。次にメモリ取出状態
マシンが、先取りアドレスラッチ内のアドレスに対応す
るラインを先取りし、そのラインを先取りコードバッフ
ァ内に記憶する。ＣＰＵコアによる各命令取出の間、メ
モリ取出状態マシンは、要求された命令が先取りコード
バッファ内に存在するかどうかを決定し、もし存在すれ
ば、そのコードを、先取りコードバッファから直接与え
る。もし要求されたコードが先取りコードバッファ内に
含まれていなければ、メモリ取出状態マシンは、要求さ
れたコードをシステムメモリから検索するサイクルを実
行する。

【００１５】この発明による発見的先取りメカニズムお
よび技術の結果として、実行装置による要請なしにコー
ドの先取りができる。順次的コードおよび非順次的コー
ドの両方の先取りが可能であり、したがって、線形の命
令および分岐または飛び越し命令の両方の処理が可能で
ある。先取りメカニズムおよび技術は、順次的ラインま
たは非順次的ラインが先取りされるべきかを決定するた
めに、特定の命令が復号化されることを必要としない。
したがって、先取りメカニズムおよび技術は、比較的単
純な回路を用いて実現可能である。

【００１６】概して、この発明は、システムメモリから
命令コードを先取りできる、コンピュータシステムのた
めの先取り装置を意図する。先取り装置は、先取りされ
たコードを記憶できる先取りコードバッファと、先取り
されるコードのアドレスの値を記憶できる先取りアドレ
スラッチと、システムメモリから先取りコードアドレス
ラッチ内のアドレスの値に対応するコードを先取りで
き、およびそのコードを先取りコードバッファに与える
ことができるメモリ取出状態マシンとを含む。先取り装
置はさらに、非順次的なコードのアドレスが先行するコ
ードのアドレスに対し非順次的であるかどうか検出でき
る非順次的モニタと、非順次的モニタに応答して、非順
次的コードのアドレスを記憶できるメモリタグ装置とを
含む。先取り装置は最後に、メモリタグ装置に結合さ
れ、新しいコードのアドレスがメモリタグ装置内のエン
トリに対応するかどうか決定できる比較器装置を含み、
非順次的コードのアドレスは先取りアドレスラッチに与
えられる。

【００１７】この発明はさらに、システムメモリから命
令コードを先取りするための方法を意図し、ＣＰＵコア
による特定のコードのリクエストのアドレスが、先行コ
ードのリクエストのアドレスに対し非順次的であるかど
うかを決定するステップと、もし特定のコードのアドレ
スが先行コードのリクエストのアドレスに対し非順次的
であれば、それを記憶するステップと、次のコードのリ
クエストのアドレスが、先行コードのリクエストに対応
するかどうか決定するステップとを含む。この方法はさ
らに、特定のコードをシステムメモリから先取りするス
テップを含む。

【００１８】この発明のその他の目的および利点は、以
下の詳細な説明を読み、添付の図面を参照することによ
り明らかになるであろう。

【００１９】この発明は様々な修正および代替形が適用
されるが、特定の実施例が図面により示されており、こ
の明細書中で以降詳述される。しかしながら、図面およ
び詳細な説明は、この発明を開示された特定の形式に制
限することを意図するものではなく、反対に、その意図
は、前掲の特許請求の範囲により規定されたこの発明の
精神および範囲内のすべての修正、等価物および代替形
をカバーすることであることを理解されたい。

【００２０】

【実施例の詳細な説明】次に図２を参照すれば、この発
明に従う発見的先取りメカニズムを含むコンピュータシ
ステム５０のブロック図が示される。コンピュータシス
テム５０は、キャッシュメモリ５４および発見的コード
先取り器５６に結合されたＣＰＵコア５２を含む。バス
インタフェース装置５８は、発見的コード先取り器５６
とキャッシュメモリ５４とをシステムバス６０に結合す
る。最後に示されるのは、システムバス６０に結合され
たシステムメモリ６２である。

【００２１】図２に示されたコンピュータシステム５０
は、発見的コード先取り器５６が採用される例示のシス
テムである。しかし、コンピュータシステム５０の幾つ
かの変形が、この発明の精神および範囲から逸脱するこ
となく実施可能であることが注目される。たとえば、キ
ャッシュメモリ５４はコンピュータシステム５０内に採
用されるが、以下に述べられる発見的先取りメカニズム
および技術は、キャッシュメモリを採用しないシステム
にも適用できることが意図されている。

【００２２】図示された形態においては、ＣＰＵコア５
２は、予め定められた命令セットを実現するデータ処理
装置である。例示の処理装置は、８０３８６型、８０４
８６型およびその他のマイクロプロセッサを含む。図２
の実施例において、ＣＰＵコア５２、キャッシュメモリ
５４、および発見的先取り装置５６は、共通の集積回路
チップ上で実現されることに注意されたい。

【００２３】発見的コード先取り器５６は、システムメ
モリ６２から命令コードを先取りするために与えられ
る。以下さらに詳細に説明されるように、発見的コード
先取り器５６は通常、現在ＣＰＵコア５２が要求してい
るコードに順次的な１ラインのコードを先取りする。Ｃ
ＰＵコア５２が、以前に実行されたコードを含むライン
に対し順次的でない（すなわち、ライン−アドレスの順
ではない）ラインに含まれるコードを要求するとき、発
見的コード先取り器５６は、非順次的なラインのアドレ
スを記憶し、それを、先行する命令のアドレスを識別す
るタグに関連付ける。もしＣＰＵコア５２が次にこの先
行する命令を、プログラムコードの別の反復の際に要求
すれば、発見的コード先取り器５６は、タグ比較を行な
い、そのコードに対して非順次的なアドレスが記憶され
たかどうかを決定する。発見的コード先取り器５６はし
たがって、この非順次的なアドレスに対応するコードを
先取りし、先取りしたコードを一時バッファ内に記憶す
る。したがって、ＣＰＵコア５２が実際に再び非順次的
なコードを要求する可能性があるため、発見的コード先
取り器５６は、非順次的コードをシステムメモリ６２か
ら即時取出すことを要求せずに、この非順次的コードを
直接提供できる。このようにして、先取り予測が正確な
場合、ＣＰＵコア５２の機能停止は回避される。

【００２４】次に図３では、発見的コード先取り器５６
を含むコンピュータシステム５０の部分的なブロック図
が示される。図２に対応する回路部分は同じ番号が付さ
れる。簡潔化および明確化のために、図面ではコンピュ
ータシステム５０の選択部分は省略されていることに注
意されたい。

【００２５】図示された形式において、発見的先取り装
置５６は、システムバス６０とＣＰＵコア５２とに結合
されたメモリ取出状態マシン１１０を含む。先取りコー
ドバッファ１１２とマルチプレクサ１１４がさらに、メ
モリ取出状態マシン１１０とＣＰＵコア５２との間に結
合されて示される。メモリタグ装置１１６は、非順次的
モニタ１１８、比較器１２０、順次的ライン加算器１２
２、およびマルチプレクサ１２４と１２６とに結合され
て示される。最後に、メモリ取出状態マシン１１０に結
合された先取りアドレスラッチ１３０、および非順次的
モニタ１１８に結合された先行アドレスラッチ１３２と
現行アドレスラッチ１３４とが示される。

【００２６】現在（ＣＰＵコア５２により）要求されて
いるコードをシステムメモリ６２から取出すため、およ
びシステムメモリ６２からコードを先取りするために、
メモリ取出状態マシン１１０が与えられる。先取りアド
レスラッチ１３０が、コードが先取りされることにな
る、システムメモリ６２のラインのアドレスを記憶する
ために与えられる。以下でさらに理解されるように、こ
の先取りされたコードのアドレスは、現在実行中の命令
を含むラインに対し、順次的または非順次的のいずれか
であり得る。ＣＰＵコア５２がコードを要求するとき、
アドレスバス１５０は有効アドレス信号で駆動され、制
御回線１５２は適切な読出信号で駆動され、命令取出サ
イクルが開始される。このような要求に応答して、メモ
リ取出状態マシン１１０は、要求されたコードが現在先
取りコードバッファ１１２内にあるかどうかを決定で
き、もしなければ、システムバス６０に、対応する読出
サイクルを発生でき、要求されたコードをシステムメモ
リ６２から転送する。次にこの要求されたコードは、デ
ータライン１５２を通してＣＰＵコア５２に、およびマ
ルチプレクサ１１４を通してデータバス１５４に与えら
れる。

【００２７】非順次的モニタ１１８は、ＣＰＵコア５２
による非順次的コードの要求を検出するために提供され
る。もしＣＰＵコア５２が非順次的コードの要求を実行
すれば、非順次的アドレスは、先行するアドレスの選択
されたビットとともにメモリタグ装置１１６内に記憶さ
れる。メモリタグ装置１１６は、スタティックＲＡＭ記
憶装置であり、１つの実施例においては、その容量は１
Ｋ×４５ビットである。比較器１２０は、現行の各命令
要求のアドレスをモニタするため、およびメモリタグ装
置１１６が現行の命令に対応する非順次的な取出を記録
したかどうかを決定するために、採用される。もしメモ
リタグ装置１１６がこういった非順次的先取りを記録し
ていれば、非順次的命令のアドレスは、先取りアドレス
ラッチ１３０にロードされ、メモリ取出状態マシン１１
０はシステムメモリ６２から非順次的ラインを先取り
し、それを先取りコードバッファ１１２にロードする。
反対にもし、先行する非順次的取出が、現在要求される
命令に対し記録されていなければ、順次的なラインのコ
ードのアドレスに対応する値は、順次的ライン加算器１
２２から先取りアドレスラッチ１３０にロードされる。
したがってメモリ取出状態マシン１１０は、順次的ライ
ンを取出し、それを先取りコードバッファ１１２にロー
ドする。以下さらに詳述する。

【００２８】コンピュータシステム５０の最初の動作の
間、ＣＰＵコア５２は命令取出サイクルを実行し、実行
コードの第１のワードを取出すだろう。メモリ取出状態
マシン１１０はそれに応答してシステムバス６０で読出
サイクルを実行し、システムメモリ６２から第１のライ
ンのコードを読出す。命令コードの第１のワードはこう
して、データライン１５２、マルチプレクサ１１４、お
よびデータバス１５２を通してＣＰＵコア５２に与えら
れる。ライン内の残りのワードはさらに、先取りコード
バッファ１１２内に記憶される。

【００２９】現在要求されている命令コードのアドレス
がバス１５０で駆動されるとき、アドレス信号は現行ア
ドレスラッチ１３２にラッチされる。このとき、非順次
的モニタ１１８は、非順次的ライン要求はまだ要求され
ていないことを示すだろう。したがって、メモリ取出状
態マシン１１０は、次の順次的なラインのコード（現在
要求されているコードを含むラインのすぐ後に続く）に
対応するアドレスの値が、順次的ライン加算器１２２か
ら先取りアドレスラッチ１３０にロードされるように、
マルチプレクサ１２６を制御する。メモリ取出状態マシ
ン１１０がシステムバス６０で読出サイクルを実行した
後、および要求されたコードの第１のワードをＣＰＵコ
ア５２に与えた後、メモリ取出状態マシン１１０は、先
取りサイクルを実行し、先取りアドレスラッチ１３０内
のアドレスに対応するラインのコードを先取りする。こ
の先取りされたラインのコードは、先取りコードバッフ
ァ１１２内の別のラインの記憶内に記憶される。先取り
コードバッファ１１２は２つのラインのコードを収容す
る記憶容量を有するため、先取りされたラインのコード
は、現在実行している命令に対応するラインのコードを
重ね書きしないことが注目される。したがって、ＣＰＵ
コアが要求する次の命令が、以前に実行された命令と同
じラインまたは順次的ラインのいずれかに対応すれば、
要求は、先取りコードバッファ１１２により直接サービ
スされ得る。

【００３０】ＣＰＵコア５２が、新しいラインに対応す
るさらなるコードを要求するとき、バス１５０での新し
いアドレスの値は、現行アドレスラッチ１３４内に記憶
され、一方、先行するアドレスは先行アドレスラッチ１
３２内に記憶される。もしこうした新しいラインが、以
前に実行されたコードに対して順次的であれば、新しい
コードは、マルチプレクサ１１４を通して先取りコード
バッファ１１２から直接与えられるだろう。同時に、次
の順次的なラインは、順次的ライン加算器１２２から先
取りアドレスラッチ１３０にロードされ、メモリ取出状
態マシン１１０は読出サイクルを実行し、システムメモ
リ６２から次の順次的ラインを先取りする。再び、この
次の順次的ラインのデータは、先取りコードバッファ１
１２にロードされる。このラインのコードは、第１のラ
インのコードを重ね書きする。

【００３１】以前に要求されたワードのコードに対し非
順次的なラインに含まれるコードをＣＰＵコア５２が要
求すれば、非順次的モニタ１１８は、バス１５０での現
行のアドレスの値を先行アドレスラッチ１３２に記憶さ
れた先行するラインのアドレスの値と比較することによ
り、この状態を検出する。もし非順次的モニタ１１８
が、ラインのアドレスが非順次的であると決定すれば、
現行のアドレスは、メモリタグ装置１１６内に、先行ア
ドレスラッチ内の先行するラインのアドレスの上位１８
ビットとともに記憶される。これらの値が記憶されるメ
モリタグ装置１１６のアドレスロケーションは、先行す
るアドレスの下位１０ビットにより制御される。この時
点で、要求された非順次的なワードのコードは、先取り
コードバッファ１１２内に記憶されないので、メモリ取
出状態マシン１１０はさらに、システムメモリ６２への
読出サイクルを実行し、現在要求されているコードをシ
ステムメモリ６２から読出す。このコードは直接、デー
タライン１５２およびマルチプレクサ１１４を通してＣ
ＰＵコア５２に与えられる。このコードを含むラインは
さらに、先取りコードバッファ１１２内に記憶される。

【００３２】非順次的コード要求のアドレスが一旦メモ
リタグ装置１１６内に記憶されれば、メモリ取出状態マ
シン１１０は、ＣＰＵコア５２が新しい命令取出サイク
ルを実行するときに現行アドレスの下位１０ビットがマ
ルチプレクサ１２４を通して駆動されてメモリタグ装置
１１６のアドレス選択ラインに与えられるように、マル
チプレクサ１２４を制御する。こうして、命令取出サイ
クルが進行するにつれ、「先行」アドレスの上位１８ビ
ットを記憶するメモリタグ装置１１６の一部分が、比較
器１２０により、アドレスバス１５０で駆動されるアド
レスの上位１８ビットと比較される。もし整合すれば、
先行するプログラムコードの反復の間に、次に要求され
た非順次的ラインのアドレスを記憶していることを示
す、比較器１２０により、ヒットが示される。比較器１
２０がヒットを示すと、メモリ取出状態マシン１１０
は、順次的ライン加算器１２２からの順次的アドレスの
記憶を生じさせるよりもむしろ、メモリタグ装置１１６
に記憶された非順次的ラインのアドレスが先取りアドレ
スラッチ１３０に駆動されるように、マルチプレクサ１
２６を制御する。メモリ取出状態マシンはしたがって、
先取りアドレスラッチ１３０内の値に対応するデータを
先取りする。アドレスバス１５０でＣＰＵコア５２によ
り駆動された次のアドレスが、実際に過去の反復の間に
次に要求された、同じ非順次的アドレスに対応すれば、
コードは先取りコードバッファ１１２内に含まれ、した
がって、データバス１５４およびマルチプレクサ１１４
を通して直接ＣＰＵコア５２に与えられることができ
る。したがい、ＣＰＵコア５２は、コードを要求した
後、非順次的コードがシステムメモリ６２から読出され
るのを待つ必要はない。結果として、非順次的コードが
実際に要求される可能性があるため、コンピュータシス
テム全体の速度は増加するであろう。ＣＰＵコア５２に
よる、後続のコード取出は、発見的先取り装置５６によ
り同様に扱われる。

【００３３】命令取出サイクルの初期のフェイズの間、
メモリ取出状態マシン１１０は、現行アドレスの下位１
０ビットがメモリタグ装置１１６のアドレス指定ライン
を駆動するように、マルチプレクサ１２４を制御するこ
とが注目される。こうして、比較器１２０は、メモリタ
グ装置１１６が、現行の命令を含む過去の反復に対し非
順次的なコードのアドレスを記憶したかどうか決定でき
る。適切な時間（ヒットが発生したかどうか決定するた
めに比較器１２０に割当てられている）が経過した後、
メモリ取出状態マシン１１０は、先行するアドレスの下
位１０ビットがメモリタグ装置１１６のアドレスのライ
ンを駆動するように、マルチプレクサ１２４をセットす
る。もし非順次的モニタ１１８が、アドレスバス１５０
の現行のアドレスが、先行アドレスラッチ１３２内に記
憶された先行するアドレスの値に対し非順次的であると
決定すれば、非順次的モニタ１１８は、この現行の非順
次的アドレスが、（先行アドレスラッチ１３２内に記憶
された）先行するアドレスの上位１８ビットとともに、
メモリタグ装置１１６内に記憶されるように、適切な読
出信号をメモリタグ装置１１６に与える。こうして比較
器１２０は、記憶された「先行」アドレスを、バス１５
０で実行される現行の取出サイクルのアドレスの値と比
較し、そうしてタグヒットが発生したかどうかを決定で
きる。

【００３４】メモリ取出状態マシン１１０は、ＣＰＵコ
ア５２が現在要求する命令が先取りコードバッファ１１
２に含まれているかどうかを決定できることにさらに注
意されたい。以前に述べたように、コードが先取りコー
ドバッファ１１２に含まれていなければ、メモリ取出状
態マシンは、システムメモリ６２からコードを取出す。

【００３５】先行するラインのアドレスの上位１８ビッ
トを、メモリタグ装置１１６の特定のメモリロケーショ
ン内の次に要求される非順次的なラインのアドレス（す
なわち、「現行」非順次的ラインのアドレス）とともに
記憶することに加え、有効ビットはまた、メモリタグ装
置１１６の各メモリロケーションに関連する。（１つの
実施例においては、各記憶ロケーションの最下位ビット
は、有効ビットとして示される。）システムリセットの
際、有効ビットはすべてクリアされる。次に、以前に述
べられたように、非順次的ラインのアドレスがメモリタ
グ装置１１６の示されたメモリロケーション内に記憶さ
れると、そのロケーションに対し有効なビットは、非順
次的モニタ１１８によりセットされる。比較器１２０
は、もしメモリタグ装置１１６内の対応するメモリロケ
ーションに対する有効ビットがセットされればタグの
「ヒット」が特定の現行アドレスに対してのみ示される
ように、構成されている。

【００３６】先に述べたように、非順次的なラインのコ
ードは、メモリタグ装置１１６内の有効エントリに対す
るタグヒットが生じたとき、メモリ取出状態マシン１１
０により先取りされる。本質的には、このことは、現在
実行中のコードの先行する反復の際にＣＰＵコア５２が
要求した次のコードは、その過去の反復に対し、先取り
された非順次的コードであることを意味する。現行の反
復の間に、非順次的先取りが誤って予測され、ＣＰＵコ
ア５２がその代わりに順次的なラインのコード（すなわ
ち、分岐が発生しなかった）を要求すれば、メモリ取出
状態マシン１１０は、システムメモリ６２からの順次的
なコードを獲得し、それをＣＰＵコア５２に与えなけれ
ばならない。このような誤った予測に応答して、非順次
的モニタ１１８は、メモリタグ装置１１６内の対応する
非順次的エントリを、そのエントリに対し有効なビット
をクリアすることにより、無効にする。こうして、後続
のコードの反復の際には、非順次的コードよりもむしろ
順次的コードが先取りされる。この態様で、発見的先取
り装置５６は、分岐が発生してもしなくとも、そのたび
ごとに、絶えまなく「再学習」し、特定のコードに対す
る次の先取りは、そのコードの先行する反復を基礎とす
る。

【００３７】次に図４では、図３の発見的コード先取り
器の動作を示すフロー図が提示される。図４で示される
ように、発見的コード先取り器は最初に、状態４０２の
間コードがＣＰＵコア５２により以前に読出されたかど
うかを決定する。もし以前に読出されたコードがなけれ
ば、要求されたコードはシステムメモリ６２から取出さ
れ、ステップ４０４の間にＣＰＵコア５２に与えられ
る。次に、ステップ４０６の間、順次的ラインのコード
がシステムメモリ６２から先取りされ、先取りコードバ
ッファ１１２にロードされる。

【００３８】ＣＰＵコア５２が次の命令取出サイクルを
実行するとき、先行するコード取出がステップ４０２の
間に示され、メモリ取出状態マシン１１０は、ステップ
４０８の間に、要求されたデータが先取りコードバッフ
ァ１１２に含まれているかどうかを決定するだろう。も
しコードが先取りコードバッファ１１２に含まれれば、
ステップ４１０の間に、そのコードは直接ＣＰＵコア５
２に与えられる。反対に、先取りコードバッファ１１２
がそのコードを含まなければ、ステップ４１２の間に、
コードはシステムメモリ６２から読出され、ＣＰＵコア
５２に与えられる。この要求されたコードを含むライン
は同時に、先取りコードバッファ１１２のロケーション
内に記憶される。

【００３９】ステップ４１４の間、非順次的モニタ１１
８は、現行のコードの要求が、先行するコード取出のラ
インに対して順次的であるかどうかを決定する。もしコ
ード取出が先行するコード取出に対し連続していれば、
非順次的モニタ１１８は、メモリタグ装置１１６内にい
かなるラインアドレス情報の記憶も発生させない。その
代わりに、ステップ４１５の間、非順次的モニタ１１８
により、メモリタグ装置１１６の対応するエントリの有
効ビット（すなわち、先行するアドレスの下位１０ビッ
トに対応するメモリロケーション）が、もし非順次的取
出がそのエントリに対し実行されれば（そして誤って予
測されたなら）、クリアされる。こうして、メモリタグ
装置１１６内のエントリを無効にする。

【００４０】もし他方で、現行のコード要求が先行する
コード取出に順次的でなければ、非順次的モニタ１１８
により、先行するラインのアドレスの上位１８ビット
は、現行のラインのアドレスとともに、メモリタグ装置
１１６内に記憶される。先に述べたように、これらの値
が記憶されることになるメモリタグ装置１１６のロケー
ションは、先行するラインのアドレスの下位１０ビット
によりアドレス指定される。これはステップ４１６で発
生する。ステップ４１８では、メモリタグ装置１１６の
そのロケーションと関連する有効ビットはさらに、エン
トリが有効であることを示してセットされる。ステップ
４１４、４１６、および４１８が実行されるのとほぼ同
時に（直前または直後、または同時）、比較器１２０
は、ステップ４２０で、アドレスバス１５０に駆動され
るときの現在要求されているコードのラインのアドレス
が、メモリタグ装置１１６内の対応する有効エントリに
関連しているかどうかを決定する。もしメモリタグ装置
１１６が、アドレスバス１５０上のラインのアドレスに
対応する有効エントリを有していれば、比較器１２０
は、ヒットを示し、メモリ取出状態マシン１１０によ
る、マルチプレクサ１２６を通した先取りアドレスラッ
チ１３０への非順次的なコードのラインのアドレスの駆
動を、ステップ４２２で引き起こす。こうしてこの非順
次的コードは先取りされる。他方、もし比較器１２０
が、メモリタグ装置１１６内の有効エントリに対しヒッ
トが生じないことを示せば、次の順次的なラインのアド
レスは、先取りアドレスラッチ１３０内に記憶され、対
応する順次的コードは、ステップ４２４で、先取りコー
ドバッファ１１２にロードされる。

【００４１】注目されるのは、図３に対して説明された
実施例では、非順次的コードを、直前に先行するそのコ
ードの反復に基づき（より特定的には、そのコードの過
去の１回の反復に基づき）、非順次的コードを先取りす
るのに対し、発見的先取り装置５６は、その代わりとし
て、特定のコードのアドレスの数回の反復の履歴に基づ
き、コードを先取りするように構成できることである。
したがって、そういった実施例に対し、ＣＰＵコア５２
が、特定の先行するラインのアドレスに続いて、４回の
うち３回非順次的ライン取出を要求すれば、先取りアド
レスラッチ１３０は、先行するラインのアドレスの次の
反復の際に、メモリタグ装置１１６により記憶された非
順次的目的アドレスでロードされるであろう。他方、も
し非順次的取出が、特定の先行するラインのアドレスに
続き４回のうち１回行なわれたならば、先取りアドレス
ラッチ１３０はその代わりに、順次的ラインのアドレス
の値でロードされるであろう。

【００４２】さらに注目されるのは、図２および３の実
施例は、キャッシュメモリとの関連で採用されるが、こ
の明細書中で述べられた先取りメカニズムおよび技術
は、キャッシュメモリサブシステムを持たないシステム
においても採用され得ることである。さらに注目される
のは、先取りコードバッファ１１２は、図３の実施例に
おいて、２つのラインのコードを記憶できるが、先取り
コードバッファ１１２は、３つといった、いかなる数の
ラインのコードも記憶するように構成できることであ
る。さらに、メモリ取出状態マシン１１０は、上記の実
施例において、コードのライン（各ラインが２つまたは
３つ以上のワードのデータを含む）を取出すように設計
される一方、メモリ取出状態マシン１１０はその代わり
に、データの個々のワードを取出すように構成できる。

【００４３】最後に注目されるのは、先行アドレスの下
位１０ビットおよび現行アドレスの下位１０ビットは、
メモリタグ装置１１６にアドレスを指定するために用い
られる一方、ビットの数は、メモリタグ装置１１６のメ
モリ容量により異なることである。さらに、注目される
のは、非順次的モニタ１１８は、先行アドレスラッチ１
３２のアドレスを、アドレスバス１５０で駆動される現
行アドレスと比較する比較回路を用いて実現され得るこ
とである。

【００４４】一旦上記開示が十分に理解されれば、様々
な変形および修正が、当業者には明らかになるであろ
う。たとえば、上記の発見的先取りメカニズムおよび技
術は、パイプライン化および非パイプライン化マイクロ
プロセッサアーキテクチャ双方において実現し得ること
が注目される。前掲のクレームは、そういったすべての
変形および修正を含むものとして解釈されることが意図
されている。

【図面の簡単な説明】

【図１】順次的コード先取り器を含む例示のコンピュー
タシステムのブロック図である。

【図２】この発明に従う発見的コード先取り器を含むコ
ンピュータシステムのブロック図である。

【図３】この発明に従う、コンピュータシステムのため
の発見的コード先取り器のブロック図である。

【図４】図３の発見的コード先取り器の動作を示すフロ
ー図である。

【符号の説明】

１１０メモリ取出状態マシン１１２先取りコードバッファ１１６メモリタグ装置１１８非順次的モニタ１２０比較器

Claims

【特許請求の範囲】

【請求項１】システムメモリから命令コードを先取り
することのできるコンピュータシステムのための先取り
装置であって、先取りされたコードを記憶することのできる先取りコー
ドバッファと、先取りされるコードのアドレスの値を記憶することので
きる先取りアドレスラッチと、前記先取りコードアドレスラッチ内の前記アドレスの値
に対応するコードを前記システムメモリから取出すこと
ができ、および前記コードを前記先取りコードバッファ
に与えることのできる、メモリ取出状態マシンと、非順次的コードのアドレスが先行するコードのアドレス
に対し非順次的であるかどうか検出することのできる、
非順次的モニタと、前記非順次的モニタに応答して、前記非順次的コードの
アドレスを記憶することができる、メモリタグ装置と、前記メモリタグ装置に結合され、新しいコードのアドレ
スが前記メモリタグ装置内のエントリに対応するかどう
かを決定することのできる、比較器装置とを含み、前記
非順次的コードのアドレスは、前記先取りアドレスラッ
チに与えられる、先取り装置。
【請求項２】前記非順次的コードは、もし前記比較器
装置が、前記新しいコードの前記アドレスが前記メモリ
タグ装置内の前記エントリに対応することを示せば、前
記先取りアドレスラッチに与えられる、請求項１に記載
の先取り装置。
【請求項３】前記メモリタグ装置は、前記非順次的モ
ニタによりアサートされた書込信号に応答して前記非順
次的コードのアドレスを記憶する、請求項１に記載の先
取り装置。
【請求項４】もし前記非順次的コードの前記アドレス
が、前記先行するコードの前記アドレスに対し非順次的
であれば、前記非順次的モニタは前記書込信号をアサー
トする、請求項３に記載の先取り装置。
【請求項５】前記新しいコードの前記アドレスの少な
くとも一部は、前記メモリタグ装置のアドレス入力に与
えられる、請求項１に記載の先取り装置。
【請求項６】前記メモリタグ装置はランダムアクセス
メモリである、請求項１に記載の先取り装置。
【請求項７】前記メモリタグ装置はさらに、前記非順
次的コードのアドレスに対応する、前記先行するコード
の前記アドレスの少なくとも一部を記憶することができ
る、請求項１に記載の先取り装置。
【請求項８】前記比較器装置は、前記先行するコード
の前記アドレスの前記少なくとも一部を、前記新しいコ
ードのアドレスと比較する、請求項７に記載の先取り装
置。
【請求項９】順次的ラインのアドレスの値を前記先取
りアドレスラッチに与えるための順次的ライン加算器を
さらに含む、請求項１に記載の先取り装置。
【請求項１０】前記順次的なラインのアドレスの値
は、もし前記非順次的モニタが、順次的コードのアドレ
スが前記先行するコードのアドレスに対し順次的である
と決定すれば、前記先取りアドレスラッチに与えられ
る、請求項９に記載の先取り装置。
【請求項１１】前記非順次的モニタに結合され、前記
先行するコードの前記アドレスを記憶するための、先行
アドレスラッチをさらに含む、請求項１に記載の先取り
装置。
【請求項１２】前記先取りコードバッファは、先取り
されたコードの数ワードの１ラインを記憶することがで
きる、請求項１に記載の先取り装置。
【請求項１３】前記先取りコードバッファは、先取り
されたコードの複数のラインを記憶することができる、
請求項１に記載の先取り装置。
【請求項１４】選択的に、順次的コードの前記アドレ
スを前記先取りアドレスラッチに与えるため、または、
前記非順次的コードの前記アドレスを前記先取りアドレ
スラッチに与えるための、マルチプレクサをさらに含
む、請求項１１に記載の先取り装置。
【請求項１５】システムメモリから命令コードを先取
りするための方法であって、ＣＰＵコアによる特定のコードのリクエストのアドレス
が、先行コードのリクエストのアドレスに対し非順次的
であるかどうか決定するステップと、前記特定のコードのアドレスが、もし前記先行コードの
リクエストのアドレスに対し非順次的であれば記憶する
ステップと、次のコードのリクエストのアドレスが、前記先行コード
のリクエストに対応するかどうか決定するステップと、前記特定のコードを前記システムメモリから先取りする
ステップとを含む、システムメモリから命令コードを先
取りするための方法。
【請求項１６】前記システムメモリから前記特定のコ
ードの前記アドレスを先取りする前記ステップは、もし
前記次のコードのリクエストの前記アドレスが、前記先
行コードのリクエストの前記アドレスに対応すれば実行
される、請求項１５に記載の、システムメモリから命令
コードを先取りするための方法。
【請求項１７】もし前記次のコードのリクエストの前
記アドレスが、前記先行コードのリクエストの前記アド
レスに対応しなければ、順次的コードのアドレスを先取
りするステップをさらに含む、請求項１６に記載の、シ
ステムメモリから命令コードを先取りするための方法。
【請求項１８】前記システムメモリから前記特定のコ
ードの前記アドレスを先取りする前記ステップは、前記
特定のコードの前記アドレスを有する１つのライン全体
を先取りするステップを含む、請求項１５に記載の、シ
ステムメモリから命令コードを先取りするための方法。
【請求項１９】先取りコードバッファ内の前記特定の
コードを記憶するステップをさらに含む、請求項１５に
記載の、システムメモリから命令コードを先取りするた
めの方法。
【請求項２０】前記先行コードのリクエストの前記ア
ドレスを記憶するステップをさらに含む、請求項１５に
記載の、システムメモリから命令コードを先取りするた
めの方法。