JP3977931B2 - データプロセッサにおける条件分岐実行を制御するための方法および装置 - Google Patents
データプロセッサにおける条件分岐実行を制御するための方法および装置 Download PDFInfo
- Publication number
- JP3977931B2 JP3977931B2 JP21492898A JP21492898A JP3977931B2 JP 3977931 B2 JP3977931 B2 JP 3977931B2 JP 21492898 A JP21492898 A JP 21492898A JP 21492898 A JP21492898 A JP 21492898A JP 3977931 B2 JP3977931 B2 JP 3977931B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- unit
- control
- instructions
- branch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 16
- 230000004044 response Effects 0.000 claims description 11
- 230000008859 change Effects 0.000 claims description 10
- 238000001514 detection method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 19
- 230000000694 effects Effects 0.000 description 3
- 238000009434 installation Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 230000009191 jumping Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3804—Instruction prefetching for branches, e.g. hedging, branch folding
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3005—Arrangements for executing specific machine instructions to perform operations for flow control
- G06F9/30058—Conditional branch instructions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3842—Speculative instruction execution
- G06F9/3846—Speculative instruction execution using static prediction, e.g. branch taken strategy
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Description
【発明の属する技術分野】
この発明はデータ処理に関し、かつより特定的にはデータプロセッサにおいて条件分岐(conditional branch)の実行を制御するための方法および装置に関する。
【0002】
【従来の技術】
データ処理システムはもしそれがプログラム実行のための数多くの段階またはステージを含んでいれば「パイプライン化される(pipelined)」ことになる。例えば、4ステージのパイプラインはフェッチステージ、デコードステージ、実行ステージ、および書戻しステージ(write−back stage)を含むことができる。フェッチステージの間に、次の命令があるメモリロケーションから読み出される。次に、該命令はデコードされ、実行され、かつメモリのロケーションにまたはレジスタに書戻される。これらのステージの各々は完了するのに1つまたはそれ以上のクロックサイクルを必要とするであろう。また、第1の命令がデコードされるのと同時に、第2の命令をフェッチすることができ、かつ第1の命令が実行されている間に、第2の命令をデコードし、以下同様に行うことができ、従って、「パイプライン」が満杯(full)状態に留まっているようにされる。パイプライン化データ処理システムは実行されるプログラムが命令の流れの変化またはチェンジオブフロー(change of flow)、すなわち順次的でない流れ、を含む場合に実行ペナルティを受けることがある。チェンジオブフローが生じた場合、データ処理システムは命令パイプラインを再充填するためにプログラムフローの実行を停止することが必要であろう。
【0003】
【発明が解決しようとする課題】
チェンジオブフローが生じた場合に性能を改善するために使用される技術の内で、分岐予測、プリフェッチおよび条件的実行のような種々の機構がある。しかしながら、これらの機構の多くはデータ処理システムに増大した複雑さを加えかつすべての環境で効果的でないかもしれない。従って、種々の異なる環境に適用できる分岐予測デスティネイションプリフェッチおよび条件的実行に対する制御を提供する必要性が存在する。
【0004】
【課題を解決するための手段】
一般に、本発明は種々の分岐の筋書きに対する命令のプリフェッチ(prefetching)および条件的実行(conditional execution)のみならず、順方向または前方向(forward)分岐予測および逆方向または後方向(backward)分岐予測を選択的に制御する方法およびデータ処理システムを提供する。3ビットのプログラマがアクセス可能な制御フィールドが使用されて前方向および後方向条件分岐の双方に対する命令のプリフェッチの独立した制御を可能にすることにより条件分岐命令と共に使用される活動または行動(activity)の形式を特定する。また、条件的実行に対する制御が前方向および後方向分岐の双方に対して提供される。前方向および後方向分岐予測および条件的実行の独立した制御を可能にすることにより、パイプラインストール(pipeline stalls)が低減できかつ異なる環境に対してより柔軟性あるプログラムの実行が達成できる。より詳細には、本発明はさらに図1〜図12を参照して説明することができる。
【0005】
本発明の一態様では、少なくとも1つのチェンジオブフロー命令を含む、複数の命令を実行するデータプロセッサ(10)が提供され、該データプロセッサは、前記複数の命令の内の選択されたものを順次フェッチするための命令プリフェッチユニット(26)、前記命令プリフェッチユニット(26)に結合され前記命令プリフェッチユニット(26)によってフェッチされた前記複数の命令の内の選択されたものを選択的にデコードするための命令デコードユニット(32)、前記命令デコードユニット(32)に結合された命令実行ユニット(40)であって、該命令実行ユニット(40)は前記命令デコードユニット(40)によってデコードされた前記複数の命令を選択的に実行するもの、そして前記命令プリフェッチユニット(26)、前記命令デコードユニット(32)および前記命令実行ユニット(40)に結合された制御ユニット(18)であって、該制御ユニット(18)は記憶された制御値を有し、該記憶された制御値は前記命令デコードユニット(32)によって条件的フロー命令が検出されたことに直接応答して命令プリフェッチユニット(26)がさらなる命令をフェッチすることを所定の量の時間の間選択的にディスエーブルすることにより命令プリフェッチユニット(26)を直接制御し、前記命令プリフェッチユニット(26)のディスエーブルは前記所定量の時間が経過するまでフェッチ動作を完全に避けることによりデータプロセッサ(10)のオーバヘッドを低減し、所定量の時間が経過した時点で命令プリフェッチユニット(26)によるプリフェッチは自動的に再開されるもの、を具備することを特徴とする。
【0006】
本発明の別の態様では、データプロセッサ(10)における、条件分岐命令の実行を制御するための装置が提供され、該装置は、命令エンコード値を得るために命令アドレスを提供する命令フェッチ回路(26)であって、該命令フェッチ回路は制御入力を有するもの、前記命令フェッチ回路(26)に結合された入力を有し前記命令エンコード値を受けるための命令デコーダ(32)であって、該命令デコーダ(32)は前記命令エンコード値を前記データプロセッサによって実行できる形式に変換することにより前記命令エンコード値を準備するもの、前記命令デコーダ(32)に結合され命令を実行するための実行ユニット(40)、そして前記命令フェッチ回路(26)、前記命令デコーダ(32)および前記実行ユニット(40)の各々に結合された制御ユニット(18)であって、該制御ユニット(18)は分岐制御値に応答して制御信号を前記命令フェッチ回路(26)の前記制御入力に提供し、前記分岐制御値は前記命令デコーダ(32)が条件分岐命令に遭遇したことを判定した場合にさらなる命令をフェッチする複数の動作モードの内の1つを決定し、前記複数の動作モードは前記条件分岐命令によって示される命令フローの方向によって決定されるもの、を具備することを特徴とする。
【0007】
本発明のさらに別の態様では、データプロセッサ(10)においてチェンジオブフロー命令を実行する方法が提供され、該方法は、命令プリフェッチユニット(26)によって複数の命令の内の選択されたものを順次フェッチする段階、フェッチされた前記複数の命令の内の選択されたものを選択的にデコードする段階、デコードされた前記複数の命令の内の選択されたものを選択的に実行する段階、そして条件フロー命令が検出されたことに直接応答して所定量の時間の間前記命令プリフェッチユニット(26)がさらなる命令をフェッチすることを選択的にディスエーブルすることによって前記命令プリフェッチユニット(26)を直接制御する制御値を使用する段階であって、前記ディスエーブルは前記所定量の時間が経過するまでフェッチ動作を完全に避けることにより前記データプロセッサ(10)のオーバベッドを低減し、前記所定量の時間が経過した時点で前記命令プリフェッチユニット(26)によるプリフェッチは自動的に再開されるもの、を具備することを特徴とする。
【0008】
本発明のさらに別の態様では、データプロセッサ(10)における、条件分岐命令の実行を制御する方法が提供され、該方法は、命令アドレスをフェッチしかつ命令エンコード値を得る段階、前記命令エンコード値をデコードする段階、前記命令エンコード値を実行する段階、そして前記フェッチする段階を制御するために制御信号を提供する段階であって、該制御信号は分岐制御値に応じて提供され、該分岐制御値は条件分岐命令に遭遇した場合にさらなる命令がフェッチされる複数のモードの命令フェッチの1つを決定し、前記複数のモードの動作は前記条件分岐命令によって示される命令フローの方向によって決定されるもの、を具備することを特徴とする。
【0009】
本発明のさらに別の態様では、データプロセッサ(10)における条件分岐命令の実行を行う方法が提供され、該方法は、命令フェッチユニット(26)によって実行されるべき複数の命令をフェッチする段階、実行ユニット(40)によって実行するために前記命令をデコードする段階、そして条件分岐命令の検出に応じて命令フェッチユニット(26)に対し制御信号を提供する制御回路(18)によって前記データプロセッサ(10)の動作を制御する段階であって、前記制御信号は前記条件分岐命令によって要求される命令フローの変化の方向が前方向であるかあるいは後方向であるかの決定に基づき、それぞれ命令フェッチユニットに順次的な方法で付加的な命令をフェッチさせかつ条件的に実行するか、あるいは予測されたデスティネイションの命令にジャンプすることにより付加的な命令をフェッチしかつ条件的に実行するかを制御するもの、を具備することを特徴とする。
【0010】
【発明の実施の形態】
図1は、ブロック図形式で、本発明に係わるパイプライン化されたデータ処理システム10を示す。データ処理システム10はメモリ12およびデータプロセッサ14を含む。データプロセッサ14はアドレスバッファ16、アドレスマルチプレクサ24、制御ユニット18、分岐制御ビットフィールド19、命令フェッチユニット26、命令デコーダ32、実行ユニット40、バスインタフェースユニット23、データ入力バッファ20、およびデータ出力バッファ22を含む。命令フェッチユニット26はプログラム制御計算ブロック28および命令バッファ30を含む。
【0011】
メモリ12はアドレスを受けるためにアドレスバスにかつデータを受けかつ提供するためにデータバスに結合されている。メモリ12はスタティックランダムアクセスメモリ(SRAM)、およびダイナミックランダムアクセスメモリ(DRAM)のような揮発性メモリまたは電気的にプログラム可能なリードオンリメモリ(EPROM)およびフラッシュメモリのような不揮発性メモリを含む任意の種類の伝統的なメモリとすることができる。また、メモリ12はプロセッサ14と同じ集積回路上にあってもよく、あるいはプロセッサ14の外部に配置されてもよい。アドレスマルチプレクサ24は実行ユニット(execution unit)40からオペランドアドレスを受けるための第1の複数の入力端子、命令フェッチユニット26から命令アドレスを受けるための第2の複数の入力端子、およびアドレスバッファ16に結合された複数の出力端子を有する。アドレスマルチプレクサ24は前記オペランドアドレスあるいは前記命令アドレスをメモリ12に向けるためにバスインタフェースユニット23によって制御される。命令フェッチユニット26はメモリから選択された命令をその後フェッチするためにデータ入力バッファ20に結合されている。
【0012】
命令デコーダ32はバス42および44を介して命令フェッチユニット26に結合されている。命令フェッチユニット26は命令エンコード値(instruction encoding value)を得るために命令アドレスを提供する。命令デコーダ32は命令フェッチユニット26から命令エンコード値を受け、該命令エンコード値をデータプロセッサ14によって実行できるフォーマットに変換することにより該命令エンコード値を準備し、かつ命令フェッチユニット26によってフェッチされた命令を選択的にデコードする。命令デコーダ32はバス42および44を介して実行ユニット40に結合されている。実行ユニット40はメモリ12からデータを受けるためにデータ入力バッファ20に結合されている。同様に、実行ユニット40はメモリ12にデータを提供するためにデータ出力バッファ22に結合されている。実行ユニット40は命令デコーダ32によってデコードされた命令を選択的に実行し、かつ結果をデータ出力バッファ22に提供する。実行ユニット40は、例えば、演算論理ユニット(ALU)を含むことができる。
【0013】
バスインタフェースユニット23は命令ユニット40からオペランドアクセス要求を受け、かつこれに応じて、演算または操作されるべきデータにアクセスするためにアクセス制御信号をメモリ12に提供する。また、バスインタフェースユニット23は命令フェッチユニット26に結合されて命令のためにメモリ12にアクセスするための命令アクセス要求を受信する。バスインタフェースユニット23はデータ処理システム10において命令のシーケンスを調整するためにバス54を介して制御ユニット18に双方向的に結合されている。
【0014】
制御ユニット18は制御バス48を介して命令フェッチユニット26に双方向的に結合され命令フェッチユニット26の動作を制御する。制御ユニット18は制御バス50を介して命令デコーダ32に双方向的に結合され、かつ制御ユニット18は制御バス52を介して実行ユニット40に双方向的に結合されている。実行ユニット40は条件バス(condition bus)46を介して命令フェッチユニット26に結合されて条件情報を命令フェッチユニット26に提供する。図示された実施形態では、分岐制御フィールド19は前方向および後方向分岐プリフェッチおよび条件命令の実行を制御するための政策(policies)を選択するための情報を格納する制御ユニット18内のレジスタの3ビットの制御フィールドである。他の実施形態では、制御フィールドは1つまたはそれ以上のビットを含むことができる。制御フィールド19は条件フロー命令(conditional flow instruction)(条件分岐命令)が命令デコーダ32によって検出されたことに応じて所定の量の時間の間命令フェッチユニット26をディスエーブルすることにより命令フェッチユニット26を直接制御する。制御ユニットは分岐制御フィールド19に格納された値に応じて命令フェッチユニット26に制御信号を提供する。分岐制御フィールド19は命令デコーダ32が条件分岐命令に遭遇したことを判定した場合に命令フェッチユニット26がさらに命令をフェッチするいくつかのモードの動作の内の1つを決定する(図12を参照)。前記動作モードは条件分岐命令によって示される命令フローの方向(後方向分岐または前方向分岐)によって決定される。条件フロー命令は、例えば、トラップ(trap)またはジャンプ(jump)命令とすることができる。
【0015】
命令フェッチユニット26をディスエーブルすることは所定の量の時間が経過するまでフェッチ動作を完全に避けることによりデータ処理システム10のオーバヘッドを低減する。所定量の時間が経過した後、命令フェッチユニット26は自動的に動作を再開する。命令フェッチユニット26はまた前方向および後方向分岐の双方に対してディスエーブルされるようにすることができる。
【0016】
データ処理システム10は4ステージパイプラインで命令を実行する。該4ステージはフェッチステージ、デコードステージ、実行ステージ、および書戻しステージを含む。命令フェッチステージの間に、命令が、メモリ12のような、メモリから読み出される。該命令は次に命令デコーダ32においてデコードされる。デコードされた命令はバス42を介して実行ユニット40に提供される。実行ユニット40は命令を実行しかつ次に結果をデータ出力バッファ22を介してメモリ12に書き戻す。
【0017】
図2は、本発明を説明するのに有用な一連の命令を示す。本発明を説明する目的で、命令の形式は重要ではない。従って、図2における各々の命令番号に関連する命令は単一の文字で表されている。図2の命令を実行する間に、データ処理システム10は、例えば、条件分岐命令のような次の順次の(sequential)命令でなくてもよい他の命令へとデータ処理システム10が移行することを要求する命令に遭遇するまで、順次各命令を実行することになる。図2においては、命令番号4は“V”と名付けられた条件分岐命令を示している。命令Vを実行した後、データ処理システム10は順次次の命令を実行するかあるいは命令Vを実行した後に得られた結果に基づき命令Wに移行することを要求される。条件または条件的フローは命令Vで発出する曲がった矢印で表されている。図2に示された一連の命令をより効率的に実行するため、データ処理システム10は分岐制御フィールド19に含まれる所定の制御情報に基づき分岐が命令Xへのものかあるいは命令Wへのものかを予測しようと試みる。分岐予測を行うべきか否かを決定することに加えて、分岐制御フィールド19はまた予測された次の命令ステップの条件的実行が行われるか否かを決定するために使用できる。
【0018】
分岐制御フィールド19はプリフェッチ、予測および、条件フロー命令に関連する、条件的実行に対して独立の制御を可能にする。本発明の一態様によれば、分岐制御フィールド19の制御ビットに基づき、次の命令は実行されている現在の命令において条件が解明される(resolved)までフェッチされない。次の命令がフェッチされないから、データ処理ユニット10において後に捨てられるかもしれない命令をプリフェッチすることにより生じる遅延は低減される。また、不必要なプリフェッチおよび実行を除去することにより電力消費も低減できる。さらに、データ処理システムは命令をより高速かつより効率的に実行する。加えて、本発明はユーザが前方向分岐ではなく後方向分岐を、もしそれが特定のプログラムがパイプライン化プロセッサにおいてより効率的に実行されるようにするものであれば、選択できるようにすることによって柔軟性を加える。
【0019】
図3〜図11は、タイミング図形式で、本発明に係わる分岐制御を説明するための種々の場合を示している。図3〜図11に示された例は説明の目的で図2の命令フローを使用する。
【0020】
図3は、データ処理システム10において前方向または後方向分岐におけるプリフェッチが行われないケース1(CASE1)のタイミング図を示す。図3において、データプロセッサ10の4つのパイプラインステージの各々が示されている。最初のクロックサイクルの間に、図2における命令2である、命令Tがフェッチされる。第2のクロックサイクルの間に、命令Uがフェッチされ、かつ命令Uがフェッチされると同時に、命令Tがデコードされる。クロックサイクル3において、命令Uがデコードされている間に命令Vがフェッチされる。命令Vは命令Xおよび命令Wをさし示す矢印によって示されるように前方向分岐命令として示されている。もし分岐制御フィールド19(図1)における制御ビットが何らの前方向分岐もプリフェッチされるべきでないことを示せば、クロックサイクル4において、プロセッサ10はワード「ストール(stall)」で示されるように次の命令をプリフェッチしないことになる。しかしながら、命令Vはデコードされかつ命令Uは実行されることになり、それはこれらがパイプラインのより後のステージにあるからである。クロックサイクル4におけるストールは次のクロックサイクルにおいて命令Xあるいは命令Wのいずれがフェッチされるべきかを知るために命令Vが解明できるようにするために挿入される。クロックサイクル4の終わりに示されるようにいったん条件が解明されると、適切な命令が次にフェッチできる。ケース1に適用される制御フィールドの値については図12を参照。
【0021】
図4は、タイミング図形式で、プリフェッチのデスティネイション(destination)が正しく予測されたケース2(CASE2)を示している。説明の目的で、図4は後方向分岐を示している。しかしながら、図4は前方向分岐にも同様に適用される。クロックサイクル1において、図2に示される命令Zがフェッチされる。クロックサイクル2において、命令Zがデコードされている間に次の順次的な命令、命令W、がフェッチされる。クロックサイクル3において、命令Qがフェッチされ、命令Wがデコードされ、かつ命令Zが実行される。命令Qは条件的後方向分岐命令であり、この場合次の命令は命令Sまたは命令Rとすることができる。説明の目的で、命令Sが次の命令となるべきことが予測される。従って、命令Sがプリフェッチされ、命令Qがデコードされ、命令Wが実行され、かつ命令Zが書き戻される。クロックサイクル4の終わりに、条件が解明されて命令Sが正しい命令であったことが示されかつクロックサイクル5において、命令Tがプリフェッチされ、命令Qが実行され、かつ命令Wが書き戻される間に命令Sがデコードされる。ケース2においては、パイプラインストールは受けない。
【0022】
図5は、タイミング図形式で、プリフェッチのデスティネイションが間違って予測されたケース3(CASE3)を示している。クロックサイクル1において、命令Z(図2)がフェッチされる。クロックサイクル2において、命令Wがフェッチされかつクロックサイクル3において、命令Qがフェッチされ、かつ命令Qは条件的後方向分岐命令である。もし後方向分岐プリフェッチが分岐制御フィールド19において選択されていれば、命令Sがクロックサイクル4においてプリフェッチされる。(ケース3に適用される制御フィールドの値に対しては図12を参照。)クロックサイクル5の間に、命令Qが実行されかつ命令Sのプリフェッチが正しくなかったことが判定される。正しい命令、命令Rがフェッチされる間パイプラインはストールされる。クロックサイクル6においていったん命令Rがフェッチされると、通常の実行が再開される。
【0023】
図6は、タイミング図形式で、順次のプリフェッチが正しく予測されたケース4(CASE4)を示している。クロックサイクル3において、分岐命令Vがフェッチされるが、それは分岐制御フィールド19がプリフェッチが続いて起こるべきことを示しているためである。クロックサイクル4の間に、命令Xがフェッチされる。クロックサイクル5において、命令Vが実行されかつ条件が解明されて命令Xがプリフェッチすべき正しい命令であったことを示す。命令Xによって通常の実行が再開される。
【0024】
図7は、タイミング図形式で、命令プリフェッチが順次的またはシーケンシャルでありかつ間違って予測されるケース5(CASE5)を示している。クロックサイクル3において、命令Vがプリフェッチされ、この場合命令Vは条件的前方向分岐命令である。次の命令はクロックサイクル4において命令Xであるから、命令Xがフェッチされる。クロックサイクル5において、命令Vが実行される。条件が解明され命令Xがプリフェッチすべき間違った命令であったことを示す。プリフェッチが間違っていたから、クロッサクイクル6において、正しい命令、命令W、がフェッチされかつパイプラインが再充填される(refilled)。
【0025】
図8は、タイミング図形式で、条件的実行がイネーブルされかつ行われた分岐の予測が正しかったケース6(CASE6)を示している。クロックサイクル3において、前方向分岐命令Vがフェッチされる。分岐が取られることが予測され、従って命令Wがフェッチされる。命令Wは条件が解明される前にクロックサイクル6において実行される。クロックサイクル6の後に、条件が解明され、かつ予測が正しかったことになり、従ってパイプラインフローは継続することができる。
【0026】
図9は、タイミング図形式で、分岐がとられるものとして間違って予測された条件的実行を示すケース7(CASE7)を示している。図8について上で述べたように、命令Wは次の命令であるべきことが予測される。しかしながら、この場合命令Wは間違った命令である。従って、クロックサイクル6の終わりに、条件が解明されかつクロックサイクル7において、正しい命令、命令X、がフェッチされかつパイプラインは正しい命令によって再充填されなければならない。
【0027】
図10は、タイミング図形式で、分岐がとられないものと正しく予測された条件的実行を示すケース8(CASE8)を図示している。クロックサイクル3において、命令Vは前方向分岐命令であり、かつ予測が行われないから、次の順次的な命令、命令X、がフェッチされる。命令Xが実行されたクロックサイクル6の終わりに、条件が正しく解明されかつパイプラインフローは乱されない状態に留まっている。
【0028】
図11は、タイミング図形式で、分岐予測が行われないものと間違って予測された条件的実行を示すケース9(CASE9)を図示している。クロックサイクル3において分岐命令Vをフェッチした後、フェッチされるべき次の順次的な命令は命令Xである(図2を参照)。図11のクロックサイクル6の終わりに、条件が間違いで解明される。正しい命令は命令Wであるべきであるから、命令Wがクロックサイクル7においてフェッチされかつパイプラインはそれが正しい命令によって充填される間ストールする。
【0029】
図12は、図1の分岐制御フィールド19に対する制御値および各々の制御値に対応する適用可能なケース1〜9のテーブルを示す。分岐制御フィールド19はデータ処理10に対するプログラマのモデルの部分である。図示された実施形態では、分岐制御フィールド19は実行されるべき命令のシーケンス内で適切な命令を挿入することにより更新できる。これはプリフェッチおよび条件的実行の双方に対する前方向および後方向条件分岐の双方において分岐予測の効率的な使用を可能にする。
【0030】
次に、図12における各々の制御値に対してとられる動作または行動(actions)の概要を示す。
【0031】
もし分岐制御フィールドが000を含んでいれば、前方向あるいは後方向分岐に対するプリフェッチ予測は分岐条件が解明されるまで行われない。
【0032】
もし分岐制御フィールドが001を含んでいれば、後方向分岐のデスティネイションがプリフェッチされるが、前方向分岐に対するプリフェッチ予測はない。
【0033】
もし分岐制御フィールドが010を含んでいれば、デスティネイションをプリフェッチしかつ後方向分岐デスティネイションの条件的実行を可能にし(すなわち、後方向予測が行われかつ、条件的実行と共に、デスティネイションをプリフェッチ)、前方向分岐に対するプリフェッチ予測はない。
【0034】
もし分岐制御フィールドが011を含んでいれば、後方向分岐のデスティネイションをプリフェッチし(すなわち、予測が行われかつデスティネイションをプリフェッチするが、条件的実行はない)、前方向分岐に対する順次的な命令をプリフェッチする(すなわち、予測は行われないが、条件的実行はない)。
【0035】
もし分岐制御フィールドが100を含んでいれば、両方の分岐方向のデスティネイションをプリフェッチする(すなわち、予測が行われるが、条件的実行はない)。
【0036】
もし分岐制御フィールドが101を含んでいれば、両方の分岐方向のデスティネイションをプリフェッチし、予測された後方向分岐の条件的実行を可能にする(すなわち、予測が行われるが、前方向分岐に対する条件的実行はない)。
【0037】
もし分岐制御フィールドが110を含んでいれば、両方の分岐方向のデスティネイションをプリフェッチし、予測された分岐の条件的実行を可能にする(すなわち、予測が行われ、かつすべての分岐に対する条件的実行を可能にする)。
【0038】
もし分岐制御フィールドが111を含んでいれば、後方向分岐のデスティネイションをプリフェッチし、予測された後方向分岐の条件的実行を可能にする(すなわち、予測が行われかつデスティネイションをプリフェッチし、条件的実行を可能にする)。前方向分岐に対する順次的な命令をプリフェッチする(すなわち、予測は行われず、条件的実行を可能にする)。
【0039】
【発明の効果】
プリフェッチ予測または予測プリフェッチおよび分岐命令に対する条件的実行に対して独立に制御を可能にすることにより、処理時間をより効率的に使用することが可能になり、それは間違った予測の結果としてのパイプラインストールが低減できるからである。
【0040】
本発明がその特定の実施形態に関して説明されかつ示されたが、本発明はこれらの例示的な実施形態に限定されるものではない。当業者は本発明の精神から離れることなく変更および修正を行うことができることを認識するであろう。従って、本発明は添付の特許請求の範囲内に入るすべてのそのような変更および修正を含むことを意図している。
【図面の簡単な説明】
【図1】本発明に係わるパイプライン化データ処理システムを示すブロック図である。
【図2】本発明を説明するのに有用な一連の命令を示す説明図である。
【図3】本発明に係わる分岐制御を説明するために種々の場合を示すタイミング図である。
【図4】本発明に係わる分岐制御を説明するために種々の場合を示すタイミング図である。
【図5】本発明に係わる分岐制御を説明するために種々の場合を示すタイミング図である。
【図6】本発明に係わる分岐制御を説明するために種々の場合を示すタイミング図である。
【図7】本発明に係わる分岐制御を説明するために種々の場合を示すタイミング図である。
【図8】本発明に係わる分岐制御を説明するために種々の場合を示すタイミング図である。
【図9】本発明に係わる分岐制御を説明するために種々の場合を示すタイミング図である。
【図10】本発明に係わる分岐制御を説明するために種々の場合を示すタイミング図である。
【図11】本発明に係わる分岐制御を説明するために種々の場合を示すタイミング図である。
【図12】図1の分岐制御フィールドに対する制御値および各々の制御値に関連する行動に対応する適用可能なケース1〜9をテーブル形式で示す説明図である。
【符号の説明】
10 パイプライン化データ処理システム
12 メモリ
14 データプロセッサ
16 アドレスバッファ
18 制御ユニット
19 分岐制御ビットフィールド
20 データ入力バッファ
22 データ出力バッファ
23 バスインタフェースユニット
24 アドレスマルチプレクサ
26 命令フェッチユニット
28 プログラム制御計算ブロック
30 命令バッファ
32 命令デコーダ
40 実行ユニット
Claims (5)
- 少なくとも1つのチェンジオブフロー命令を含む、複数の命令を実行するデータプロセッサ(10)であって、
前記複数の命令の内の選択されたものを順次フェッチするための命令プリフェッチユニット(26)、
前記命令プリフェッチユニット(26)に結合され前記命令プリフェッチユニット(26)によってフェッチされた前記複数の命令の内の選択されたものを選択的にデコードするための命令デコードユニット(32)、
前記命令デコードユニット(32)に結合された命令実行ユニット(40)であって、該命令実行ユニット(40)は前記命令デコードユニット(40)によってデコードされた前記複数の命令を選択的に実行するもの、そして
前記命令プリフェッチユニット(26)、前記命令デコードユニット(32)および前記命令実行ユニット(40)に結合された制御ユニット(18)であって、該制御ユニット(18)は記憶された制御値を有し、該記憶された制御値は前記命令デコードユニット(32)によって条件的フロー命令が検出されたことに直接応答して命令プリフェッチユニット(26)がさらなる命令をフェッチすることを所定の量の時間の間選択的にディスエーブルすることにより命令プリフェッチユニット(26)を直接制御し、前記命令プリフェッチユニット(26)のディスエーブルは前記所定量の時間が経過するまでフェッチ動作を完全に避けることによりデータプロセッサ(10)のオーバヘッドを低減し、所定量の時間が経過した時点で命令プリフェッチユニット(26)によるプリフェッチは自動的に再開されるもの、
を具備することを特徴とする少なくとも1つのチェンジオブフロー命令を含む、複数の命令を実行するデータプロセッサ(10)。 - データプロセッサ(10)における、条件分岐命令の実行を制御するための装置であって、
命令エンコード値を得るために命令アドレスを提供する命令フェッチ回路(26)であって、該命令フェッチ回路は制御入力を有するもの、
前記命令フェッチ回路(26)に結合された入力を有し前記命令エンコード値を受けるための命令デコーダ(32)であって、該命令デコーダ(32)は前記命令エンコード値を前記データプロセッサによって実行できる形式に変換することにより前記命令エンコード値を準備するもの、
前記命令デコーダ(32)に結合され命令を実行するための実行ユニット(40)、そして
前記命令フェッチ回路(26)、前記命令デコーダ(32)および前記実行ユニット(40)の各々に結合された制御ユニット(18)であって、該制御ユニット(18)は分岐制御値に応答して制御信号を前記命令フェッチ回路(26)の前記制御入力に提供し、前記分岐制御値は前記命令デコーダ(32)が条件分岐命令に遭遇したことを判定した場合にさらなる命令をフェッチする複数の動作モードの内の1つを決定し、前記複数の動作モードは前記条件分岐命令によって示される命令フローの方向によって決定されるもの、
を具備することを特徴とするデータプロセッサ(10)における、条件分岐命令の実行を制御するための装置。 - データプロセッサ(10)においてチェンジオブフロー命令を実行する方法であって、
命令プリフェッチユニット(26)によって複数の命令の内の選択されたものを順次フェッチする段階、
フェッチされた前記複数の命令の内の選択されたものを選択的にデコードする段階、
デコードされた前記複数の命令の内の選択されたものを選択的に実行する段階、そして
条件フロー命令が検出されたことに直接応答して所定量の時間の間前記命令プリフェッチユニット(26)がさらなる命令をフェッチすることを選択的にディスエーブルすることによって前記命令プリフェッチユニット(26)を直接制御する制御値を使用する段階であって、前記ディスエーブルは前記所定量の時間が経過するまでフェッチ動作を完全に避けることにより前記データプロセッサ(10)のオーバベッドを低減し、前記所定量の時間が経過した時点で前記命令プリフェッチユニット(26)によるプリフェッチは自動的に再開される、段階、
を具備することを特徴とするデータプロセッサ(10)におけるチェンジオブフロー命令を実行する方法。 - データプロセッサ(10)における、条件分岐命令の実行を制御する方法であって、
命令アドレスをフェッチしかつ命令エンコード値を得る段階、
前記命令エンコード値をデコードする段階、
前記命令エンコード値を実行する段階、そして
前記フェッチする段階を制御するために制御信号を提供する段階であって、該制御信号は分岐制御値に応じて提供され、該分岐制御値は条件分岐命令に遭遇した場合にさらなる命令がフェッチされる複数のモードの命令フェッチの1つを決定し、前記複数のモードの動作は前記条件分岐命令によって示される命令フローの方向によって決定される、段階、
を具備することを特徴とするデータプロセッサ(10)における、条件分岐命令の実行を制御する方法。 - データプロセッサ(10)における条件分岐命令の実行を行う方法であって、
命令フェッチユニット(26)によって実行されるべき複数の命令をフェッチする段階、
実行ユニット(40)によって実行するために前記命令をデコードする段階、そして
制御フィールドに単数または複数の制御値を提供するための単数または複数の制御ビットを有する制御回路(18)を使用して命令フェッチユニット(26)の動作を制御する段階であって、条件分岐命令の検出に応じて、前記単数または複数の制御値は、前記条件分岐命令によって要求される命令フローの変化の方向が前方向であるかあるいは後方向であるかの決定に基づき、それぞれ前記命令フェッチユニットに順次的な方法で付加的な命令をフェッチさせかつ条件的に実行するか、あるいは予測されたデスティネイションの命令にジャンプすることにより付加的な命令をフェッチしかつ条件的に実行するかを制御するために前記制御回路によって使用され、前記制御フィールドはプログラマによってアクセス可能である、段階、
を具備することを特徴とするデータプロセッサ(10)における条件分岐命令の実行を行う方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/900,796 US5951678A (en) | 1997-07-25 | 1997-07-25 | Method and apparatus for controlling conditional branch execution in a data processor |
US08/900,796 | 1997-07-25 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1196004A JPH1196004A (ja) | 1999-04-09 |
JP3977931B2 true JP3977931B2 (ja) | 2007-09-19 |
Family
ID=25413089
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21492898A Expired - Fee Related JP3977931B2 (ja) | 1997-07-25 | 1998-07-14 | データプロセッサにおける条件分岐実行を制御するための方法および装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5951678A (ja) |
EP (1) | EP0893756B1 (ja) |
JP (1) | JP3977931B2 (ja) |
KR (1) | KR100570906B1 (ja) |
DE (1) | DE69831370T2 (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100347668C (zh) * | 1997-08-29 | 2007-11-07 | 松下电器产业株式会社 | 指令变换装置 |
US6353880B1 (en) * | 1998-07-22 | 2002-03-05 | Scenix Semiconductor, Inc. | Four stage pipeline processing for a microcontroller |
EP1049100B1 (en) * | 1999-04-28 | 2005-01-19 | STMicroelectronics S.r.l. | Semiconductor device with selectionable pads |
US6859875B1 (en) * | 2000-06-12 | 2005-02-22 | Freescale Semiconductor, Inc. | Processor having selective branch prediction |
US7168005B2 (en) * | 2000-09-14 | 2007-01-23 | Cadence Design Systems, Inc. | Programable multi-port memory BIST with compact microcode |
US6662294B1 (en) * | 2000-09-28 | 2003-12-09 | International Business Machines Corporation | Converting short branches to predicated instructions |
US6948054B2 (en) * | 2000-11-29 | 2005-09-20 | Lsi Logic Corporation | Simple branch prediction and misprediction recovery method |
TW477954B (en) * | 2000-12-05 | 2002-03-01 | Faraday Tech Corp | Memory data accessing architecture and method for a processor |
US6931494B2 (en) * | 2002-09-09 | 2005-08-16 | Broadcom Corporation | System and method for directional prefetching |
US7103757B1 (en) * | 2002-10-22 | 2006-09-05 | Lsi Logic Corporation | System, circuit, and method for adjusting the prefetch instruction rate of a prefetch unit |
US7139902B2 (en) * | 2002-10-29 | 2006-11-21 | Broadcom Corporation | Implementation of an efficient instruction fetch pipeline utilizing a trace cache |
US7140003B2 (en) * | 2003-02-14 | 2006-11-21 | International Business Machines Corporation | Method and system for specifying sets of instructions for selection by an instruction generator |
US7013383B2 (en) * | 2003-06-24 | 2006-03-14 | Via-Cyrix, Inc. | Apparatus and method for managing a processor pipeline in response to exceptions |
KR100591769B1 (ko) | 2004-07-16 | 2006-06-26 | 삼성전자주식회사 | 분기 예측 정보를 가지는 분기 타겟 버퍼 |
US8521996B2 (en) * | 2009-02-12 | 2013-08-27 | Via Technologies, Inc. | Pipelined microprocessor with fast non-selective correct conditional branch instruction resolution |
US8635437B2 (en) * | 2009-02-12 | 2014-01-21 | Via Technologies, Inc. | Pipelined microprocessor with fast conditional branch instructions based on static exception state |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4742451A (en) * | 1984-05-21 | 1988-05-03 | Digital Equipment Corporation | Instruction prefetch system for conditional branch instruction for central processor unit |
US5228131A (en) * | 1988-02-24 | 1993-07-13 | Mitsubishi Denki Kabushiki Kaisha | Data processor with selectively enabled and disabled branch prediction operation |
US4974155A (en) * | 1988-08-15 | 1990-11-27 | Evans & Sutherland Computer Corp. | Variable delay branch system |
CA2045791A1 (en) * | 1990-06-29 | 1991-12-30 | Richard Lee Sites | Branch performance in high speed processor |
US5261063A (en) * | 1990-12-07 | 1993-11-09 | Ibm Corp. | Pipeline apparatus having pipeline mode eecuting instructions from plural programs and parallel mode executing instructions from one of the plural programs |
US5623615A (en) * | 1994-08-04 | 1997-04-22 | International Business Machines Corporation | Circuit and method for reducing prefetch cycles on microprocessors |
JPH08106387A (ja) * | 1994-10-06 | 1996-04-23 | Oki Electric Ind Co Ltd | 命令プリフェッチ回路及びキャッシュ装置 |
US5701448A (en) * | 1995-12-15 | 1997-12-23 | Cyrix Corporation | Detecting segment limit violations for branch target when the branch unit does not supply the linear address |
US5734881A (en) * | 1995-12-15 | 1998-03-31 | Cyrix Corporation | Detecting short branches in a prefetch buffer using target location information in a branch target cache |
-
1997
- 1997-07-25 US US08/900,796 patent/US5951678A/en not_active Expired - Lifetime
-
1998
- 1998-06-02 DE DE69831370T patent/DE69831370T2/de not_active Expired - Fee Related
- 1998-06-02 EP EP98109970A patent/EP0893756B1/en not_active Expired - Lifetime
- 1998-07-14 JP JP21492898A patent/JP3977931B2/ja not_active Expired - Fee Related
- 1998-07-24 KR KR1019980029786A patent/KR100570906B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
EP0893756A2 (en) | 1999-01-27 |
EP0893756B1 (en) | 2005-08-31 |
DE69831370D1 (de) | 2005-10-06 |
JPH1196004A (ja) | 1999-04-09 |
EP0893756A3 (en) | 2000-11-15 |
DE69831370T2 (de) | 2006-03-09 |
US5951678A (en) | 1999-09-14 |
KR100570906B1 (ko) | 2006-10-24 |
KR19990014132A (ko) | 1999-02-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3977931B2 (ja) | データプロセッサにおける条件分岐実行を制御するための方法および装置 | |
KR101225075B1 (ko) | 실행되는 명령의 결과를 선택적으로 커밋하는 시스템 및 방법 | |
US7478228B2 (en) | Apparatus for generating return address predictions for implicit and explicit subroutine calls | |
US6338136B1 (en) | Pairing of load-ALU-store with conditional branch | |
JP4030999B2 (ja) | 飛び越し命令を使用してハザードを消去する方法と装置 | |
US7444501B2 (en) | Methods and apparatus for recognizing a subroutine call | |
JP4134179B2 (ja) | ソフトウエアによる動的予測方法および装置 | |
JPH0816394A (ja) | システムメモリから命令コードを先取りするための先取り装置および方法 | |
JP5128382B2 (ja) | 複数のロード命令を実行するための方法および装置 | |
JP2004519028A (ja) | 命令フェッチ制御ビットを有するコンピュータ命令 | |
US7472264B2 (en) | Predicting a jump target based on a program counter and state information for a process | |
US6769057B2 (en) | System and method for determining operand access to data | |
JP4728877B2 (ja) | マイクロプロセッサおよびパイプライン制御方法 | |
JP2004062427A (ja) | マイクロプロセッサ | |
JP2503223B2 (ja) | 先行制御方式 | |
JPH09311787A (ja) | データ処理装置 | |
JPH03291724A (ja) | マイクロプログラム制御方式 | |
JPH0425903A (ja) | プログラマブルコントローラ | |
JPH11306019A (ja) | 情報処理装置及びプロセッサ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20041217 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050711 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050711 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060714 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060725 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061017 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061121 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070221 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070228 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070516 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070612 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070622 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100629 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100629 Year of fee payment: 3 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D03 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100629 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110629 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110629 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120629 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130629 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140629 Year of fee payment: 7 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |