JPH1196004A - データプロセッサにおける条件分岐実行を制御するための方法および装置 - Google Patents
データプロセッサにおける条件分岐実行を制御するための方法および装置Info
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- JPH1196004A JPH1196004A JP10214928A JP21492898A JPH1196004A JP H1196004 A JPH1196004 A JP H1196004A JP 10214928 A JP10214928 A JP 10214928A JP 21492898 A JP21492898 A JP 21492898A JP H1196004 A JPH1196004 A JP H1196004A
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- 230000004044 response Effects 0.000 claims abstract description 11
- 238000001514 detection method Methods 0.000 claims abstract description 3
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- 238000012986 modification Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3804—Instruction prefetching for branches, e.g. hedging, branch folding
-
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/3005—Arrangements for executing specific machine instructions to perform operations for flow control
- G06F9/30058—Conditional branch instructions
-
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- G06F9/3846—Speculative instruction execution using static prediction, e.g. branch taken strategy
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Abstract
(57)【要約】
【課題】 前方向および後方向分岐予測ならびに条件的
実行の独立した制御を可能にすることにより、パイプラ
インストールを低減しかつ異なる環境に対しより柔軟性
あるプログラム実行を達成可能にしたデータプロセッサ
を提供する。 【解決手段】 パイプライン化データ処理システム１０
は前方向分岐予測および後方向分岐予測を選択的に制御
する機構、ならびに種々の分岐の筋書きに対して命令の
プリフェッチおよび条件的実行のための機構を含む。３
ビットのプログラマがアクセス可能な制御フィールド１
９が使用されて前方向および後方向条件分岐の双方に対
する命令のプリフェッチの独立した制御を可能にするこ
とにより条件的分岐命令と共に使用されるべき活動の形
式を特定する。また、条件的実行に対する制御が前方向
および後方向分岐の双方に対して提供される。
実行の独立した制御を可能にすることにより、パイプラ
インストールを低減しかつ異なる環境に対しより柔軟性
あるプログラム実行を達成可能にしたデータプロセッサ
を提供する。 【解決手段】 パイプライン化データ処理システム１０
は前方向分岐予測および後方向分岐予測を選択的に制御
する機構、ならびに種々の分岐の筋書きに対して命令の
プリフェッチおよび条件的実行のための機構を含む。３
ビットのプログラマがアクセス可能な制御フィールド１
９が使用されて前方向および後方向条件分岐の双方に対
する命令のプリフェッチの独立した制御を可能にするこ
とにより条件的分岐命令と共に使用されるべき活動の形
式を特定する。また、条件的実行に対する制御が前方向
および後方向分岐の双方に対して提供される。
Description
【０００１】
【発明の属する技術分野】この発明はデータ処理に関
し、かつより特定的にはデータプロセッサにおいて条件
分岐（ｃｏｎｄｉｔｉｏｎａｌ ｂｒａｎｃｈ）の実行
を制御するための方法および装置に関する。
し、かつより特定的にはデータプロセッサにおいて条件
分岐（ｃｏｎｄｉｔｉｏｎａｌ ｂｒａｎｃｈ）の実行
を制御するための方法および装置に関する。
【０００２】
【従来の技術】データ処理システムはもしそれがプログ
ラム実行のための数多くの段階またはステージを含んで
いれば「パイプライン化される（ｐｉｐｅｌｉｎｅ
ｄ）」ことになる。例えば、４ステージのパイプライン
はフェッチステージ、デコードステージ、実行ステー
ジ、および書戻しステージ（ｗｒｉｔｅ−ｂａｃｋ ｓ
ｔａｇｅ）を含むことができる。フェッチステージの間
に、次の命令があるメモリロケーションから読み出され
る。次に、該命令はデコードされ、実行され、かつメモ
リのロケーションにまたはレジスタに書戻される。これ
らのステージの各々は完了するのに１つまたはそれ以上
のクロックサイクルを必要とするであろう。また、第１
の命令がデコードされるのと同時に、第２の命令をフェ
ッチすることができ、かつ第１の命令が実行されている
間に、第２の命令をデコードし、以下同様に行うことが
でき、従って、「パイプライン」が満杯（ｆｕｌｌ）状
態に留まっているようにされる。パイプライン化データ
処理システムは実行されるプログラムが命令の流れの変
化またはチェンジオブフロー（ｃｈａｎｇｅ ｏｆ ｆ
ｌｏｗ）、すなわち順次的でない流れ、を含む場合に実
行ペナルティを受けることがある。チェンジオブフロー
が生じた場合、データ処理システムは命令パイプライン
を再充填するためにプログラムフローの実行を停止する
ことが必要であろう。
ラム実行のための数多くの段階またはステージを含んで
いれば「パイプライン化される（ｐｉｐｅｌｉｎｅ
ｄ）」ことになる。例えば、４ステージのパイプライン
はフェッチステージ、デコードステージ、実行ステー
ジ、および書戻しステージ（ｗｒｉｔｅ−ｂａｃｋ ｓ
ｔａｇｅ）を含むことができる。フェッチステージの間
に、次の命令があるメモリロケーションから読み出され
る。次に、該命令はデコードされ、実行され、かつメモ
リのロケーションにまたはレジスタに書戻される。これ
らのステージの各々は完了するのに１つまたはそれ以上
のクロックサイクルを必要とするであろう。また、第１
の命令がデコードされるのと同時に、第２の命令をフェ
ッチすることができ、かつ第１の命令が実行されている
間に、第２の命令をデコードし、以下同様に行うことが
でき、従って、「パイプライン」が満杯（ｆｕｌｌ）状
態に留まっているようにされる。パイプライン化データ
処理システムは実行されるプログラムが命令の流れの変
化またはチェンジオブフロー（ｃｈａｎｇｅ ｏｆ ｆ
ｌｏｗ）、すなわち順次的でない流れ、を含む場合に実
行ペナルティを受けることがある。チェンジオブフロー
が生じた場合、データ処理システムは命令パイプライン
を再充填するためにプログラムフローの実行を停止する
ことが必要であろう。
【０００３】
【発明が解決しようとする課題】チェンジオブフローが
生じた場合に性能を改善するために使用される技術の内
で、分岐予測、プリフェッチおよび条件的実行のような
種々の機構がある。しかしながら、これらの機構の多く
はデータ処理システムに増大した複雑さを加えかつすべ
ての環境で効果的でないかもしれない。従って、種々の
異なる環境に適用できる分岐予測デスティネイションプ
リフェッチおよび条件的実行に対する制御を提供する必
要性が存在する。
生じた場合に性能を改善するために使用される技術の内
で、分岐予測、プリフェッチおよび条件的実行のような
種々の機構がある。しかしながら、これらの機構の多く
はデータ処理システムに増大した複雑さを加えかつすべ
ての環境で効果的でないかもしれない。従って、種々の
異なる環境に適用できる分岐予測デスティネイションプ
リフェッチおよび条件的実行に対する制御を提供する必
要性が存在する。
【０００４】
【課題を解決するための手段】一般に、本発明は種々の
分岐の筋書きに対する命令のプリフェッチ（ｐｒｅｆｅ
ｔｃｈｉｎｇ）および条件的実行（ｃｏｎｄｉｔｉｏｎ
ａｌ ｅｘｅｃｕｔｉｏｎ）のみならず、順方向または
前方向（ｆｏｒｗａｒｄ）分岐予測および逆方向または
後方向（ｂａｃｋｗａｒｄ）分岐予測を選択的に制御す
る方法およびデータ処理システムを提供する。３ビット
のプログラマがアクセス可能な制御フィールドが使用さ
れて前方向および後方向条件分岐の双方に対する命令の
プリフェッチの独立した制御を可能にすることにより条
件分岐命令と共に使用される活動または行動（ａｃｔｉ
ｖｉｔｙ）の形式を特定する。また、条件的実行に対す
る制御が前方向および後方向分岐の双方に対して提供さ
れる。前方向および後方向分岐予測および条件的実行の
独立した制御を可能にすることにより、パイプラインス
トール（ｐｉｐｅｌｉｎｅ ｓｔａｌｌｓ）が低減でき
かつ異なる環境に対してより柔軟性あるプログラムの実
行が達成できる。より詳細には、本発明はさらに図１〜
図１２を参照して説明することができる。
分岐の筋書きに対する命令のプリフェッチ（ｐｒｅｆｅ
ｔｃｈｉｎｇ）および条件的実行（ｃｏｎｄｉｔｉｏｎ
ａｌ ｅｘｅｃｕｔｉｏｎ）のみならず、順方向または
前方向（ｆｏｒｗａｒｄ）分岐予測および逆方向または
後方向（ｂａｃｋｗａｒｄ）分岐予測を選択的に制御す
る方法およびデータ処理システムを提供する。３ビット
のプログラマがアクセス可能な制御フィールドが使用さ
れて前方向および後方向条件分岐の双方に対する命令の
プリフェッチの独立した制御を可能にすることにより条
件分岐命令と共に使用される活動または行動（ａｃｔｉ
ｖｉｔｙ）の形式を特定する。また、条件的実行に対す
る制御が前方向および後方向分岐の双方に対して提供さ
れる。前方向および後方向分岐予測および条件的実行の
独立した制御を可能にすることにより、パイプラインス
トール（ｐｉｐｅｌｉｎｅ ｓｔａｌｌｓ）が低減でき
かつ異なる環境に対してより柔軟性あるプログラムの実
行が達成できる。より詳細には、本発明はさらに図１〜
図１２を参照して説明することができる。
【０００５】本発明の一態様では、少なくとも１つのチ
ェンジオブフロー命令を含む、複数の命令を実行するデ
ータプロセッサ（１０）が提供され、該データプロセッ
サは、前記複数の命令の内の選択されたものを順次フェ
ッチするための命令プリフェッチユニット（２６）、前
記命令プリフェッチユニット（２６）に結合され前記命
令プリフェッチユニット（２６）によってフェッチされ
た前記複数の命令の内の選択されたものを選択的にデコ
ードするための命令デコードユニット（３２）、前記命
令デコードユニット（３２）に結合された命令実行ユニ
ット（４０）であって、該命令実行ユニット（４０）は
前記命令デコードユニット（４０）によってデコードさ
れた前記複数の命令を選択的に実行するもの、そして前
記命令プリフェッチユニット（２６）、前記命令デコー
ドユニット（３２）および前記命令実行ユニット（４
０）に結合された制御ユニット（１８）であって、該制
御ユニット（１８）は記憶された制御値を有し、該記憶
された制御値は前記命令デコードユニット（３２）によ
って条件的フロー命令が検出されたことに直接応答して
命令プリフェッチユニット（２６）がさらなる命令をフ
ェッチすることを所定の量の時間の間選択的にディスエ
ーブルすることにより命令プリフェッチユニット（２
６）を直接制御し、前記命令プリフェッチユニット（２
６）のディスエーブルは前記所定量の時間が経過するま
でフェッチ動作を完全に避けることによりデータプロセ
ッサ（１０）のオーバヘッドを低減し、所定量の時間が
経過した時点で命令プリフェッチユニット（２６）によ
るプリフェッチは自動的に再開されるもの、を具備する
ことを特徴とする。
ェンジオブフロー命令を含む、複数の命令を実行するデ
ータプロセッサ（１０）が提供され、該データプロセッ
サは、前記複数の命令の内の選択されたものを順次フェ
ッチするための命令プリフェッチユニット（２６）、前
記命令プリフェッチユニット（２６）に結合され前記命
令プリフェッチユニット（２６）によってフェッチされ
た前記複数の命令の内の選択されたものを選択的にデコ
ードするための命令デコードユニット（３２）、前記命
令デコードユニット（３２）に結合された命令実行ユニ
ット（４０）であって、該命令実行ユニット（４０）は
前記命令デコードユニット（４０）によってデコードさ
れた前記複数の命令を選択的に実行するもの、そして前
記命令プリフェッチユニット（２６）、前記命令デコー
ドユニット（３２）および前記命令実行ユニット（４
０）に結合された制御ユニット（１８）であって、該制
御ユニット（１８）は記憶された制御値を有し、該記憶
された制御値は前記命令デコードユニット（３２）によ
って条件的フロー命令が検出されたことに直接応答して
命令プリフェッチユニット（２６）がさらなる命令をフ
ェッチすることを所定の量の時間の間選択的にディスエ
ーブルすることにより命令プリフェッチユニット（２
６）を直接制御し、前記命令プリフェッチユニット（２
６）のディスエーブルは前記所定量の時間が経過するま
でフェッチ動作を完全に避けることによりデータプロセ
ッサ（１０）のオーバヘッドを低減し、所定量の時間が
経過した時点で命令プリフェッチユニット（２６）によ
るプリフェッチは自動的に再開されるもの、を具備する
ことを特徴とする。
【０００６】本発明の別の態様では、データプロセッサ
（１０）における、条件分岐命令の実行を制御するため
の装置が提供され、該装置は、命令エンコード値を得る
ために命令アドレスを提供する命令フェッチ回路（２
６）であって、該命令フェッチ回路は制御入力を有する
もの、前記命令フェッチ回路（２６）に結合された入力
を有し前記命令エンコード値を受けるための命令デコー
ダ（３２）であって、該命令デコーダ（３２）は前記命
令エンコード値を前記データプロセッサによって実行で
きる形式に変換することにより前記命令エンコード値を
準備するもの、前記命令デコーダ（３２）に結合され命
令を実行するための実行ユニット（４０）、そして前記
命令フェッチ回路（２６）、前記命令デコーダ（３２）
および前記実行ユニット（４０）の各々に結合された制
御ユニット（１８）であって、該制御ユニット（１８）
は分岐制御値に応答して制御信号を前記命令フェッチ回
路（２６）の前記制御入力に提供し、前記分岐制御値は
前記命令デコーダ（３２）が条件分岐命令に遭遇したこ
とを判定した場合にさらなる命令をフェッチする複数の
動作モードの内の１つを決定し、前記複数の動作モード
は前記条件分岐命令によって示される命令フローの方向
によって決定されるもの、を具備することを特徴とす
る。
（１０）における、条件分岐命令の実行を制御するため
の装置が提供され、該装置は、命令エンコード値を得る
ために命令アドレスを提供する命令フェッチ回路（２
６）であって、該命令フェッチ回路は制御入力を有する
もの、前記命令フェッチ回路（２６）に結合された入力
を有し前記命令エンコード値を受けるための命令デコー
ダ（３２）であって、該命令デコーダ（３２）は前記命
令エンコード値を前記データプロセッサによって実行で
きる形式に変換することにより前記命令エンコード値を
準備するもの、前記命令デコーダ（３２）に結合され命
令を実行するための実行ユニット（４０）、そして前記
命令フェッチ回路（２６）、前記命令デコーダ（３２）
および前記実行ユニット（４０）の各々に結合された制
御ユニット（１８）であって、該制御ユニット（１８）
は分岐制御値に応答して制御信号を前記命令フェッチ回
路（２６）の前記制御入力に提供し、前記分岐制御値は
前記命令デコーダ（３２）が条件分岐命令に遭遇したこ
とを判定した場合にさらなる命令をフェッチする複数の
動作モードの内の１つを決定し、前記複数の動作モード
は前記条件分岐命令によって示される命令フローの方向
によって決定されるもの、を具備することを特徴とす
る。
【０００７】本発明のさらに別の態様では、データプロ
セッサ（１０）においてチェンジオブフロー命令を実行
する方法が提供され、該方法は、命令プリフェッチユニ
ット（２６）によって複数の命令の内の選択されたもの
を順次フェッチする段階、フェッチされた前記複数の命
令の内の選択されたものを選択的にデコードする段階、
デコードされた前記複数の命令の内の選択されたものを
選択的に実行する段階、そして条件フロー命令が検出さ
れたことに直接応答して所定量の時間の間前記命令プリ
フェッチユニット（２６）がさらなる命令をフェッチす
ることを選択的にディスエーブルすることによって前記
命令プリフェッチユニット（２６）を直接制御する制御
値を使用する段階であって、前記ディスエーブルは前記
所定量の時間が経過するまでフェッチ動作を完全に避け
ることにより前記データプロセッサ（１０）のオーバベ
ッドを低減し、前記所定量の時間が経過した時点で前記
命令プリフェッチユニット（２６）によるプリフェッチ
は自動的に再開されるもの、を具備することを特徴とす
る。
セッサ（１０）においてチェンジオブフロー命令を実行
する方法が提供され、該方法は、命令プリフェッチユニ
ット（２６）によって複数の命令の内の選択されたもの
を順次フェッチする段階、フェッチされた前記複数の命
令の内の選択されたものを選択的にデコードする段階、
デコードされた前記複数の命令の内の選択されたものを
選択的に実行する段階、そして条件フロー命令が検出さ
れたことに直接応答して所定量の時間の間前記命令プリ
フェッチユニット（２６）がさらなる命令をフェッチす
ることを選択的にディスエーブルすることによって前記
命令プリフェッチユニット（２６）を直接制御する制御
値を使用する段階であって、前記ディスエーブルは前記
所定量の時間が経過するまでフェッチ動作を完全に避け
ることにより前記データプロセッサ（１０）のオーバベ
ッドを低減し、前記所定量の時間が経過した時点で前記
命令プリフェッチユニット（２６）によるプリフェッチ
は自動的に再開されるもの、を具備することを特徴とす
る。
【０００８】本発明のさらに別の態様では、データプロ
セッサ（１０）における、条件分岐命令の実行を制御す
る方法が提供され、該方法は、命令アドレスをフェッチ
しかつ命令エンコード値を得る段階、前記命令エンコー
ド値をデコードする段階、前記命令エンコード値を実行
する段階、そして前記フェッチする段階を制御するため
に制御信号を提供する段階であって、該制御信号は分岐
制御値に応じて提供され、該分岐制御値は条件分岐命令
に遭遇した場合にさらなる命令がフェッチされる複数の
モードの命令フェッチの１つを決定し、前記複数のモー
ドの動作は前記条件分岐命令によって示される命令フロ
ーの方向によって決定されるもの、を具備することを特
徴とする。
セッサ（１０）における、条件分岐命令の実行を制御す
る方法が提供され、該方法は、命令アドレスをフェッチ
しかつ命令エンコード値を得る段階、前記命令エンコー
ド値をデコードする段階、前記命令エンコード値を実行
する段階、そして前記フェッチする段階を制御するため
に制御信号を提供する段階であって、該制御信号は分岐
制御値に応じて提供され、該分岐制御値は条件分岐命令
に遭遇した場合にさらなる命令がフェッチされる複数の
モードの命令フェッチの１つを決定し、前記複数のモー
ドの動作は前記条件分岐命令によって示される命令フロ
ーの方向によって決定されるもの、を具備することを特
徴とする。
【０００９】本発明のさらに別の態様では、データプロ
セッサ（１０）における条件分岐命令の実行を行う方法
が提供され、該方法は、命令フェッチユニット（２６）
によって実行されるべき複数の命令をフェッチする段
階、実行ユニット（４０）によって実行するために前記
命令をデコードする段階、そして条件分岐命令の検出に
応じて命令フェッチユニット（２６）に対し制御信号を
提供する制御回路（１８）によって前記データプロセッ
サ（１０）の動作を制御する段階であって、前記制御信
号は前記条件分岐命令によって要求される命令フローの
変化の方向が前方向であるかあるいは後方向であるかの
決定に基づき、それぞれ命令フェッチユニットに順次的
な方法で付加的な命令をフェッチさせかつ条件的に実行
するか、あるいは予測されたデスティネイションの命令
にジャンプすることにより付加的な命令をフェッチしか
つ条件的に実行するかを制御するもの、を具備すること
を特徴とする。
セッサ（１０）における条件分岐命令の実行を行う方法
が提供され、該方法は、命令フェッチユニット（２６）
によって実行されるべき複数の命令をフェッチする段
階、実行ユニット（４０）によって実行するために前記
命令をデコードする段階、そして条件分岐命令の検出に
応じて命令フェッチユニット（２６）に対し制御信号を
提供する制御回路（１８）によって前記データプロセッ
サ（１０）の動作を制御する段階であって、前記制御信
号は前記条件分岐命令によって要求される命令フローの
変化の方向が前方向であるかあるいは後方向であるかの
決定に基づき、それぞれ命令フェッチユニットに順次的
な方法で付加的な命令をフェッチさせかつ条件的に実行
するか、あるいは予測されたデスティネイションの命令
にジャンプすることにより付加的な命令をフェッチしか
つ条件的に実行するかを制御するもの、を具備すること
を特徴とする。
【００１０】
【発明の実施の形態】図１は、ブロック図形式で、本発
明に係わるパイプライン化されたデータ処理システム１
０を示す。データ処理システム１０はメモリ１２および
データプロセッサ１４を含む。データプロセッサ１４は
アドレスバッファ１６、アドレスマルチプレクサ２４、
制御ユニット１８、分岐制御ビットフィールド１９、命
令フェッチユニット２６、命令デコーダ３２、実行ユニ
ット４０、バスインタフェースユニット２３、データ入
力バッファ２０、およびデータ出力バッファ２２を含
む。命令フェッチユニット２６はプログラム制御計算ブ
ロック２８および命令バッファ３０を含む。
明に係わるパイプライン化されたデータ処理システム１
０を示す。データ処理システム１０はメモリ１２および
データプロセッサ１４を含む。データプロセッサ１４は
アドレスバッファ１６、アドレスマルチプレクサ２４、
制御ユニット１８、分岐制御ビットフィールド１９、命
令フェッチユニット２６、命令デコーダ３２、実行ユニ
ット４０、バスインタフェースユニット２３、データ入
力バッファ２０、およびデータ出力バッファ２２を含
む。命令フェッチユニット２６はプログラム制御計算ブ
ロック２８および命令バッファ３０を含む。
【００１１】メモリ１２はアドレスを受けるためにアド
レスバスにかつデータを受けかつ提供するためにデータ
バスに結合されている。メモリ１２はスタティックラン
ダムアクセスメモリ（ＳＲＡＭ）、およびダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）のような揮発性メ
モリまたは電気的にプログラム可能なリードオンリメモ
リ（ＥＰＲＯＭ）およびフラッシュメモリのような不揮
発性メモリを含む任意の種類の伝統的なメモリとするこ
とができる。また、メモリ１２はプロセッサ１４と同じ
集積回路上にあってもよく、あるいはプロセッサ１４の
外部に配置されてもよい。アドレスマルチプレクサ２４
は実行ユニット（ｅｘｅｃｕｔｉｏｎｕｎｉｔ）４０か
らオペランドアドレスを受けるための第１の複数の入力
端子、命令フェッチユニット２６から命令アドレスを受
けるための第２の複数の入力端子、およびアドレスバッ
ファ１６に結合された複数の出力端子を有する。アドレ
スマルチプレクサ２４は前記オペランドアドレスあるい
は前記命令アドレスをメモリ１２に向けるためにバスイ
ンタフェースユニット２３によって制御される。命令フ
ェッチユニット２６はメモリから選択された命令をその
後フェッチするためにデータ入力バッファ２０に結合さ
れている。
レスバスにかつデータを受けかつ提供するためにデータ
バスに結合されている。メモリ１２はスタティックラン
ダムアクセスメモリ（ＳＲＡＭ）、およびダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）のような揮発性メ
モリまたは電気的にプログラム可能なリードオンリメモ
リ（ＥＰＲＯＭ）およびフラッシュメモリのような不揮
発性メモリを含む任意の種類の伝統的なメモリとするこ
とができる。また、メモリ１２はプロセッサ１４と同じ
集積回路上にあってもよく、あるいはプロセッサ１４の
外部に配置されてもよい。アドレスマルチプレクサ２４
は実行ユニット（ｅｘｅｃｕｔｉｏｎｕｎｉｔ）４０か
らオペランドアドレスを受けるための第１の複数の入力
端子、命令フェッチユニット２６から命令アドレスを受
けるための第２の複数の入力端子、およびアドレスバッ
ファ１６に結合された複数の出力端子を有する。アドレ
スマルチプレクサ２４は前記オペランドアドレスあるい
は前記命令アドレスをメモリ１２に向けるためにバスイ
ンタフェースユニット２３によって制御される。命令フ
ェッチユニット２６はメモリから選択された命令をその
後フェッチするためにデータ入力バッファ２０に結合さ
れている。
【００１２】命令デコーダ３２はバス４２および４４を
介して命令フェッチユニット２６に結合されている。命
令フェッチユニット２６は命令エンコード値（ｉｎｓｔ
ｒｕｃｔｉｏｎ ｅｎｃｏｄｉｎｇ ｖａｌｕｅ）を得
るために命令アドレスを提供する。命令デコーダ３２は
命令フェッチユニット２６から命令エンコード値を受
け、該命令エンコード値をデータプロセッサ１４によっ
て実行できるフォーマットに変換することにより該命令
エンコード値を準備し、かつ命令フェッチユニット２６
によってフェッチされた命令を選択的にデコードする。
命令デコーダ３２はバス４２および４４を介して実行ユ
ニット４０に結合されている。実行ユニット４０はメモ
リ１２からデータを受けるためにデータ入力バッファ２
０に結合されている。同様に、実行ユニット４０はメモ
リ１２にデータを提供するためにデータ出力バッファ２
２に結合されている。実行ユニット４０は命令デコーダ
３２によってデコードされた命令を選択的に実行し、か
つ結果をデータ出力バッファ２２に提供する。実行ユニ
ット４０は、例えば、演算論理ユニット（ＡＬＵ）を含
むことができる。
介して命令フェッチユニット２６に結合されている。命
令フェッチユニット２６は命令エンコード値（ｉｎｓｔ
ｒｕｃｔｉｏｎ ｅｎｃｏｄｉｎｇ ｖａｌｕｅ）を得
るために命令アドレスを提供する。命令デコーダ３２は
命令フェッチユニット２６から命令エンコード値を受
け、該命令エンコード値をデータプロセッサ１４によっ
て実行できるフォーマットに変換することにより該命令
エンコード値を準備し、かつ命令フェッチユニット２６
によってフェッチされた命令を選択的にデコードする。
命令デコーダ３２はバス４２および４４を介して実行ユ
ニット４０に結合されている。実行ユニット４０はメモ
リ１２からデータを受けるためにデータ入力バッファ２
０に結合されている。同様に、実行ユニット４０はメモ
リ１２にデータを提供するためにデータ出力バッファ２
２に結合されている。実行ユニット４０は命令デコーダ
３２によってデコードされた命令を選択的に実行し、か
つ結果をデータ出力バッファ２２に提供する。実行ユニ
ット４０は、例えば、演算論理ユニット（ＡＬＵ）を含
むことができる。
【００１３】バスインタフェースユニット２３は命令ユ
ニット４０からオペランドアクセス要求を受け、かつこ
れに応じて、演算または操作されるべきデータにアクセ
スするためにアクセス制御信号をメモリ１２に提供す
る。また、バスインタフェースユニット２３は命令フェ
ッチユニット２６に結合されて命令のためにメモリ１２
にアクセスするための命令アクセス要求を受信する。バ
スインタフェースユニット２３はデータ処理システム１
０において命令のシーケンスを調整するためにバス５４
を介して制御ユニット１８に双方向的に結合されてい
る。
ニット４０からオペランドアクセス要求を受け、かつこ
れに応じて、演算または操作されるべきデータにアクセ
スするためにアクセス制御信号をメモリ１２に提供す
る。また、バスインタフェースユニット２３は命令フェ
ッチユニット２６に結合されて命令のためにメモリ１２
にアクセスするための命令アクセス要求を受信する。バ
スインタフェースユニット２３はデータ処理システム１
０において命令のシーケンスを調整するためにバス５４
を介して制御ユニット１８に双方向的に結合されてい
る。
【００１４】制御ユニット１８は制御バス４８を介して
命令フェッチユニット２６に双方向的に結合され命令フ
ェッチユニット２６の動作を制御する。制御ユニット１
８は制御バス５０を介して命令デコーダ３２に双方向的
に結合され、かつ制御ユニット１８は制御バス５２を介
して実行ユニット４０に双方向的に結合されている。実
行ユニット４０は条件バス（ｃｏｎｄｉｔｉｏｎ ｂｕ
ｓ）４６を介して命令フェッチユニット２６に結合され
て条件情報を命令フェッチユニット２６に提供する。図
示された実施形態では、分岐制御フィールド１９は前方
向および後方向分岐プリフェッチおよび条件命令の実行
を制御するための政策（ｐｏｌｉｃｉｅｓ）を選択する
ための情報を格納する制御ユニット１８内のレジスタの
３ビットの制御フィールドである。他の実施形態では、
制御フィールドは１つまたはそれ以上のビットを含むこ
とができる。制御フィールド１９は条件フロー命令（ｃ
ｏｎｄｉｔｉｏｎａｌ ｆｌｏｗ ｉｎｓｔｒｕｃｔｉ
ｏｎ）（条件分岐命令）が命令デコーダ３２によって検
出されたことに応じて所定の量の時間の間命令フェッチ
ユニット２６をディスエーブルすることにより命令フェ
ッチユニット２６を直接制御する。制御ユニットは分岐
制御フィールド１９に格納された値に応じて命令フェッ
チユニット２６に制御信号を提供する。分岐制御フィー
ルド１９は命令デコーダ３２が条件分岐命令に遭遇した
ことを判定した場合に命令フェッチユニット２６がさら
に命令をフェッチするいくつかのモードの動作の内の１
つを決定する（図１２を参照）。前記動作モードは条件
分岐命令によって示される命令フローの方向（後方向分
岐または前方向分岐）によって決定される。条件フロー
命令は、例えば、トラップ（ｔｒａｐ）またはジャンプ
（ｊｕｍｐ）命令とすることができる。
命令フェッチユニット２６に双方向的に結合され命令フ
ェッチユニット２６の動作を制御する。制御ユニット１
８は制御バス５０を介して命令デコーダ３２に双方向的
に結合され、かつ制御ユニット１８は制御バス５２を介
して実行ユニット４０に双方向的に結合されている。実
行ユニット４０は条件バス（ｃｏｎｄｉｔｉｏｎ ｂｕ
ｓ）４６を介して命令フェッチユニット２６に結合され
て条件情報を命令フェッチユニット２６に提供する。図
示された実施形態では、分岐制御フィールド１９は前方
向および後方向分岐プリフェッチおよび条件命令の実行
を制御するための政策（ｐｏｌｉｃｉｅｓ）を選択する
ための情報を格納する制御ユニット１８内のレジスタの
３ビットの制御フィールドである。他の実施形態では、
制御フィールドは１つまたはそれ以上のビットを含むこ
とができる。制御フィールド１９は条件フロー命令（ｃ
ｏｎｄｉｔｉｏｎａｌ ｆｌｏｗ ｉｎｓｔｒｕｃｔｉ
ｏｎ）（条件分岐命令）が命令デコーダ３２によって検
出されたことに応じて所定の量の時間の間命令フェッチ
ユニット２６をディスエーブルすることにより命令フェ
ッチユニット２６を直接制御する。制御ユニットは分岐
制御フィールド１９に格納された値に応じて命令フェッ
チユニット２６に制御信号を提供する。分岐制御フィー
ルド１９は命令デコーダ３２が条件分岐命令に遭遇した
ことを判定した場合に命令フェッチユニット２６がさら
に命令をフェッチするいくつかのモードの動作の内の１
つを決定する（図１２を参照）。前記動作モードは条件
分岐命令によって示される命令フローの方向（後方向分
岐または前方向分岐）によって決定される。条件フロー
命令は、例えば、トラップ（ｔｒａｐ）またはジャンプ
（ｊｕｍｐ）命令とすることができる。
【００１５】命令フェッチユニット２６をディスエーブ
ルすることは所定の量の時間が経過するまでフェッチ動
作を完全に避けることによりデータ処理システム１０の
オーバヘッドを低減する。所定量の時間が経過した後、
命令フェッチユニット２６は自動的に動作を再開する。
命令フェッチユニット２６はまた前方向および後方向分
岐の双方に対してディスエーブルされるようにすること
ができる。
ルすることは所定の量の時間が経過するまでフェッチ動
作を完全に避けることによりデータ処理システム１０の
オーバヘッドを低減する。所定量の時間が経過した後、
命令フェッチユニット２６は自動的に動作を再開する。
命令フェッチユニット２６はまた前方向および後方向分
岐の双方に対してディスエーブルされるようにすること
ができる。
【００１６】データ処理システム１０は４ステージパイ
プラインで命令を実行する。該４ステージはフェッチス
テージ、デコードステージ、実行ステージ、および書戻
しステージを含む。命令フェッチステージの間に、命令
が、メモリ１２のような、メモリから読み出される。該
命令は次に命令デコーダ３２においてデコードされる。
デコードされた命令はバス４２を介して実行ユニット４
０に提供される。実行ユニット４０は命令を実行しかつ
次に結果をデータ出力バッファ２２を介してメモリ１２
に書き戻す。
プラインで命令を実行する。該４ステージはフェッチス
テージ、デコードステージ、実行ステージ、および書戻
しステージを含む。命令フェッチステージの間に、命令
が、メモリ１２のような、メモリから読み出される。該
命令は次に命令デコーダ３２においてデコードされる。
デコードされた命令はバス４２を介して実行ユニット４
０に提供される。実行ユニット４０は命令を実行しかつ
次に結果をデータ出力バッファ２２を介してメモリ１２
に書き戻す。
【００１７】図２は、本発明を説明するのに有用な一連
の命令を示す。本発明を説明する目的で、命令の形式は
重要ではない。従って、図２における各々の命令番号に
関連する命令は単一の文字で表されている。図２の命令
を実行する間に、データ処理システム１０は、例えば、
条件分岐命令のような次の順次の（ｓｅｑｕｅｎｔｉａ
ｌ）命令でなくてもよい他の命令へとデータ処理システ
ム１０が移行することを要求する命令に遭遇するまで、
順次各命令を実行することになる。図２においては、命
令番号４は“Ｖ”と名付けられた条件分岐命令を示して
いる。命令Ｖを実行した後、データ処理システム１０は
順次次の命令を実行するかあるいは命令Ｖを実行した後
に得られた結果に基づき命令Ｗに移行することを要求さ
れる。条件または条件的フローは命令Ｖで発出する曲が
った矢印で表されている。図２に示された一連の命令を
より効率的に実行するため、データ処理システム１０は
分岐制御フィールド１９に含まれる所定の制御情報に基
づき分岐が命令Ｘへのものかあるいは命令Ｗへのものか
を予測しようと試みる。分岐予測を行うべきか否かを決
定することに加えて、分岐制御フィールド１９はまた予
測された次の命令ステップの条件的実行が行われるか否
かを決定するために使用できる。
の命令を示す。本発明を説明する目的で、命令の形式は
重要ではない。従って、図２における各々の命令番号に
関連する命令は単一の文字で表されている。図２の命令
を実行する間に、データ処理システム１０は、例えば、
条件分岐命令のような次の順次の（ｓｅｑｕｅｎｔｉａ
ｌ）命令でなくてもよい他の命令へとデータ処理システ
ム１０が移行することを要求する命令に遭遇するまで、
順次各命令を実行することになる。図２においては、命
令番号４は“Ｖ”と名付けられた条件分岐命令を示して
いる。命令Ｖを実行した後、データ処理システム１０は
順次次の命令を実行するかあるいは命令Ｖを実行した後
に得られた結果に基づき命令Ｗに移行することを要求さ
れる。条件または条件的フローは命令Ｖで発出する曲が
った矢印で表されている。図２に示された一連の命令を
より効率的に実行するため、データ処理システム１０は
分岐制御フィールド１９に含まれる所定の制御情報に基
づき分岐が命令Ｘへのものかあるいは命令Ｗへのものか
を予測しようと試みる。分岐予測を行うべきか否かを決
定することに加えて、分岐制御フィールド１９はまた予
測された次の命令ステップの条件的実行が行われるか否
かを決定するために使用できる。
【００１８】分岐制御フィールド１９はプリフェッチ、
予測および、条件フロー命令に関連する、条件的実行に
対して独立の制御を可能にする。本発明の一態様によれ
ば、分岐制御フィールド１９の制御ビットに基づき、次
の命令は実行されている現在の命令において条件が解明
される（ｒｅｓｏｌｖｅｄ）までフェッチされない。次
の命令がフェッチされないから、データ処理ユニット１
０において後に捨てられるかもしれない命令をプリフェ
ッチすることにより生じる遅延は低減される。また、不
必要なプリフェッチおよび実行を除去することにより電
力消費も低減できる。さらに、データ処理システムは命
令をより高速かつより効率的に実行する。加えて、本発
明はユーザが前方向分岐ではなく後方向分岐を、もしそ
れが特定のプログラムがパイプライン化プロセッサにお
いてより効率的に実行されるようにするものであれば、
選択できるようにすることによって柔軟性を加える。
予測および、条件フロー命令に関連する、条件的実行に
対して独立の制御を可能にする。本発明の一態様によれ
ば、分岐制御フィールド１９の制御ビットに基づき、次
の命令は実行されている現在の命令において条件が解明
される（ｒｅｓｏｌｖｅｄ）までフェッチされない。次
の命令がフェッチされないから、データ処理ユニット１
０において後に捨てられるかもしれない命令をプリフェ
ッチすることにより生じる遅延は低減される。また、不
必要なプリフェッチおよび実行を除去することにより電
力消費も低減できる。さらに、データ処理システムは命
令をより高速かつより効率的に実行する。加えて、本発
明はユーザが前方向分岐ではなく後方向分岐を、もしそ
れが特定のプログラムがパイプライン化プロセッサにお
いてより効率的に実行されるようにするものであれば、
選択できるようにすることによって柔軟性を加える。
【００１９】図３〜図１１は、タイミング図形式で、本
発明に係わる分岐制御を説明するための種々の場合を示
している。図３〜図１１に示された例は説明の目的で図
２の命令フローを使用する。
発明に係わる分岐制御を説明するための種々の場合を示
している。図３〜図１１に示された例は説明の目的で図
２の命令フローを使用する。
【００２０】図３は、データ処理システム１０において
前方向または後方向分岐におけるプリフェッチが行われ
ないケース１（ＣＡＳＥ１）のタイミング図を示す。図
３において、データプロセッサ１０の４つのパイプライ
ンステージの各々が示されている。最初のクロックサイ
クルの間に、図２における命令２である、命令Ｔがフェ
ッチされる。第２のクロックサイクルの間に、命令Ｕが
フェッチされ、かつ命令Ｕがフェッチされると同時に、
命令Ｔがデコードされる。クロックサイクル３におい
て、命令Ｕがデコードされている間に命令Ｖがフェッチ
される。命令Ｖは命令Ｘおよび命令Ｗをさし示す矢印に
よって示されるように前方向分岐命令として示されてい
る。もし分岐制御フィールド１９（図１）における制御
ビットが何らの前方向分岐もプリフェッチされるべきで
ないことを示せば、クロックサイクル４において、プロ
セッサ１０はワード「ストール（ｓｔａｌｌ）」で示さ
れるように次の命令をプリフェッチしないことになる。
しかしながら、命令Ｖはデコードされかつ命令Ｕは実行
されることになり、それはこれらがパイプラインのより
後のステージにあるからである。クロックサイクル４に
おけるストールは次のクロックサイクルにおいて命令Ｘ
あるいは命令Ｗのいずれがフェッチされるべきかを知る
ために命令Ｖが解明できるようにするために挿入され
る。クロックサイクル４の終わりに示されるようにいっ
たん条件が解明されると、適切な命令が次にフェッチで
きる。ケース１に適用される制御フィールドの値につい
ては図１２を参照。
前方向または後方向分岐におけるプリフェッチが行われ
ないケース１（ＣＡＳＥ１）のタイミング図を示す。図
３において、データプロセッサ１０の４つのパイプライ
ンステージの各々が示されている。最初のクロックサイ
クルの間に、図２における命令２である、命令Ｔがフェ
ッチされる。第２のクロックサイクルの間に、命令Ｕが
フェッチされ、かつ命令Ｕがフェッチされると同時に、
命令Ｔがデコードされる。クロックサイクル３におい
て、命令Ｕがデコードされている間に命令Ｖがフェッチ
される。命令Ｖは命令Ｘおよび命令Ｗをさし示す矢印に
よって示されるように前方向分岐命令として示されてい
る。もし分岐制御フィールド１９（図１）における制御
ビットが何らの前方向分岐もプリフェッチされるべきで
ないことを示せば、クロックサイクル４において、プロ
セッサ１０はワード「ストール（ｓｔａｌｌ）」で示さ
れるように次の命令をプリフェッチしないことになる。
しかしながら、命令Ｖはデコードされかつ命令Ｕは実行
されることになり、それはこれらがパイプラインのより
後のステージにあるからである。クロックサイクル４に
おけるストールは次のクロックサイクルにおいて命令Ｘ
あるいは命令Ｗのいずれがフェッチされるべきかを知る
ために命令Ｖが解明できるようにするために挿入され
る。クロックサイクル４の終わりに示されるようにいっ
たん条件が解明されると、適切な命令が次にフェッチで
きる。ケース１に適用される制御フィールドの値につい
ては図１２を参照。
【００２１】図４は、タイミング図形式で、プリフェッ
チのデスティネイション（ｄｅｓｔｉｎａｔｉｏｎ）が
正しく予測されたケース２（ＣＡＳＥ２）を示してい
る。説明の目的で、図４は後方向分岐を示している。し
かしながら、図４は前方向分岐にも同様に適用される。
クロックサイクル１において、図２に示される命令Ｚが
フェッチされる。クロックサイクル２において、命令Ｚ
がデコードされている間に次の順次的な命令、命令Ｗ、
がフェッチされる。クロックサイクル３において、命令
Ｑがフェッチされ、命令Ｗがデコードされ、かつ命令Ｚ
が実行される。命令Ｑは条件的後方向分岐命令であり、
この場合次の命令は命令Ｓまたは命令Ｒとすることがで
きる。説明の目的で、命令Ｓが次の命令となるべきこと
が予測される。従って、命令Ｓがプリフェッチされ、命
令Ｑがデコードされ、命令Ｗが実行され、かつ命令Ｚが
書き戻される。クロックサイクル４の終わりに、条件が
解明されて命令Ｓが正しい命令であったことが示されか
つクロックサイクル５において、命令Ｔがプリフェッチ
され、命令Ｑが実行され、かつ命令Ｗが書き戻される間
に命令Ｓがデコードされる。ケース２においては、パイ
プラインストールは受けない。
チのデスティネイション（ｄｅｓｔｉｎａｔｉｏｎ）が
正しく予測されたケース２（ＣＡＳＥ２）を示してい
る。説明の目的で、図４は後方向分岐を示している。し
かしながら、図４は前方向分岐にも同様に適用される。
クロックサイクル１において、図２に示される命令Ｚが
フェッチされる。クロックサイクル２において、命令Ｚ
がデコードされている間に次の順次的な命令、命令Ｗ、
がフェッチされる。クロックサイクル３において、命令
Ｑがフェッチされ、命令Ｗがデコードされ、かつ命令Ｚ
が実行される。命令Ｑは条件的後方向分岐命令であり、
この場合次の命令は命令Ｓまたは命令Ｒとすることがで
きる。説明の目的で、命令Ｓが次の命令となるべきこと
が予測される。従って、命令Ｓがプリフェッチされ、命
令Ｑがデコードされ、命令Ｗが実行され、かつ命令Ｚが
書き戻される。クロックサイクル４の終わりに、条件が
解明されて命令Ｓが正しい命令であったことが示されか
つクロックサイクル５において、命令Ｔがプリフェッチ
され、命令Ｑが実行され、かつ命令Ｗが書き戻される間
に命令Ｓがデコードされる。ケース２においては、パイ
プラインストールは受けない。
【００２２】図５は、タイミング図形式で、プリフェッ
チのデスティネイションが間違って予測されたケース３
（ＣＡＳＥ３）を示している。クロックサイクル１にお
いて、命令Ｚ（図２）がフェッチされる。クロックサイ
クル２において、命令Ｗがフェッチされかつクロックサ
イクル３において、命令Ｑがフェッチされ、かつ命令Ｑ
は条件的後方向分岐命令である。もし後方向分岐プリフ
ェッチが分岐制御フィールド１９において選択されてい
れば、命令Ｓがクロックサイクル４においてプリフェッ
チされる。（ケース３に適用される制御フィールドの値
に対しては図１２を参照。）クロックサイクル５の間
に、命令Ｑが実行されかつ命令Ｓのプリフェッチが正し
くなかったことが判定される。正しい命令、命令Ｒがフ
ェッチされる間パイプラインはストールされる。クロッ
クサイクル６においていったん命令Ｒがフェッチされる
と、通常の実行が再開される。
チのデスティネイションが間違って予測されたケース３
（ＣＡＳＥ３）を示している。クロックサイクル１にお
いて、命令Ｚ（図２）がフェッチされる。クロックサイ
クル２において、命令Ｗがフェッチされかつクロックサ
イクル３において、命令Ｑがフェッチされ、かつ命令Ｑ
は条件的後方向分岐命令である。もし後方向分岐プリフ
ェッチが分岐制御フィールド１９において選択されてい
れば、命令Ｓがクロックサイクル４においてプリフェッ
チされる。（ケース３に適用される制御フィールドの値
に対しては図１２を参照。）クロックサイクル５の間
に、命令Ｑが実行されかつ命令Ｓのプリフェッチが正し
くなかったことが判定される。正しい命令、命令Ｒがフ
ェッチされる間パイプラインはストールされる。クロッ
クサイクル６においていったん命令Ｒがフェッチされる
と、通常の実行が再開される。
【００２３】図６は、タイミング図形式で、順次のプリ
フェッチが正しく予測されたケース４（ＣＡＳＥ４）を
示している。クロックサイクル３において、分岐命令Ｖ
がフェッチされるが、それは分岐制御フィールド１９が
プリフェッチが続いて起こるべきことを示しているため
である。クロックサイクル４の間に、命令Ｘがフェッチ
される。クロックサイクル５において、命令Ｖが実行さ
れかつ条件が解明されて命令Ｘがプリフェッチすべき正
しい命令であったことを示す。命令Ｘによって通常の実
行が再開される。
フェッチが正しく予測されたケース４（ＣＡＳＥ４）を
示している。クロックサイクル３において、分岐命令Ｖ
がフェッチされるが、それは分岐制御フィールド１９が
プリフェッチが続いて起こるべきことを示しているため
である。クロックサイクル４の間に、命令Ｘがフェッチ
される。クロックサイクル５において、命令Ｖが実行さ
れかつ条件が解明されて命令Ｘがプリフェッチすべき正
しい命令であったことを示す。命令Ｘによって通常の実
行が再開される。
【００２４】図７は、タイミング図形式で、命令プリフ
ェッチが順次的またはシーケンシャルでありかつ間違っ
て予測されるケース５（ＣＡＳＥ５）を示している。ク
ロックサイクル３において、命令Ｖがプリフェッチさ
れ、この場合命令Ｖは条件的前方向分岐命令である。次
の命令はクロックサイクル４において命令Ｘであるか
ら、命令Ｘがフェッチされる。クロックサイクル５にお
いて、命令Ｖが実行される。条件が解明され命令Ｘがプ
リフェッチすべき間違った命令であったことを示す。プ
リフェッチが間違っていたから、クロッサクイクル６に
おいて、正しい命令、命令Ｗ、がフェッチされかつパイ
プラインが再充填される（ｒｅｆｉｌｌｅｄ）。
ェッチが順次的またはシーケンシャルでありかつ間違っ
て予測されるケース５（ＣＡＳＥ５）を示している。ク
ロックサイクル３において、命令Ｖがプリフェッチさ
れ、この場合命令Ｖは条件的前方向分岐命令である。次
の命令はクロックサイクル４において命令Ｘであるか
ら、命令Ｘがフェッチされる。クロックサイクル５にお
いて、命令Ｖが実行される。条件が解明され命令Ｘがプ
リフェッチすべき間違った命令であったことを示す。プ
リフェッチが間違っていたから、クロッサクイクル６に
おいて、正しい命令、命令Ｗ、がフェッチされかつパイ
プラインが再充填される（ｒｅｆｉｌｌｅｄ）。
【００２５】図８は、タイミング図形式で、条件的実行
がイネーブルされかつ行われた分岐の予測が正しかった
ケース６（ＣＡＳＥ６）を示している。クロックサイク
ル３において、前方向分岐命令Ｖがフェッチされる。分
岐が取られることが予測され、従って命令Ｗがフェッチ
される。命令Ｗは条件が解明される前にクロックサイク
ル６において実行される。クロックサイクル６の後に、
条件が解明され、かつ予測が正しかったことになり、従
ってパイプラインフローは継続することができる。
がイネーブルされかつ行われた分岐の予測が正しかった
ケース６（ＣＡＳＥ６）を示している。クロックサイク
ル３において、前方向分岐命令Ｖがフェッチされる。分
岐が取られることが予測され、従って命令Ｗがフェッチ
される。命令Ｗは条件が解明される前にクロックサイク
ル６において実行される。クロックサイクル６の後に、
条件が解明され、かつ予測が正しかったことになり、従
ってパイプラインフローは継続することができる。
【００２６】図９は、タイミング図形式で、分岐がとら
れるものとして間違って予測された条件的実行を示すケ
ース７（ＣＡＳＥ７）を示している。図８について上で
述べたように、命令Ｗは次の命令であるべきことが予測
される。しかしながら、この場合命令Ｗは間違った命令
である。従って、クロックサイクル６の終わりに、条件
が解明されかつクロックサイクル７において、正しい命
令、命令Ｘ、がフェッチされかつパイプラインは正しい
命令によって再充填されなければならない。
れるものとして間違って予測された条件的実行を示すケ
ース７（ＣＡＳＥ７）を示している。図８について上で
述べたように、命令Ｗは次の命令であるべきことが予測
される。しかしながら、この場合命令Ｗは間違った命令
である。従って、クロックサイクル６の終わりに、条件
が解明されかつクロックサイクル７において、正しい命
令、命令Ｘ、がフェッチされかつパイプラインは正しい
命令によって再充填されなければならない。
【００２７】図１０は、タイミング図形式で、分岐がと
られないものと正しく予測された条件的実行を示すケー
ス８（ＣＡＳＥ８）を図示している。クロックサイクル
３において、命令Ｖは前方向分岐命令であり、かつ予測
が行われないから、次の順次的な命令、命令Ｘ、がフェ
ッチされる。命令Ｘが実行されたクロックサイクル６の
終わりに、条件が正しく解明されかつパイプラインフロ
ーは乱されない状態に留まっている。
られないものと正しく予測された条件的実行を示すケー
ス８（ＣＡＳＥ８）を図示している。クロックサイクル
３において、命令Ｖは前方向分岐命令であり、かつ予測
が行われないから、次の順次的な命令、命令Ｘ、がフェ
ッチされる。命令Ｘが実行されたクロックサイクル６の
終わりに、条件が正しく解明されかつパイプラインフロ
ーは乱されない状態に留まっている。
【００２８】図１１は、タイミング図形式で、分岐予測
が行われないものと間違って予測された条件的実行を示
すケース９（ＣＡＳＥ９）を図示している。クロックサ
イクル３において分岐命令Ｖをフェッチした後、フェッ
チされるべき次の順次的な命令は命令Ｘである（図２を
参照）。図１１のクロックサイクル６の終わりに、条件
が間違いで解明される。正しい命令は命令Ｗであるべき
であるから、命令Ｗがクロックサイクル７においてフェ
ッチされかつパイプラインはそれが正しい命令によって
充填される間ストールする。
が行われないものと間違って予測された条件的実行を示
すケース９（ＣＡＳＥ９）を図示している。クロックサ
イクル３において分岐命令Ｖをフェッチした後、フェッ
チされるべき次の順次的な命令は命令Ｘである（図２を
参照）。図１１のクロックサイクル６の終わりに、条件
が間違いで解明される。正しい命令は命令Ｗであるべき
であるから、命令Ｗがクロックサイクル７においてフェ
ッチされかつパイプラインはそれが正しい命令によって
充填される間ストールする。
【００２９】図１２は、図１の分岐制御フィールド１９
に対する制御値および各々の制御値に対応する適用可能
なケース１〜９のテーブルを示す。分岐制御フィールド
１９はデータ処理１０に対するプログラマのモデルの部
分である。図示された実施形態では、分岐制御フィール
ド１９は実行されるべき命令のシーケンス内で適切な命
令を挿入することにより更新できる。これはプリフェッ
チおよび条件的実行の双方に対する前方向および後方向
条件分岐の双方において分岐予測の効率的な使用を可能
にする。
に対する制御値および各々の制御値に対応する適用可能
なケース１〜９のテーブルを示す。分岐制御フィールド
１９はデータ処理１０に対するプログラマのモデルの部
分である。図示された実施形態では、分岐制御フィール
ド１９は実行されるべき命令のシーケンス内で適切な命
令を挿入することにより更新できる。これはプリフェッ
チおよび条件的実行の双方に対する前方向および後方向
条件分岐の双方において分岐予測の効率的な使用を可能
にする。
【００３０】次に、図１２における各々の制御値に対し
てとられる動作または行動（ａｃｔｉｏｎｓ）の概要を
示す。
てとられる動作または行動（ａｃｔｉｏｎｓ）の概要を
示す。
【００３１】もし分岐制御フィールドが０００を含んで
いれば、前方向あるいは後方向分岐に対するプリフェッ
チ予測は分岐条件が解明されるまで行われない。
いれば、前方向あるいは後方向分岐に対するプリフェッ
チ予測は分岐条件が解明されるまで行われない。
【００３２】もし分岐制御フィールドが００１を含んで
いれば、後方向分岐のデスティネイションがプリフェッ
チされるが、前方向分岐に対するプリフェッチ予測はな
い。
いれば、後方向分岐のデスティネイションがプリフェッ
チされるが、前方向分岐に対するプリフェッチ予測はな
い。
【００３３】もし分岐制御フィールドが０１０を含んで
いれば、デスティネイションをプリフェッチしかつ後方
向分岐デスティネイションの条件的実行を可能にし（す
なわち、後方向予測が行われかつ、条件的実行と共に、
デスティネイションをプリフェッチ）、前方向分岐に対
するプリフェッチ予測はない。
いれば、デスティネイションをプリフェッチしかつ後方
向分岐デスティネイションの条件的実行を可能にし（す
なわち、後方向予測が行われかつ、条件的実行と共に、
デスティネイションをプリフェッチ）、前方向分岐に対
するプリフェッチ予測はない。
【００３４】もし分岐制御フィールドが０１１を含んで
いれば、後方向分岐のデスティネイションをプリフェッ
チし（すなわち、予測が行われかつデスティネイション
をプリフェッチするが、条件的実行はない）、前方向分
岐に対する順次的な命令をプリフェッチする（すなわ
ち、予測は行われないが、条件的実行はない）。
いれば、後方向分岐のデスティネイションをプリフェッ
チし（すなわち、予測が行われかつデスティネイション
をプリフェッチするが、条件的実行はない）、前方向分
岐に対する順次的な命令をプリフェッチする（すなわ
ち、予測は行われないが、条件的実行はない）。
【００３５】もし分岐制御フィールドが１００を含んで
いれば、両方の分岐方向のデスティネイションをプリフ
ェッチする（すなわち、予測が行われるが、条件的実行
はない）。
いれば、両方の分岐方向のデスティネイションをプリフ
ェッチする（すなわち、予測が行われるが、条件的実行
はない）。
【００３６】もし分岐制御フィールドが１０１を含んで
いれば、両方の分岐方向のデスティネイションをプリフ
ェッチし、予測された後方向分岐の条件的実行を可能に
する（すなわち、予測が行われるが、前方向分岐に対す
る条件的実行はない）。
いれば、両方の分岐方向のデスティネイションをプリフ
ェッチし、予測された後方向分岐の条件的実行を可能に
する（すなわち、予測が行われるが、前方向分岐に対す
る条件的実行はない）。
【００３７】もし分岐制御フィールドが１１０を含んで
いれば、両方の分岐方向のデスティネイションをプリフ
ェッチし、予測された分岐の条件的実行を可能にする
（すなわち、予測が行われ、かつすべての分岐に対する
条件的実行を可能にする）。
いれば、両方の分岐方向のデスティネイションをプリフ
ェッチし、予測された分岐の条件的実行を可能にする
（すなわち、予測が行われ、かつすべての分岐に対する
条件的実行を可能にする）。
【００３８】もし分岐制御フィールドが１１１を含んで
いれば、後方向分岐のデスティネイションをプリフェッ
チし、予測された後方向分岐の条件的実行を可能にする
（すなわち、予測が行われかつデスティネイションをプ
リフェッチし、条件的実行を可能にする）。前方向分岐
に対する順次的な命令をプリフェッチする（すなわち、
予測は行われず、条件的実行を可能にする）。
いれば、後方向分岐のデスティネイションをプリフェッ
チし、予測された後方向分岐の条件的実行を可能にする
（すなわち、予測が行われかつデスティネイションをプ
リフェッチし、条件的実行を可能にする）。前方向分岐
に対する順次的な命令をプリフェッチする（すなわち、
予測は行われず、条件的実行を可能にする）。
【００３９】
【発明の効果】プリフェッチ予測または予測プリフェッ
チおよび分岐命令に対する条件的実行に対して独立に制
御を可能にすることにより、処理時間をより効率的に使
用することが可能になり、それは間違った予測の結果と
してのパイプラインストールが低減できるからである。
チおよび分岐命令に対する条件的実行に対して独立に制
御を可能にすることにより、処理時間をより効率的に使
用することが可能になり、それは間違った予測の結果と
してのパイプラインストールが低減できるからである。
【００４０】本発明がその特定の実施形態に関して説明
されかつ示されたが、本発明はこれらの例示的な実施形
態に限定されるものではない。当業者は本発明の精神か
ら離れることなく変更および修正を行うことができるこ
とを認識するであろう。従って、本発明は添付の特許請
求の範囲内に入るすべてのそのような変更および修正を
含むことを意図している。
されかつ示されたが、本発明はこれらの例示的な実施形
態に限定されるものではない。当業者は本発明の精神か
ら離れることなく変更および修正を行うことができるこ
とを認識するであろう。従って、本発明は添付の特許請
求の範囲内に入るすべてのそのような変更および修正を
含むことを意図している。
【図１】本発明に係わるパイプライン化データ処理シス
テムを示すブロック図である。
テムを示すブロック図である。
【図２】本発明を説明するのに有用な一連の命令を示す
説明図である。
説明図である。
【図３】本発明に係わる分岐制御を説明するために種々
の場合を示すタイミング図である。
の場合を示すタイミング図である。
【図４】本発明に係わる分岐制御を説明するために種々
の場合を示すタイミング図である。
の場合を示すタイミング図である。
【図５】本発明に係わる分岐制御を説明するために種々
の場合を示すタイミング図である。
の場合を示すタイミング図である。
【図６】本発明に係わる分岐制御を説明するために種々
の場合を示すタイミング図である。
の場合を示すタイミング図である。
【図７】本発明に係わる分岐制御を説明するために種々
の場合を示すタイミング図である。
の場合を示すタイミング図である。
【図８】本発明に係わる分岐制御を説明するために種々
の場合を示すタイミング図である。
の場合を示すタイミング図である。
【図９】本発明に係わる分岐制御を説明するために種々
の場合を示すタイミング図である。
の場合を示すタイミング図である。
【図１０】本発明に係わる分岐制御を説明するために種
々の場合を示すタイミング図である。
々の場合を示すタイミング図である。
【図１１】本発明に係わる分岐制御を説明するために種
々の場合を示すタイミング図である。
々の場合を示すタイミング図である。
【図１２】図１の分岐制御フィールドに対する制御値お
よび各々の制御値に関連する行動に対応する適用可能な
ケース１〜９をテーブル形式で示す説明図である。
よび各々の制御値に関連する行動に対応する適用可能な
ケース１〜９をテーブル形式で示す説明図である。
１０ パイプライン化データ処理システム １２ メモリ １４ データプロセッサ １６ アドレスバッファ １８ 制御ユニット １９ 分岐制御ビットフィールド ２０ データ入力バッファ ２２ データ出力バッファ ２３ バスインタフェースユニット ２４ アドレスマルチプレクサ ２６ 命令フェッチユニット ２８ プログラム制御計算ブロック ３０ 命令バッファ ３２ 命令デコーダ ４０ 実行ユニット
Claims (5)
- 【請求項１】 少なくとも１つのチェンジオブフロー命
令を含む、複数の命令を実行するデータプロセッサ（１
０）であって、 前記複数の命令の内の選択されたものを順次フェッチす
るための命令プリフェッチユニット（２６）、 前記命令プリフェッチユニット（２６）に結合され前記
命令プリフェッチユニット（２６）によってフェッチさ
れた前記複数の命令の内の選択されたものを選択的にデ
コードするための命令デコードユニット（３２）、 前記命令デコードユニット（３２）に結合された命令実
行ユニット（４０）であって、該命令実行ユニット（４
０）は前記命令デコードユニット（４０）によってデコ
ードされた前記複数の命令を選択的に実行するもの、そ
して前記命令プリフェッチユニット（２６）、前記命令
デコードユニット（３２）および前記命令実行ユニット
（４０）に結合された制御ユニット（１８）であって、
該制御ユニット（１８）は記憶された制御値を有し、該
記憶された制御値は前記命令デコードユニット（３２）
によって条件的フロー命令が検出されたことに直接応答
して命令プリフェッチユニット（２６）がさらなる命令
をフェッチすることを所定の量の時間の間選択的にディ
スエーブルすることにより命令プリフェッチユニット
（２６）を直接制御し、前記命令プリフェッチユニット
（２６）のディスエーブルは前記所定量の時間が経過す
るまでフェッチ動作を完全に避けることによりデータプ
ロセッサ（１０）のオーバヘッドを低減し、所定量の時
間が経過した時点で命令プリフェッチユニット（２６）
によるプリフェッチは自動的に再開されるもの、 を具備することを特徴とする少なくとも１つのチェンジ
オブフロー命令を含む、複数の命令を実行するデータプ
ロセッサ（１０）。 - 【請求項２】 データプロセッサ（１０）における、条
件分岐命令の実行を制御するための装置であって、 命令エンコード値を得るために命令アドレスを提供する
命令フェッチ回路（２６）であって、該命令フェッチ回
路は制御入力を有するもの、 前記命令フェッチ回路（２６）に結合された入力を有し
前記命令エンコード値を受けるための命令デコーダ（３
２）であって、該命令デコーダ（３２）は前記命令エン
コード値を前記データプロセッサによって実行できる形
式に変換することにより前記命令エンコード値を準備す
るもの、 前記命令デコーダ（３２）に結合され命令を実行するた
めの実行ユニット（４０）、そして前記命令フェッチ回
路（２６）、前記命令デコーダ（３２）および前記実行
ユニット（４０）の各々に結合された制御ユニット（１
８）であって、該制御ユニット（１８）は分岐制御値に
応答して制御信号を前記命令フェッチ回路（２６）の前
記制御入力に提供し、前記分岐制御値は前記命令デコー
ダ（３２）が条件分岐命令に遭遇したことを判定した場
合にさらなる命令をフェッチする複数の動作モードの内
の１つを決定し、前記複数の動作モードは前記条件分岐
命令によって示される命令フローの方向によって決定さ
れるもの、 を具備することを特徴とするデータプロセッサ（１０）
における、条件分岐命令の実行を制御するための装置。 - 【請求項３】 データプロセッサ（１０）においてチェ
ンジオブフロー命令を実行する方法であって、 命令プリフェッチユニット（２６）によって複数の命令
の内の選択されたものを順次フェッチする段階、 フェッチされた前記複数の命令の内の選択されたものを
選択的にデコードする段階、 デコードされた前記複数の命令の内の選択されたものを
選択的に実行する段階、そして条件フロー命令が検出さ
れたことに直接応答して所定量の時間の間前記命令プリ
フェッチユニット（２６）がさらなる命令をフェッチす
ることを選択的にディスエーブルすることによって前記
命令プリフェッチユニット（２６）を直接制御する制御
値を使用する段階であって、前記ディスエーブルは前記
所定量の時間が経過するまでフェッチ動作を完全に避け
ることにより前記データプロセッサ（１０）のオーバベ
ッドを低減し、前記所定量の時間が経過した時点で前記
命令プリフェッチユニット（２６）によるプリフェッチ
は自動的に再開されるもの、 を具備することを特徴とするデータプロセッサ（１０）
におけるチェンジオブフロー命令を実行する方法。 - 【請求項４】 データプロセッサ（１０）における、条
件分岐命令の実行を制御する方法であって、 命令アドレスをフェッチしかつ命令エンコード値を得る
段階、 前記命令エンコード値をデコードする段階、 前記命令エンコード値を実行する段階、そして前記フェ
ッチする段階を制御するために制御信号を提供する段階
であって、該制御信号は分岐制御値に応じて提供され、
該分岐制御値は条件分岐命令に遭遇した場合にさらなる
命令がフェッチされる複数のモードの命令フェッチの１
つを決定し、前記複数のモードの動作は前記条件分岐命
令によって示される命令フローの方向によって決定され
るもの、 を具備することを特徴とするデータプロセッサ（１０）
における、条件分岐命令の実行を制御する方法。 - 【請求項５】 データプロセッサ（１０）における条件
分岐命令の実行を行う方法であって、 命令フェッチユニット（２６）によって実行されるべき
複数の命令をフェッチする段階、 実行ユニット（４０）によって実行するために前記命令
をデコードする段階、そして条件分岐命令の検出に応じ
て命令フェッチユニット（２６）に対し制御信号を提供
する制御回路（１８）によって前記データプロセッサ
（１０）の動作を制御する段階であって、前記制御信号
は前記条件分岐命令によって要求される命令フローの変
化の方向が前方向であるかあるいは後方向であるかの決
定に基づき、それぞれ命令フェッチユニットに順次的な
方法で付加的な命令をフェッチさせかつ条件的に実行す
るか、あるいは予測されたデスティネイションの命令に
ジャンプすることにより付加的な命令をフェッチしかつ
条件的に実行するかを制御するもの、 を具備することを特徴とするデータプロセッサ（１０）
における条件分岐命令の実行を行う方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/900,796 | 1997-07-25 | ||
| US08/900,796 US5951678A (en) | 1997-07-25 | 1997-07-25 | Method and apparatus for controlling conditional branch execution in a data processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1196004A true JPH1196004A (ja) | 1999-04-09 |
| JP3977931B2 JP3977931B2 (ja) | 2007-09-19 |
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ID=25413089
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21492898A Expired - Fee Related JP3977931B2 (ja) | 1997-07-25 | 1998-07-14 | データプロセッサにおける条件分岐実行を制御するための方法および装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5951678A (ja) |
| EP (1) | EP0893756B1 (ja) |
| JP (1) | JP3977931B2 (ja) |
| KR (1) | KR100570906B1 (ja) |
| DE (1) | DE69831370T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004503865A (ja) * | 2000-06-12 | 2004-02-05 | モトローラ・インコーポレイテッド | 選択的分岐予測を有するプロセッサ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69836056T2 (de) * | 1997-08-29 | 2007-04-12 | Matsushita Electric Industrial Co., Ltd., Kadoma | Prozessor mit verringerter Zahl von bedingten Befehlen |
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| EP1049100B1 (en) * | 1999-04-28 | 2005-01-19 | STMicroelectronics S.r.l. | Semiconductor device with selectionable pads |
| US7168005B2 (en) * | 2000-09-14 | 2007-01-23 | Cadence Design Systems, Inc. | Programable multi-port memory BIST with compact microcode |
| US6662294B1 (en) * | 2000-09-28 | 2003-12-09 | International Business Machines Corporation | Converting short branches to predicated instructions |
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| US7103757B1 (en) * | 2002-10-22 | 2006-09-05 | Lsi Logic Corporation | System, circuit, and method for adjusting the prefetch instruction rate of a prefetch unit |
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| US7013383B2 (en) * | 2003-06-24 | 2006-03-14 | Via-Cyrix, Inc. | Apparatus and method for managing a processor pipeline in response to exceptions |
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| US5261063A (en) * | 1990-12-07 | 1993-11-09 | Ibm Corp. | Pipeline apparatus having pipeline mode eecuting instructions from plural programs and parallel mode executing instructions from one of the plural programs |
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-
1997
- 1997-07-25 US US08/900,796 patent/US5951678A/en not_active Expired - Lifetime
-
1998
- 1998-06-02 DE DE69831370T patent/DE69831370T2/de not_active Expired - Fee Related
- 1998-06-02 EP EP98109970A patent/EP0893756B1/en not_active Expired - Lifetime
- 1998-07-14 JP JP21492898A patent/JP3977931B2/ja not_active Expired - Fee Related
- 1998-07-24 KR KR1019980029786A patent/KR100570906B1/ko not_active IP Right Cessation
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|---|---|
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| DE69831370D1 (de) | 2005-10-06 |
| US5951678A (en) | 1999-09-14 |
| DE69831370T2 (de) | 2006-03-09 |
| KR100570906B1 (ko) | 2006-10-24 |
| EP0893756A3 (en) | 2000-11-15 |
| EP0893756B1 (en) | 2005-08-31 |
| EP0893756A2 (en) | 1999-01-27 |
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