JPH09311787A

JPH09311787A - データ処理装置

Info

Publication number: JPH09311787A
Application number: JP12858996A
Authority: JP
Inventors: Harutaka Goto; 治隆後藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-05-23
Filing date: 1996-05-23
Publication date: 1997-12-02

Abstract

(57)【要約】【課題】この発明は、簡単かつ少ない構成にして容易
な制御により、パイプライン処理におけるフェッチステ
ージにおいて分岐方向を予測し得るデータ処理装置を提
供することを課題とする。【解決手段】この発明は、分岐を予測する際に、現在
の実行しているフェッチＰＣ１３の一部と、予め分岐キ
ャッシュ１に格納されている分岐アドレスの一部を分岐
アドレス算出回路３により連結して予測分岐先アドレス
とし、連結できるか否かを示す分岐可否情報を分岐キャ
ッシュ１に格納しておき、その情報と分岐をするか否か
を予測する予測判定回路２の結果を使用し、パイプライ
ン処理における命令フェッチステージにおいて分岐予測
を行うようにしている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、パイプライン処
理のおけるフェッチステージにおいてプログラムの実行
順序制御命令（分岐／ジャンプ命令）の分岐方向を予測
するデータ処理装置に関する。

【０００２】

【従来の技術】最近のプロセッサは、性能向上ならびに
動作速度の向上のために高度にパイプライン化されてお
り、命令が実際に実行されるまでにいくつかのパイプラ
インステージを経ている。

【０００３】通常の演算命令だけでなく分岐命令の場合
も同様で、特に先行する命令の演算結果を利用して分岐
方向を判断するような分岐命令の場合には、分岐判定か
ら分岐先の命令を取り込むまでの遅延が大きくなる。す
なわち、分岐の判断がパイプラインステージの比較的下
流で行われるので、分岐することか決定した時には、既
にパイプラインに入っている命令が無効になってしま
う。この無効になった命令の分が無駄になる。

【０００４】このように、高度にパイプライン化された
プロセッサでは、分岐命令の実行時間が全体の性能を律
則するため、分岐の方向を予測し効率よく分岐命令を実
行する手法がいくつか考案されている。

【０００５】例えば、図１３の構成に示すように、ＢＴ
Ｂ(Branch Target Buffer)１００に分岐先アドレスを記
憶し、ＢＨＴ(Branch Histry Table) １０１に分岐の履
歴を記憶し、分岐命令のアドレスからそれらの内容を取
り出せるようにした手法がある。プロセッサによって
は、分岐の履歴情報と分岐先のアドレスだけを別のメモ
リに保存しておく構成を採用しているものもある。メモ
リから命令を取り出すパイプラインステージ（命令フェ
ッチステージ）で、ＢＴＢ１００から分岐方向の履歴を
読み出し、予測判定回路１０２によって分岐すべきと予
測されたならば、同時に分岐先アドレスをＢＴＢ１００
から読み出し、読み出したアドレスに命令フェッチステ
ージで分岐する。

【０００６】この手法の利点は、分岐先アドレスの全て
のビットをＢＴＢ１００に保存しているため、直ちに分
岐先の予測ができることである。

【０００７】一方、欠点として、ＢＴＢ１００のエント
リ数が少ないと性能を出すことができないことがあげら
れる。また、分岐アドレスの全てのアドレスを保持する
ため、コストが高くなる。さらに、ＢＴＢ１００をセッ
トアソシアティブ方式、フルアソシアティブ方式のよう
にタグ付きの構成にすると、さらにコストが高くなる。

【０００８】これらを解消するために、先のＢＨＴ１０
１のみを、別途大きなメモリに格納し、ＢＴＢ１００に
分岐先アドレスが見つからなかった場合を補間するよう
な予測機能を追加しているプロセッサがある。大容量の
キャッシュメモリを搭載しているプロセッサでは、キャ
ッシュメモリの構成に着目して、キャッシュメモリに特
殊化した形でＢＴＢのようなバッファを用意している。

【０００９】例えば、図１４に示すように、次にキャッ
シュメモリ（命令ｄａｔａ）１０４のどのラインを読み
出すべきかという情報と、分岐方向の履歴を分岐キャッ
シュ１０５に記憶してキャッシュのライン毎に用意し、
キャッシュをアクセスする度に、次に読み出すべきキャ
ッシュのライン番号を使って、次のラインを予測する。
さらに、セットアソシアティブ構成のキャッシュではど
ちらかのセットを読み出すべきかを予測する手法もあ
る。

【００１０】この手法の利点として、１サイクル後に次
に読み出すべきキャッシュのラインを予測できるので、
分岐の予測率が高ければ効率のよい命令フェッチを行う
ことが可能である。また、すべてのアドレスを持たない
ため、６４ビットマシンなどの広いアドレス空間を持っ
たプロセッサに対してはメモリ効率がよい。

【００１１】一方、欠点として、キャッシュのラインを
予測するために、実際の分岐アドレスは分岐命令をデコ
ードするまでわからないことがあげられる。すなわち、
分岐先の上位のアドレスをどこかで作成する必要があ
る。分岐アドレスをなんらかの形で作成し、その後命令
ＴＬＢ１０６をアクセスしてから、キャッシュミス判定
を行なければならないため、キャッシュから読み出した
タグの値をキャッシュミス判定できるパイプラインステ
ージまで保持する必要がある。また、キャッシュミスが
見つかった場合には、実行をそこで中断し、プログラム
カウンタ（ＰＣ）を元に戻してやる必要があり、制御が
複雑になり、かつレジスタなどのハードウェアが増加す
る。

【００１２】一方、キャッシュのライン番号ではなく、
分岐先のアドレスすべてを用意する方法もあるが、特に
６４ビット級のプロセッサにおいては、キャッシュの１
ライン毎に６４ビットのアドレスを用意しなければなら
ず、メモリコストが極めて大きくなる。これは消費電力
の増加につながる。

【００１３】また、キャッシュのライン番号を一切用意
せずに１ライン中に入っている命令の分岐の場所を用意
し、そのアドレスから実際の分岐先のアドレスを計算し
（計算できる場合のみ）分岐する手法もある。

【００１４】この手法の利点としては、分岐先アドレス
を実際に求めているため、キャッシュミス判定が早く可
能であり、アドレスを格納するためのメモリが不要とな
り、メモリの面積、消費電力において有利である。一
方、欠点として、分岐先を予測するまでに必ず時間がか
かることがあげられる。すなわち、予測情報の読み出し
→分岐命令の選択→アドレスの計算のパスが必要になる
ため、２サイクル時間が必要になる場合がある。また、
アドレス計算のために加算器が必要となる。

【００１５】

【発明が解決しようとする課題】以上説明したように、
高度にパイプライン化された従来のデータ処置装置にあ
っては、分岐命令の実行時間が装置全体の性能を左右し
ていたため、分岐命令の迅速な実行が求められていた。
そこで、分岐命令を迅速に実行するために、分岐先を予
測する手法がとられていた。

【００１６】しかしながら、分岐先を予測する従来の手
法にあっては、構成が増加したり制御が複雑になるとい
った不具合を招いていた。

【００１７】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、簡単かつ少な
い構成にして容易な制御により、パイプライン処理にお
けるフェッチステージにおいて分岐方向を予測し得るデ
ータ処理装置を提供することにある。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、記憶領域の全アドレス空間
内において分岐命令の分岐先が予測可能な予め設定され
た分岐予測可能範囲のアドレスを示し、予測分岐先アド
レスの一部となる分岐予測可能アドレスと、過去に算出
された分岐先アドレスが前記分岐予測可能範囲であった
（予測可）か否か（予測否）を示す分岐予測可否情報
と、過去における分岐の成立／不成立を示す分岐履歴情
報とを記憶し、それぞれの情報はフェッチされる命令の
アドレスに対応して記憶され、命令のフェッチに対応し
て読み出され、分岐の成立／不成立が確定する毎に更新
されてなる分岐バッファと、前記分岐バッファから読み
出された分岐予測可否情報と分岐履歴情報に基づいて、
フェッチした命令が分岐するか否かを予測判定する予測
判定回路と、前記予測判定回路によって分岐が予測され
た場合は、命令をフェッチしたフェッチアドレスの一部
に前記分岐バッファから読み出された分岐予測可能アド
レスを連結して予測分岐先アドレスを算出する分岐アド
レス算出回路とを有し、パイプライン処理における命令
フェッチステージにおいて予測分岐先アドレスを求める
ことを特徴とする。

【００１９】請求項２記載の発明は、請求項２記載の発
明において、パイプライン処理におけるデコードステー
ジにおいて分岐命令の分岐先アドレスが算出されて確定
されると、算出された分岐先アドレスの一部を前記分岐
バッファに記憶される前記分岐予測可能アドレスとして
更新し、算出された分岐先アドレスの内前記分岐予測可
能アドレスとして更新された部分を除く分岐先アドレス
と前記分岐アドレス算出回路によって算出された予測分
岐先アドレスの同一部分とが一致した場合は算出された
分岐先アドレスが前記分岐予測可能範囲内のアドレスと
して分岐予測可とし、不一致の場合には算出された分岐
先アドレスが前記分岐予測可能範囲外のアドレスとして
分岐予測否として前記分岐予測可否情報を更新すること
を特徴とする。

【００２０】

【発明の実施の形態】以下、図面を用いてこの発明の一
実施形態を説明する。

【００２１】図１はこの発明の一実施形態に係るデータ
処理装置の構成を示す図である。

【００２２】図１に示すデータ処理装置は、その構成が
パイプライン処理におけるフェッチ（Ｆ）ステージ、デ
コード（Ｄ）ステージ、命令発行（Ｉ）ステージ及び実
行（Ｅ）ステージにそれぞれ分かれており、図２に示す
パイプライン処理の流れにしたがって命令を実行処理
し、フェッチステージにおいて最初に実行順序制御命令
（分岐命令／ジャンプ命令）の分岐予測を行うようにし
ている。

【００２３】まず、この実施形態のデータ処理装置の構
成を説明する前に、このデータ処理装置で実行される命
令の命令フォーマットを図３及び図４を参照して説明す
る。

【００２４】図１に示すデータ処理装置で実行される命
令のフォーマットは、図３に示すように３つのフォーマ
ットに分かれており、それぞれのフィールドの機能は図
３に示す通りである。

【００２５】分岐命令は、図４に示すように、命令フォ
ーマットでは図３に示すＩ−Ｔｙｐｅに属している。例
えば、ＢＥＱ命令は、ｒｓ，ｒｔフィールドで示される
レジスタの内容を比較し、比較結果が等しければ分岐す
る。分岐先のアドレスは、Ｉｍｍｅｄｉａｔｅで示され
る符号付の値を４倍し、分岐命令の命令アドレスに加え
たものになる。ＢＧＥＴＺ命令は、ｒｔフィールドが分
岐の条件を示している。この命令ではｒｓフィールドで
示されるレジスタの内容が０以上であれば分岐する。分
岐先のアドレスは、先のＢＥＱ命令と同じである。

【００２６】ジャンプ命令には、直接ジャンプ先を指定
できる命令、例えばＪ命令と、間接的にジャンプを指定
する命令、例えばＪＲ命令とがある。Ｊ命令は、図３に
示すＪ−Ｔｙｐｅに属しており、ｔａｒｇｅｔを４倍
し、ジャンプ命令のアドレスの上位４ビットと連結した
値をジャンプ先アドレスとしてジャンプを行う。この命
令は無条件にジャンプを行う。ＪＲ命令は、図３に示す
Ｒ−Ｔｙｐｅに属しており、ｒｓフィールドが示すレジ
スタの内容にジャンプする。これは主に多方向分岐、サ
ブルーチンからのリターンに用いられる。この命令の特
性から分岐予測が非常に行い難いため、本実施形態で
は、この命令の予測は割愛する。しかしながら、Ｒｅｔ
ｕｒｎＳｔａｃｋなどのハードウェアを投入すること
により予測は可能になる。

【００２７】次に、本実施形態のデータ処理装置の前提
条件を説明する。

【００２８】ここでは便宜上、キャッシュメモリを搭載
した分岐遅延スロットルなどのスカラプロセッサとす
る。本発明は、キャッシュメモリのないプロセッサや、
分岐遅延スロットがあるようなプロセッサ、またスーパ
ースカラプロセッサでも同様に有効な手法である。

【００２９】また、本発明は、分岐またはジャンプ予測
（以下分岐予測）できる範囲を限定し、例えば図５に示
すようにして限定する。

【００３０】図５に示すように、ある決められたページ
サイズ（この実施形態では８Ｋバイト）を定義し、分岐
／ジャンプ命令が存在するページと同じページに分岐ま
たはジャンプする場合には、分岐先のアドレスが予測可
能であるが、その他の場合には分岐先のアドレスの予測
は不可能とする。なお、分岐をすべきかどうかの予測は
別途分岐の履歴を使って予測を行う。このように制限が
あるため、コンパイラなどのソフトウェアにより、プロ
グラムの位置を制御する必要がある。

【００３１】また、この手法にて分岐先アドレスの予測
が不可能な場合でも、パイプラインの別のステージ（デ
コードステージ）にて、分岐先のアドレスが求まれば分
岐すべきかどうかの予測は可能であるため、そのパイプ
ラインステージから改めて分岐を行える。

【００３２】次に、図１に戻って、この実施形態のデー
タ処理装置の構成を説明する。

【００３３】図１において、データ処理装置は、命令の
フェッチステージにおいて分岐予測を行うための構成と
して、分岐キャッシュ（分岐バッファ）１、予測判定回
路２及び分岐アドレス算出回路３を備え、命令のデコー
ドステージにおいて分岐予測を行うための構成として、
予測判定回路４と分岐アドレス算出回路５を備え、実行
ステージにおいて分岐制御回路６及び分岐履歴更新回路
７を備えており、加えてキャッシュメモリを有するデー
タ処理装置が命令を実行処理するために通常備えてい
る、命令を格納する命令ｄａｔａ８、命令タグ９、命令
ＴＬＢ１０、命令デコーダ１１、レジスタファイル１２
を備えている。

【００３４】分岐キャッシュ１は、図５に示す記憶領域
の全アドレス空間内において分岐命令の分岐先が予測可
能な予め設定された分岐予測可能範囲（８Ｋバイト）の
アドレスを示し、予測分岐先アドレスの一部となる分岐
予測可能アドレス（分岐ページオフセット）と、過去に
算出された分岐先アドレスが分岐予測可能範囲であった
（予測可）か否か（予測否）を示す分岐予測可否情報
と、過去における分岐の成立／不成立を示す分岐履歴情
報とを記憶し、それぞれの情報はフェッチされる命令の
アドレスに対応して記憶され、命令のフェッチに対応し
て読み出され、分岐の成立／不成立が確定する毎に更新
される。

【００３５】予測判定回路２は、分岐キャッシュ１から
読み出された分岐予測可否情報と分岐履歴情報に基づい
て、フェッチした命令が分岐するか否かをフェッチステ
ージにおいて予測判定する。

【００３６】分岐アドレス算出回路３は、予測判定回路
２によって分岐が予測された場合は、命令をフェッチし
たフェッチアドレスの一部に分岐キャッシュ１から読み
出された分岐予測可能アドレスを連結して予測分岐先ア
ドレスを算出する。

【００３７】デコードステージの分岐アドレス算出回路
５と分岐履歴更新回路７は、パイプライン処理における
デコードステージにおいて分岐命令の分岐先アドレスが
算出されて確定されると、算出された分岐先アドレスの
一部を分岐キャッシュ１に記憶される分岐予測可能アド
レスとして更新し、算出された分岐先アドレスの内分岐
予測可能アドレスとして更新された部分を除く分岐先ア
ドレスと分岐アドレス算出回路３によって算出された予
測分岐先アドレスの同一部分とが一致した場合は算出さ
れた分岐先アドレスが分岐予測可能範囲内のアドレスと
して分岐予測可とし、不一致の場合には算出された分岐
先アドレスが分岐予測可能範囲外のアドレスとして分岐
予測否として分岐予測可否情報を更新する。

【００３８】分岐予測は、Ｆステージ、Ｄステージの２
つのステージで行われ、Ｅステージで実際に分岐の条件
を判断し、もし予測が誤っていれは再度分岐を行う。

【００３９】Ｆステージでは、フェッチＰＣ１３を使用
して、命令キャッシュ（命令ｄａｔａ８，命令ダグ９、
分岐キャッシュ１）、命令ＴＬＢ１０をアクセスする。
命令キャッシュ、命令ＴＬＢ１０は一般的な構成である
ため、説明を省略する。命令キャッシュの構成は、セッ
トアソシアティブ、ダイレクトマップでも構わない。ま
た、命令キャッシュがセットアソシアティブ構成の場合
には、分岐キャッシュ１も同様に同じウェイ数のセット
アソシアティブとなる。

【００４０】分岐キャッシュ１には、分岐履歴（２ビッ
ト）、分岐予測可否を示す分岐予測可否情報（１ビッ
ト）、分岐先ページオフセット（１３ビット）が格納さ
れている。

【００４１】分岐履歴は２ビットで構成され、図６に示
すように、２ビットのステートマシンになっている。分
岐命令をＥステージで実行する度に状態が遷移する。分
岐をするかどうかはこのステートマシンから予測する。
分岐予測可否を示すビットは、分岐先アドレスが予測可
能であることを示すビットであり、同時にＦステージで
分岐予測が可能であるかどうかを示すビットである。分
岐先ページオフセットは１３ビットで構成される。これ
は分岐先のアドレスが予測可能な範囲を８Ｋバイトに限
っているためである。このページオフセットとフェッチ
ＰＣ１３の上位５１ビットを連結し、予測分岐先アドレ
スとする。

【００４２】これらの制御ビットは、キャッシュの１ラ
イン内にある命令１つにつき、１組格納されていてもよ
いし、複数の命令に対して１組与えても構わない。複数
の命令に対して１組の制御ビットが対応している場合に
は、これらのビットに加えて、「どの命令に対して分岐
を予測しているか」を示すための命令の位置を示すビッ
トを加えることができる。この「命令の位置を示すビッ
ト」と命令バッファを設け、命令フェッチと分岐予測を
デッカップリングすることにより、パイプラインの次の
ステージにて先行して命令予測が可能となる。

【００４３】分岐キャッシュ１の内容を読み出すと、予
測判定回路２において、分岐履歴情報と分岐予測可否情
報を示すビットを使用して、分岐予測を行うか否かを調
べる。予測判定回路２は図７に示すようにして分岐予測
を行う。

【００４４】分岐判定回路２で判定した結果を使用し
て、分岐アドレス算出回路３で分岐先のアドレスを選択
する。分岐アドレス算出回路３は、図８に示すように、
フェッチＰＣ１３に保持されたフェッチアドレスの上位
５１ビットと分岐先ページオフセットを連結して予測分
岐先アドレスを生成する連結器１４と、フェッチＰＣ１
３のフェッチアドレスに“４“を加算して分岐しない場
合の次アドレスを算出する加算器１５と、予測判定回路
２の判定結果にしたがってフェッチＰＣ１３、連結器１
４又は加算器１５のアドレスを選択するマルチプレクサ
（ＭＵＸ）を備えて構成される。

【００４５】分岐予測が成立した場合には、分岐先ペー
ジオフセット（１３ビット）と、現在のフェッチＰＣ１
３の上位５１ビットを連結して予測分岐先アドレスとす
る。連結動作しか行わないため、加算器が不要であり、
アドレスが簡単に求まるが、ページの外へ分岐するよう
な場合は予測ができない。分岐を行わない場合には、現
在のフェッチＰＣ１３の値に“４”を加えて次の命令ア
ドレスを算出する。パイプラインがストールするような
場合には、現在のフェッチＰＣ１３の値をそのまま出力
する。

【００４６】Ｄステージでは、命令キャッシュから読み
出したデータをデコーダ１１でデコードする。また、Ｆ
ステージで予測できなかった命令やページ外への分岐命
令の予測、そして間違って分岐予測をした場合のリカバ
リもこのステージで行う。

【００４７】デコードステージの予測判定回路５では、
分岐キャッシュ１から読み出した分岐履歴情報と分岐予
測可否情報を示すビット、Ｆステージで判定した分岐予
測結果、命令のデコード結果（分岐命令／ジャンプ命令
であるかどうかを判定）を使用して、改めて分岐予測が
可能かどうかを調べる。これらは図９に示すようにして
判定される。Ｄステージでは、すでに命令が分岐命令／
ジャンプ命令であることが判明しているため、実際に分
岐すべきアドレスを計算することができる。

【００４８】分岐アドレス算出回路５は、図１０に示す
ように構成されて分岐先アドレスの算出を行う。分岐命
令は、命令からＩｍｍｅｄｉａｔｅ値を取り出し、２ビ
ットシフトと符号拡張を行い、フェッチＰＣ１３に加算
する。Ｄステージでは、無条件ジャンプＪ命令に対して
もデコードを行い、ジャンプ動作を行う。予測判定回路
４で求めた分岐予測の結果において、分岐予測が成立し
ていれば分岐を行う。

【００４９】分岐アドレス算出回路５では、求めた分岐
先のアドレスが次の実行の際にＦステージで算出可能で
あるかどうかを示す分岐予測可否情報として、図１０に
示す分岐加算器１７のビット１３からのオーバフロー情
報を取り出す。取り出されたビット１３がオーバフロー
しているならば、上位１６ビットは変化している。すな
わち、８Ｋバイトのページサイズからはみ出しているこ
とを示すことにある。また、分岐命令やジャンプ命令で
ない命令で分岐が行われているような場合には、デコー
ドＰＣ１８に４バイト分を加え、次の命令の先頭アドレ
スを求めて、命令の実行をやりなおす。

【００５０】Ｉステージでは、分岐命令実行に必要なレ
ジスタを読み出す。図４に示すように、命令フォーマッ
トのｒｓ，ｒｔフィールドを使ってレジスタファイル１
２を読み出す。またＩステージでは、分岐が予測された
が、実際には分岐しなかったことがわかった場合には、
元のプログラムの流れに戻るための戻り先のアドレス計
算を行う。図１に示すデータ処理装置では、遅延分岐を
採用していないため、次の命令の先頭アドレスを求める
ため、１命令分の命令長（４バイト）を分岐命令のアド
レスに加える。

【００５１】Ｅステージでは、分岐条件の判定を行い、
分岐が成立したか否かをチェックする。分岐の条件の判
定は、予測ではなく本来の命令の実行として行う。Ｆス
テージ、Ｄステージで行ってきた分岐予測の結果は、フ
リップフロップ（Ｆ／Ｆ）で順番に下流のパイプライン
に転送される。これらの結果と、本来の結果が正しいか
どうかをチェックする。さらに、予測した予測分岐先ア
ドレスが本当に正しいかどうかもチェックする。このチ
ェックは、分岐制御回路６が図１１に示すようにして行
う。

【００５２】分岐予測の結果が正しくない、もしくは、
予測した分岐先アドレスが正しくない場合には、再度正
しい分岐先アドレスに分岐をしなおす。また、Ｅステー
ジでは、次に同じ分岐命令を実行する時のために、分岐
キャッシュ１を更新する。分岐履歴情報は、分岐履歴更
新回路７によって図６に示すステートマシンのアルゴリ
ズムで更新を行い、その結果を分岐キャッシュ１に書き
込む。分岐予測可否情報は、オーバフローとしてＩステ
ージの分岐アドレス算出回路５で求めている。これをＥ
ステージに転送して分岐キャッシュ１に書き込む。分岐
先のページオフセットは、分岐先アドレスの下位１３ビ
ットをそのまま格納する。

【００５３】このように、Ｅステージにおいて分岐情報
を更新するため、初めて実行する分岐命令に関しては分
岐キャッシュ１に情報が入っていない。初めて分岐／ジ
ャンプを実行する場合には、Ｆステージにおける分岐の
予測は行わず、Ｄステージで分岐を予測する。

【００５４】このような実施形態においては、パイプラ
イン処理におけるフェッチステージにおいて分岐を予測
することが可能となり、分岐命令を迅速に実行処理する
ことができる。また、予測できる範囲を特定の領域内に
限定しているので、ハードウェア量を簡単にして、制御
を容易にすることができる。

【００５５】図１２はこの発明の他の実施形態に係るデ
ータ処理装置の構成を示す図であり、図１２に示す実施
形態は、データ処理装置にキャッシュメモリを備えてい
ないデータ処理装置に本発明を適用した実施形態であ
り、その特徴とするところは、分岐キャッシュ１に代え
て、ＢＨＴ(Branch Histry Table) １９に分岐履歴情報
を保持し、ＢＯＢ(Branch Offset Buffer)２０に分岐予
測可否情報と分岐先ページオフセットを記憶するように
したことにあり、上記実施形態と同様な効果を得ること
ができる。

【００５６】この発明の実施形態の分岐キャッシュ１と
分岐アドレス算出回路３の組合せは、ほぼBranch Targe
t Bufferと等価な機能を果たす。分岐先のアドレスを全
ビット求めることができるため、キャッシュのライン予
測のようなキャッシュに特化することはない。

【００５７】また、独立にＢＨＴ(Branch Histry Tabl
e) とページオフセットのメモリを別々に設け、ＢＨＴ
用のメモリをより大きくとることにより、Ｄステージで
の分岐予測率を高めることができる。

【００５８】

【発明の効果】以上説明したように、この発明によれ
ば、過去の分岐の履歴及び過去の分岐先の予測の可否を
示す情報を用いて、分岐先の予測可能範囲を特定の領域
内に限定して分岐方向を予測するようにしたので、簡単
かつ少ない構成にして容易な制御により、命令のフェッ
チステージにおいて分岐先の予測を行うことができる。
これにより、分岐命令を迅速に実行することが可能とな
り、高度にパイプライン化されたデータ処理装置の処理
速度を向上させることができる。

【図面の簡単な説明】

【図１】この発明の一実施形態に係るデータ処理装置の
構成を示す図である。

【図２】図１に示す装置におけるパイプラインの構成を
示す図である。

【図３】図１に示す装置で実行される命令のフォーマッ
トを示す図である。

【図４】図１に示す装置で実行される分岐命令、ジャン
プ命令のフォーマットを示す図である。

【図５】メモリ空間における分岐予測が可能となる範囲
を示す図である。

【図６】分岐履歴の更新アルゴリズムを示す図である。

【図７】図１に示す予測判定回路２の動作を示す図であ
る。

【図８】図１に示す分岐アドレス算出回路３の構成を示
す図である。

【図９】図１に示す予測判定回路４の動作を示す図であ
る。

【図１０】図１に示す分岐アドレス算出回路５の構成を
示す図である。

【図１１】図１に示す分岐制御回路６の動作を示す図で
ある。

【図１２】この発明の他の実施形態に係るデータ処理装
置の構成を示す図である。

【図１３】ＢＴＢを用いて分岐予測を行う従来のデータ
処理装置の構成を示す図である。

【図１４】キャッシュのライン番号を用いて分岐予測を
行う従来のデータ処理装置の構成を示す図である。

【符号の説明】

１分岐キャッシュ２，４予測判定回路３，５分岐アドレス算出回路６分岐制御回路７分岐履歴更新回路８命令ｄａｔａ９命令タグ１０命令ＴＬＢ１１デコーダ１２レジスタファイル１３フェッチＰＣ１４連結器１５，１８加算器１６マルチプレクサ１７デコードＰＣ１９ＢＨＴ２０ＢＯＢ

Claims

【特許請求の範囲】

【請求項１】記憶領域の全アドレス空間内において分
岐命令の分岐先が予測可能な予め設定された分岐予測可
能範囲のアドレスを示し、予測分岐先アドレスの一部と
なる分岐予測可能アドレスと、過去に算出された分岐先
アドレスが前記分岐予測可能範囲であった（予測可）か
否か（予測否）を示す分岐予測可否情報と、過去におけ
る分岐の成立／不成立を示す分岐履歴情報とを記憶し、
それぞれの情報はフェッチされる命令のアドレスに対応
して記憶され、命令のフェッチに対応して読み出され、
分岐の成立／不成立が確定する毎に更新されてなる分岐
バッファと、前記分岐バッファから読み出された分岐予測可否情報と
分岐履歴情報に基づいて、フェッチした命令が分岐する
か否かを予測判定する予測判定回路と、前記予測判定回路によって分岐が予測された場合は、命
令をフェッチしたフェッチアドレスの一部に前記分岐バ
ッファから読み出された分岐予測可能アドレスを連結し
て予測分岐先アドレスを算出する分岐アドレス算出回路
とを有し、パイプライン処理における命令フェッチステージにおい
て予測分岐先アドレスを求めることを特徴とするデータ
処理装置。
【請求項２】パイプライン処理におけるデコードステ
ージにおいて分岐命令の分岐先アドレスが算出されて確
定されると、算出された分岐先アドレスの一部を前記分
岐バッファに記憶される前記分岐予測可能アドレスとし
て更新し、算出された分岐先アドレスの内前記分岐予測
可能アドレスとして更新された部分を除く分岐先アドレ
スと前記分岐アドレス算出回路によって算出された予測
分岐先アドレスの同一部分とが一致した場合は算出され
た分岐先アドレスが前記分岐予測可能範囲内のアドレス
として分岐予測可とし、不一致の場合には算出された分
岐先アドレスが前記分岐予測可能範囲外のアドレスとし
て分岐予測否として前記分岐予測可否情報を更新するこ
とを特徴とする請求項１記載のデータ処理装置。