JPH06266556A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH06266556A JPH06266556A JP5054342A JP5434293A JPH06266556A JP H06266556 A JPH06266556 A JP H06266556A JP 5054342 A JP5054342 A JP 5054342A JP 5434293 A JP5434293 A JP 5434293A JP H06266556 A JPH06266556 A JP H06266556A
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- 230000001360 synchronised effect Effects 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 14
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- 238000010586 diagram Methods 0.000 description 17
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- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/30101—Special purpose registers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3804—Instruction prefetching for branches, e.g. hedging, branch folding
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Abstract
(57)【要約】
【目的】 本発明はデータ処理装置の改善に関し、専用
のコピーレジスタを持つことなく、ジャンプ命令を高速
に処理することを目的とする。 【構成】 命令バッファ手段１１，命令実行制御手段１
２，分岐命令操作手段１３，演算手段１４及び汎用記憶
手段１５を具備し、命令実行制御手段１２に設けられた
レジスタ選択部12Ａは命令で使用されないタイミングで
は、予め定められた特定番号の汎用記憶手段１５を１つ
の読出しポートに選択読出をし、分岐命令操作手段１３
に設けられた分岐命令検出部13Ａは命令バッファ手段１
１から読み出された命令コードを解読して汎用記憶手段
１５によって指定されたアドレスを分岐する分岐命令を
検出し、また、命令フェッチ要求部13Ｂは分岐命令検出
に基づいて一時記憶手段１６が保持する内容を命令フェ
ッチアドレスバス１９に出力し、分岐命令で指定された
汎用記憶手段１５が特定番号の汎用記憶手段１５に一致
する場合に、一時記憶手段１６が保持する内容を有効化
することを含み構成する。
のコピーレジスタを持つことなく、ジャンプ命令を高速
に処理することを目的とする。 【構成】 命令バッファ手段１１，命令実行制御手段１
２，分岐命令操作手段１３，演算手段１４及び汎用記憶
手段１５を具備し、命令実行制御手段１２に設けられた
レジスタ選択部12Ａは命令で使用されないタイミングで
は、予め定められた特定番号の汎用記憶手段１５を１つ
の読出しポートに選択読出をし、分岐命令操作手段１３
に設けられた分岐命令検出部13Ａは命令バッファ手段１
１から読み出された命令コードを解読して汎用記憶手段
１５によって指定されたアドレスを分岐する分岐命令を
検出し、また、命令フェッチ要求部13Ｂは分岐命令検出
に基づいて一時記憶手段１６が保持する内容を命令フェ
ッチアドレスバス１９に出力し、分岐命令で指定された
汎用記憶手段１５が特定番号の汎用記憶手段１５に一致
する場合に、一時記憶手段１６が保持する内容を有効化
することを含み構成する。
Description
【０００１】〔目次〕 産業上の利用分野 従来の技術（図８） 発明が解決しようとする課題 課題を解決するための手段（図１） 作用 実施例（図２〜７） 発明の効果
【０００２】
【産業上の利用分野】本発明は、データ処理装置に関す
るものであり、更に詳しく言えば、分岐命令時の処理速
度を高速にするコピー機能を備えた装置の改善に関する
ものである。近年，マイクロプロセッサ等のデータ処理
装置は性能を向上させるため、パイプライン処理方式や
複数命令の並列実行等の手法が一般に良く使用される。
るものであり、更に詳しく言えば、分岐命令時の処理速
度を高速にするコピー機能を備えた装置の改善に関する
ものである。近年，マイクロプロセッサ等のデータ処理
装置は性能を向上させるため、パイプライン処理方式や
複数命令の並列実行等の手法が一般に良く使用される。
【０００３】これによれば、命令のパイプライン実行の
際に、該命令と次の命令実行の間に隙間があるとデータ
処理性能が低下するため、命令プリフェッチバッファを
備え、パイプラインの命令供給を途絶えさせないように
考慮している。しかし、ジャンプ命令が出現した場合に
は、その分岐先アドレスを計算して新たなアドレスから
命令フェッチをやり直す必要がある。このため、命令供
給に隙間が発生してしまう。また、ジャンプ命令の分岐
先アドレスの指定方法として、汎用レジスタを分岐アド
レスとする方法を採る場合には、汎用レジスタを読出し
たり、汎用レジスタからデータを転送する時間が必要と
なる。
際に、該命令と次の命令実行の間に隙間があるとデータ
処理性能が低下するため、命令プリフェッチバッファを
備え、パイプラインの命令供給を途絶えさせないように
考慮している。しかし、ジャンプ命令が出現した場合に
は、その分岐先アドレスを計算して新たなアドレスから
命令フェッチをやり直す必要がある。このため、命令供
給に隙間が発生してしまう。また、ジャンプ命令の分岐
先アドレスの指定方法として、汎用レジスタを分岐アド
レスとする方法を採る場合には、汎用レジスタを読出し
たり、汎用レジスタからデータを転送する時間が必要と
なる。
【０００４】このため、一時レジスタとは別に専用のコ
ピーレジスタが設けられ、特定番号の汎用レジスタによ
り指定される分岐アドレスへのジャンプ命令の高速化が
図られる。しかし、このようなコピーレジスタを持つ場
合には、ハード量の増大やコピーレジスタの内容をレジ
スタファイル内のレジスタ内容と一致させなくてはなら
ない。特に演算部の数を増加し、処理の並列度を高めた
い場合には、レジスタファイルの書込み数も多くなるこ
とから、いずれのポートからの書込みに対してもレジス
タファイル内容とコピーレジスタの内容とを一致させる
ためのハードウエアコストが増大をするという問題があ
る。
ピーレジスタが設けられ、特定番号の汎用レジスタによ
り指定される分岐アドレスへのジャンプ命令の高速化が
図られる。しかし、このようなコピーレジスタを持つ場
合には、ハード量の増大やコピーレジスタの内容をレジ
スタファイル内のレジスタ内容と一致させなくてはなら
ない。特に演算部の数を増加し、処理の並列度を高めた
い場合には、レジスタファイルの書込み数も多くなるこ
とから、いずれのポートからの書込みに対してもレジス
タファイル内容とコピーレジスタの内容とを一致させる
ためのハードウエアコストが増大をするという問題があ
る。
【０００５】そこで、専用のコピーレジスタを持つこと
なく、ジャンプ命令を高速に処理することができる装置
が望まれている。
なく、ジャンプ命令を高速に処理することができる装置
が望まれている。
【０００６】
【従来の技術】図８は、従来例に係るデータ処理装置の
構成図である。例えば、分岐命令時の処理速度を高速に
するコピーレジスタを備えたデータ処理装置は、図８に
おいて、命令バッファ１，命令実行制御部２，命令先取
り制御部３及び演算部（以下ＡＬＵという）４，汎用レ
ジスタ５，一時レジスタ６，ＧＲ３コピーレジスタ７，
他の演算部（以下ＡＵともいう）８及び他のレジスタ９
から成る。
構成図である。例えば、分岐命令時の処理速度を高速に
するコピーレジスタを備えたデータ処理装置は、図８に
おいて、命令バッファ１，命令実行制御部２，命令先取
り制御部３及び演算部（以下ＡＬＵという）４，汎用レ
ジスタ５，一時レジスタ６，ＧＲ３コピーレジスタ７，
他の演算部（以下ＡＵともいう）８及び他のレジスタ９
から成る。
【０００７】なお、ＧＲ３コピーレジスタ７は汎用レジ
スタ５の中から分岐される特定番号ＧＲ３と同一の内容
を常に保持するものであり、一時レジスタ６は汎用レジ
スタ５の読出しポートに出力されたデータを一時保持す
るものである。当該データ処理装置の機能は、命令バッ
ファ１に蓄えらた命令が命令実行制御部２に読み出され
ると、該命令コードが命令実行制御部２により解読さ
れ、該命令コードの解読結果に基づいてＡＬＵ４，汎用
レジスタ５，一時レジスタ６及びＧＲ３コピーレジスタ
７が出力制御される。例えば、ジャンプ（分岐）命令を
実行する場合に、汎用レジスタ５から読み出されたデー
タを一時レジスタ６を通して命令アドレスバスに出力
し、分岐命令フェッチを行う。但し、特定番号の汎用レ
ジスタ５で分岐アドレスが指定される場合には、ＧＲ３
コピーレジスタ７から分岐アドレスを読出し、該データ
に基づいてジャンプ命令を実行する。
スタ５の中から分岐される特定番号ＧＲ３と同一の内容
を常に保持するものであり、一時レジスタ６は汎用レジ
スタ５の読出しポートに出力されたデータを一時保持す
るものである。当該データ処理装置の機能は、命令バッ
ファ１に蓄えらた命令が命令実行制御部２に読み出され
ると、該命令コードが命令実行制御部２により解読さ
れ、該命令コードの解読結果に基づいてＡＬＵ４，汎用
レジスタ５，一時レジスタ６及びＧＲ３コピーレジスタ
７が出力制御される。例えば、ジャンプ（分岐）命令を
実行する場合に、汎用レジスタ５から読み出されたデー
タを一時レジスタ６を通して命令アドレスバスに出力
し、分岐命令フェッチを行う。但し、特定番号の汎用レ
ジスタ５で分岐アドレスが指定される場合には、ＧＲ３
コピーレジスタ７から分岐アドレスを読出し、該データ
に基づいてジャンプ命令を実行する。
【０００８】また、ＡＵ８では、プログラムカウンタ相
対分岐アドレスのような他の分岐命令タイプの分岐命令
アドレスが計算され、その結果が他のレジスタ９に分岐
アドレスとして保持される。
対分岐アドレスのような他の分岐命令タイプの分岐命令
アドレスが計算され、その結果が他のレジスタ９に分岐
アドレスとして保持される。
【０００９】
【発明が解決しようとする課題】ところで、従来例によ
れば、命令のパイプライン実行の際に、該命令と次の命
令実行の間に隙間があると性能が低下するため、命令
（プリフェッチ）バッファ１を備え、パイプラインの命
令供給を途絶えさせないように考慮している。しかし、
ジャンプ命令が出現した場合には、その分岐先アドレス
を計算して新たなアドレスから命令フェッチをやり直す
必要があるため、命令供給に隙間が発生してしまう。そ
こで、ジャンプ命令の分岐先アドレスの計算方法として
は、ジャンプ命令自身の命令アドレス，すなわち、当該
処理装置の持つプログラムカウンタの示すアドレスに対
して相対的に分岐アドレスを指定する方法、又は、汎用
レジスタ５の内容によって指定する方法のいずれか一方
が採用される。前者の場合は、ベースとなるレジスタが
プログラムカウンタに特定され、分岐先アドレスも固定
であるから、データ処理の高速化がし易い。
れば、命令のパイプライン実行の際に、該命令と次の命
令実行の間に隙間があると性能が低下するため、命令
（プリフェッチ）バッファ１を備え、パイプラインの命
令供給を途絶えさせないように考慮している。しかし、
ジャンプ命令が出現した場合には、その分岐先アドレス
を計算して新たなアドレスから命令フェッチをやり直す
必要があるため、命令供給に隙間が発生してしまう。そ
こで、ジャンプ命令の分岐先アドレスの計算方法として
は、ジャンプ命令自身の命令アドレス，すなわち、当該
処理装置の持つプログラムカウンタの示すアドレスに対
して相対的に分岐アドレスを指定する方法、又は、汎用
レジスタ５の内容によって指定する方法のいずれか一方
が採用される。前者の場合は、ベースとなるレジスタが
プログラムカウンタに特定され、分岐先アドレスも固定
であるから、データ処理の高速化がし易い。
【００１０】これに対して、後者の場合，すなわち、汎
用レジスタ５により指定される分岐アドレスへのジャン
プ命令の場合には、複数のレジスタ，例えば、システム
で定義される汎用レジスタ５の数からデータの選択読出
を行い、そのデータを転送する必要がある。しかも、レ
ジスタの内容を書換えることにより、分岐先アドレスが
可変するため、高速化がより困難となる。
用レジスタ５により指定される分岐アドレスへのジャン
プ命令の場合には、複数のレジスタ，例えば、システム
で定義される汎用レジスタ５の数からデータの選択読出
を行い、そのデータを転送する必要がある。しかも、レ
ジスタの内容を書換えることにより、分岐先アドレスが
可変するため、高速化がより困難となる。
【００１１】このような汎用レジスタ５を使用するジャ
ンプ命令の高速化手法の一例では、特定の汎用レジスタ
５をジャンプ命令用に優先的に割り当て、このレジスタ
のコピーレジスタ７を汎用レジスタ５のレジスタファイ
ルとは別に持つことにより、汎用レジスタ５の読出し及
び転送時間や汎用レジスタ５のレジスタファイルの読出
しポートが使用できるまで待つといった遅延の問題から
開放される。
ンプ命令の高速化手法の一例では、特定の汎用レジスタ
５をジャンプ命令用に優先的に割り当て、このレジスタ
のコピーレジスタ７を汎用レジスタ５のレジスタファイ
ルとは別に持つことにより、汎用レジスタ５の読出し及
び転送時間や汎用レジスタ５のレジスタファイルの読出
しポートが使用できるまで待つといった遅延の問題から
開放される。
【００１２】なお、コンパイラは、この特定番号（ＧＲ
３）の汎用レジスタ５をジャンプ命令用に優先的に割り
つけるようにすれば、その特定番号の汎用レジスタ５を
使用した場合については当該処理装置の高速化を図るこ
とが可能となる。しかし、そのようなコピーレジスタ７
を持つ場合には、ハード量の増大やコピーレジスタ７の
内容をレジスタファイル内のレジスタ内容と一致させな
くてはならない。特にＡＬＵ４の数を増加し、データ処
理の並列度を高めたい場合には、レジスタファイルの書
込み数も多くなることから、いずれのポートからの書込
みに対してもレジスタファイル内容とコピーレジスタ７
の内容とを一致させるためのハードウエアコストが増大
をするという問題がある。
３）の汎用レジスタ５をジャンプ命令用に優先的に割り
つけるようにすれば、その特定番号の汎用レジスタ５を
使用した場合については当該処理装置の高速化を図るこ
とが可能となる。しかし、そのようなコピーレジスタ７
を持つ場合には、ハード量の増大やコピーレジスタ７の
内容をレジスタファイル内のレジスタ内容と一致させな
くてはならない。特にＡＬＵ４の数を増加し、データ処
理の並列度を高めたい場合には、レジスタファイルの書
込み数も多くなることから、いずれのポートからの書込
みに対してもレジスタファイル内容とコピーレジスタ７
の内容とを一致させるためのハードウエアコストが増大
をするという問題がある。
【００１３】本発明は、かかる従来例の問題点に鑑み創
作されたものであり、専用のコピーレジスタを持つこと
なく、ジャンプ命令を高速に処理することが可能となる
データ処理装置の提供を目的とする。
作されたものであり、専用のコピーレジスタを持つこと
なく、ジャンプ命令を高速に処理することが可能となる
データ処理装置の提供を目的とする。
【００１４】
【課題を解決するための手段】図１は、本発明に係るデ
ータ処理装置の原理図を示している。本発明のデータ処
理装置は図１に示すように、命令を蓄える命令バッファ
手段１１と、前記命令バッファ手段１１から読み出され
た命令コードを解読し、該デコード結果に基づいて命令
の実行を制御する命令実行制御手段１２と、前記命令実
行制御手段１２によって制御される演算手段１４及び汎
用記憶手段１５と、前記汎用記憶手段１５の読出しポー
トの１つに読み出されたデータを受取り保持する一時記
憶手段１６と、前記汎用記憶手段１５により分岐先アド
レスが指定される分岐命令操作手段１３とを具備し、前
記命令実行制御手段１２にレジスタ選択部12Ａが設けら
れ、前記レジスタ選択部12Ａは命令で使用されないタイ
ミングでは、予め定められた特定番号の汎用記憶手段１
５の内容を読出しポートの１つに選択読出をして一時記
憶手段１６に保持し、前記分岐命令操作手段１３に分岐
命令検出部13Ａ及び命令フェッチ要求部13Ｂが設けら
れ、前記分岐命令検出部13Ａは命令バッファ手段１１か
ら読み出された命令コードを解読して汎用記憶手段１５
によって指定されたアドレスへ分岐する分岐命令を検出
し、前記命令フェッチ要求部13Ｂは分岐命令検出に基づ
いて前記一時記憶手段１６が保持する内容を命令フェッ
チアドレスバス１９に出力し、前記分岐命令で指定され
た汎用記憶手段１５が前記特定番号の汎用記憶手段１５
に一致する場合に、前記一時記憶手段１６が保持する内
容を有効化することを特徴とする。
ータ処理装置の原理図を示している。本発明のデータ処
理装置は図１に示すように、命令を蓄える命令バッファ
手段１１と、前記命令バッファ手段１１から読み出され
た命令コードを解読し、該デコード結果に基づいて命令
の実行を制御する命令実行制御手段１２と、前記命令実
行制御手段１２によって制御される演算手段１４及び汎
用記憶手段１５と、前記汎用記憶手段１５の読出しポー
トの１つに読み出されたデータを受取り保持する一時記
憶手段１６と、前記汎用記憶手段１５により分岐先アド
レスが指定される分岐命令操作手段１３とを具備し、前
記命令実行制御手段１２にレジスタ選択部12Ａが設けら
れ、前記レジスタ選択部12Ａは命令で使用されないタイ
ミングでは、予め定められた特定番号の汎用記憶手段１
５の内容を読出しポートの１つに選択読出をして一時記
憶手段１６に保持し、前記分岐命令操作手段１３に分岐
命令検出部13Ａ及び命令フェッチ要求部13Ｂが設けら
れ、前記分岐命令検出部13Ａは命令バッファ手段１１か
ら読み出された命令コードを解読して汎用記憶手段１５
によって指定されたアドレスへ分岐する分岐命令を検出
し、前記命令フェッチ要求部13Ｂは分岐命令検出に基づ
いて前記一時記憶手段１６が保持する内容を命令フェッ
チアドレスバス１９に出力し、前記分岐命令で指定され
た汎用記憶手段１５が前記特定番号の汎用記憶手段１５
に一致する場合に、前記一時記憶手段１６が保持する内
容を有効化することを特徴とする。
【００１５】また、本発明のデータ処理装置において、
前記レジスタ選択部12Ａにフラグレジスタ22Ａが設けら
れ、前記フラグレジスタ22Ａは一時記憶手段１６が特定
番号の汎用記憶手段１５と同一内容を保持しているか否
かを識別することを特徴とする。さらに、本発明のデー
タ処理装置において、前記分岐命令操作手段１３は、実
行中の命令によって汎用記憶手段１５の読出しポートの
特定の１つが使用されない時に、前記読出しポートに特
定番号の汎用記憶手段１５を選択読み出すように指示
し、前記選択読み出されたデータを一時記憶手段１６に
取り込むように指示すると同時にフラグレジスタ22Ａを
セットしたり、前記読出しポートにいくつかの命令の実
行に応じて汎用記憶手段１５のいずれかを選択読出して
該一時記憶手段１６に取り込むように指示すると同時に
フラグレジスタ22Ａをリセットし、前記命令の実行に応
じ、該命令で指定された汎用記憶手段１５に書込みを予
約し、同期あるいは非同期の処理の結果予約された汎用
記憶手段１５に書込みが実行されるまで、予約状況を保
持し、前記命令バッファ手段１１から読み出された命令
コードを解読し、特定番号の汎用記憶手段１５で分岐ア
ドレスを指定する分岐命令を検出した場合に、前記フラ
グレジスタ22Ａがセットされた状態であり、かつ、その
分岐命令以前の命令によって、該特定番号の汎用記憶手
段１５の書込みが予定されていないならば、該一時記憶
手段１６に保持された内容をアドレスとして命令フェッ
チを行うように命令フェッチアドレスを切り換えること
を特徴とする。
前記レジスタ選択部12Ａにフラグレジスタ22Ａが設けら
れ、前記フラグレジスタ22Ａは一時記憶手段１６が特定
番号の汎用記憶手段１５と同一内容を保持しているか否
かを識別することを特徴とする。さらに、本発明のデー
タ処理装置において、前記分岐命令操作手段１３は、実
行中の命令によって汎用記憶手段１５の読出しポートの
特定の１つが使用されない時に、前記読出しポートに特
定番号の汎用記憶手段１５を選択読み出すように指示
し、前記選択読み出されたデータを一時記憶手段１６に
取り込むように指示すると同時にフラグレジスタ22Ａを
セットしたり、前記読出しポートにいくつかの命令の実
行に応じて汎用記憶手段１５のいずれかを選択読出して
該一時記憶手段１６に取り込むように指示すると同時に
フラグレジスタ22Ａをリセットし、前記命令の実行に応
じ、該命令で指定された汎用記憶手段１５に書込みを予
約し、同期あるいは非同期の処理の結果予約された汎用
記憶手段１５に書込みが実行されるまで、予約状況を保
持し、前記命令バッファ手段１１から読み出された命令
コードを解読し、特定番号の汎用記憶手段１５で分岐ア
ドレスを指定する分岐命令を検出した場合に、前記フラ
グレジスタ22Ａがセットされた状態であり、かつ、その
分岐命令以前の命令によって、該特定番号の汎用記憶手
段１５の書込みが予定されていないならば、該一時記憶
手段１６に保持された内容をアドレスとして命令フェッ
チを行うように命令フェッチアドレスを切り換えること
を特徴とする。
【００１６】また、本発明のデータ処理装置において、
前記命令バッファ手段１１から読み出された命令コード
を解読し、汎用記憶手段１５で分岐アドレスを指定する
分岐命令を検出した場合に、該一時記憶手段１６に保持
された内容をアドレスとして命令フェッチを開始し、前
記命令が特定番号の汎用記憶手段１５以外を指定した場
合，前記フラグレジスタ22Ａがリセットされている場合
又は前記汎用記憶手段１５への書込みが分岐命令以前の
命令操作によって予定されている場合のいずれか１つ以
上の要因によって、前記命令フェッチを取り消すことを
特徴とする。
前記命令バッファ手段１１から読み出された命令コード
を解読し、汎用記憶手段１５で分岐アドレスを指定する
分岐命令を検出した場合に、該一時記憶手段１６に保持
された内容をアドレスとして命令フェッチを開始し、前
記命令が特定番号の汎用記憶手段１５以外を指定した場
合，前記フラグレジスタ22Ａがリセットされている場合
又は前記汎用記憶手段１５への書込みが分岐命令以前の
命令操作によって予定されている場合のいずれか１つ以
上の要因によって、前記命令フェッチを取り消すことを
特徴とする。
【００１７】さらに、本発明のデータ処理装置におい
て、前記分岐命令検出部13Ａにプリデコード回路23Ａ及
びジャンプ制御部23Ｂが設けられ、前記プリデコード回
路23Ａは特定の分岐命令の検出によって、前記一時記憶
手段１６の保持内容をアドレスとする命令フェッチを開
始し、前記ジャンプ制御部23Ｂは、前記命令実行制御部
１２のデコード結果による前記一時記憶手段１６の内容
からの命令フェッチが誤りであると判断された場合に、
前記命令フェッチを取り消すことを特徴とし、上記目的
を達成する。
て、前記分岐命令検出部13Ａにプリデコード回路23Ａ及
びジャンプ制御部23Ｂが設けられ、前記プリデコード回
路23Ａは特定の分岐命令の検出によって、前記一時記憶
手段１６の保持内容をアドレスとする命令フェッチを開
始し、前記ジャンプ制御部23Ｂは、前記命令実行制御部
１２のデコード結果による前記一時記憶手段１６の内容
からの命令フェッチが誤りであると判断された場合に、
前記命令フェッチを取り消すことを特徴とし、上記目的
を達成する。
【００１８】
【作用】本発明のデータ処理装置によれば、図１に示す
ように命令バッファ手段１１，命令実行制御手段１２，
分岐命令操作手段１３，演算手段１４，汎用記憶手段１
５及び一時記憶手段１６が具備され、命令実行制御手段
１２にレジスタ選択部12Ａが設けられ、分岐命令操作手
段１３に分岐命令検出部13Ａ及び命令フェッチ要求部13
Ｂが設けられる。
ように命令バッファ手段１１，命令実行制御手段１２，
分岐命令操作手段１３，演算手段１４，汎用記憶手段１
５及び一時記憶手段１６が具備され、命令実行制御手段
１２にレジスタ選択部12Ａが設けられ、分岐命令操作手
段１３に分岐命令検出部13Ａ及び命令フェッチ要求部13
Ｂが設けられる。
【００１９】例えば、命令バッファ手段１１から読み出
された命令コードが命令実行制御手段１２により解読さ
れると、該デコード結果に基づいて命令実行制御手段１
２によって命令が実行制御され、その命令で指定された
演算が演算手段１４により行われ、その結果データが汎
用記憶手段１５に保持される。また、汎用記憶手段１５
の１つの読出しポートに読み出されたデータが一時記憶
手段１６に受取り保持され、汎用記憶手段１５により指
定された分岐アドレスへの分岐命令操作が分岐命令操作
手段１３により実行制御される。
された命令コードが命令実行制御手段１２により解読さ
れると、該デコード結果に基づいて命令実行制御手段１
２によって命令が実行制御され、その命令で指定された
演算が演算手段１４により行われ、その結果データが汎
用記憶手段１５に保持される。また、汎用記憶手段１５
の１つの読出しポートに読み出されたデータが一時記憶
手段１６に受取り保持され、汎用記憶手段１５により指
定された分岐アドレスへの分岐命令操作が分岐命令操作
手段１３により実行制御される。
【００２０】この際に、命令実行制御手段１２に設けら
れたレジスタ選択部12Ａにより、命令で使用されないタ
イミングにおいて、予め定められた特定番号の汎用記憶
手段１５が１つの読出しポートに選択読出され、命令バ
ッファ手段１１から読み出された命令コードの解読結果
に基づき、汎用記憶手段１５によって指定されたアドレ
スが該分岐命令操作手段１３に設けられた分岐命令検出
部13Ａにより検出され、その分岐操作が実行される。
れたレジスタ選択部12Ａにより、命令で使用されないタ
イミングにおいて、予め定められた特定番号の汎用記憶
手段１５が１つの読出しポートに選択読出され、命令バ
ッファ手段１１から読み出された命令コードの解読結果
に基づき、汎用記憶手段１５によって指定されたアドレ
スが該分岐命令操作手段１３に設けられた分岐命令検出
部13Ａにより検出され、その分岐操作が実行される。
【００２１】また、命令フェッチ要求部13Ｂでは、分岐
命令検出に基づいて一時記憶手段１６で保持された内容
が命令フェッチアドレスバス１９に出力される。ここ
で、分岐命令で指定された汎用記憶手段１５の番号が予
め定められた特定番号に一致する場合には、一時記憶手
段１６に予め転送され、その保持している内容が有効化
される。
命令検出に基づいて一時記憶手段１６で保持された内容
が命令フェッチアドレスバス１９に出力される。ここ
で、分岐命令で指定された汎用記憶手段１５の番号が予
め定められた特定番号に一致する場合には、一時記憶手
段１６に予め転送され、その保持している内容が有効化
される。
【００２２】このため、汎用記憶手段１５の１つの読出
しポートを命令で明示的に使用しない場合には、特定番
号の汎用記憶手段１５が読み出されるようにすることに
より、読み出された内容を一時記憶手段１６に保持し、
ジャンプ命令を検出した時であって、ジャンプ先アドレ
スが特定番号の汎用記憶手段１５で指定される命令であ
る場合には、一時記憶手段１６の内容を使用してジャン
プ操作を行うことにより、専用のコピーレジスタを持つ
ことなく、ジャンプ命令を高速に処理することが可能と
なる。
しポートを命令で明示的に使用しない場合には、特定番
号の汎用記憶手段１５が読み出されるようにすることに
より、読み出された内容を一時記憶手段１６に保持し、
ジャンプ命令を検出した時であって、ジャンプ先アドレ
スが特定番号の汎用記憶手段１５で指定される命令であ
る場合には、一時記憶手段１６の内容を使用してジャン
プ操作を行うことにより、専用のコピーレジスタを持つ
ことなく、ジャンプ命令を高速に処理することが可能と
なる。
【００２３】特に、この一時記憶手段１６が特定番号以
外の汎用レジスタ指定によるジャンプ命令で汎用記憶手
段１５から読出されたデータを取り組むレジスタと兼用
すれば、同一時記憶手段１６が特定番号以外の汎用記憶
手段１５の選択読出しによって、ヒット確率が低下する
ものの、ジャンプ操作用のアドレス一時記憶手段１６を
有効に利用することができ、ハードウエアの増大を極力
抑えることが可能となる。
外の汎用レジスタ指定によるジャンプ命令で汎用記憶手
段１５から読出されたデータを取り組むレジスタと兼用
すれば、同一時記憶手段１６が特定番号以外の汎用記憶
手段１５の選択読出しによって、ヒット確率が低下する
ものの、ジャンプ操作用のアドレス一時記憶手段１６を
有効に利用することができ、ハードウエアの増大を極力
抑えることが可能となる。
【００２４】なお、レジスタ選択部12Ａに設けられたフ
ラグレジスタ22Ａにより、一時記憶手段１６が特定番号
の汎用記憶手段１５の内容を保持しているか否かが識別
される。例えば、レジスタ選択部12Ａでは、実行中の命
令によって汎用記憶手段１５の読出しポートの特定の１
つが使用されない時に、読出しポートに特定番号の汎用
記憶手段１５を選択読出すようにし、この時、読出した
データを一時記憶手段１６に取り込むように指示すると
同時にフラグレジスタ22Ａをセットする。一方、レジス
タ選択部12Ａは、読出しポートにいくつかの命令の実行
に応じて汎用記憶手段１５のいずれかを選択読出して該
一時記憶手段１６にデータを取り込むように指示すると
同時にフラグレジスタ22Ａをリセットする。
ラグレジスタ22Ａにより、一時記憶手段１６が特定番号
の汎用記憶手段１５の内容を保持しているか否かが識別
される。例えば、レジスタ選択部12Ａでは、実行中の命
令によって汎用記憶手段１５の読出しポートの特定の１
つが使用されない時に、読出しポートに特定番号の汎用
記憶手段１５を選択読出すようにし、この時、読出した
データを一時記憶手段１６に取り込むように指示すると
同時にフラグレジスタ22Ａをセットする。一方、レジス
タ選択部12Ａは、読出しポートにいくつかの命令の実行
に応じて汎用記憶手段１５のいずれかを選択読出して該
一時記憶手段１６にデータを取り込むように指示すると
同時にフラグレジスタ22Ａをリセットする。
【００２５】また、命令実行制御手段１２では、命令の
実行に応じて命令で指定されたレジスタに書込みが予約
され、同期あるいは非同期の処理の結果予約された汎用
記憶手段１５に書込みを実行するまで、予約状況が保持
され、命令バッファ手段１１から読み出された命令コー
ドが解読され、特定番号の汎用記憶手段１５により、分
岐アドレスにより指定される分岐命令が検出された場合
に、すなわち、フラグレジスタ22Ａがセットされた状態
であり、かつ、その分岐命令以前の命令によって、該特
定番号の汎用記憶手段１５に書込みが予定されていない
ならば、該一時記憶手段１６に保持された内容がアドレ
スとして命令フェッチを行うように命令フェッチアドレ
スが切り換えられる。
実行に応じて命令で指定されたレジスタに書込みが予約
され、同期あるいは非同期の処理の結果予約された汎用
記憶手段１５に書込みを実行するまで、予約状況が保持
され、命令バッファ手段１１から読み出された命令コー
ドが解読され、特定番号の汎用記憶手段１５により、分
岐アドレスにより指定される分岐命令が検出された場合
に、すなわち、フラグレジスタ22Ａがセットされた状態
であり、かつ、その分岐命令以前の命令によって、該特
定番号の汎用記憶手段１５に書込みが予定されていない
ならば、該一時記憶手段１６に保持された内容がアドレ
スとして命令フェッチを行うように命令フェッチアドレ
スが切り換えられる。
【００２６】さらに、分岐命令操作手段１３では、命令
バッファ手段１１から読み出された命令コードが解読さ
れ、汎用記憶手段１５で分岐アドレスが指定されると、
その分岐命令が検出された場合には、該一時記憶手段１
６に保持された内容がアドレスとして命令フェッチが開
始される。ここで、命令が特定番号の汎用記憶手段１５
以外を指定した場合，フラグレジスタ22Ａがリセットさ
れている場合又は汎用記憶手段１５への書込みが分岐命
令以前の命令操作によって予定されている場合のいずれ
か１つ以上の要因によって、分岐命令操作手段１３によ
り、命令フェッチが取り消される。
バッファ手段１１から読み出された命令コードが解読さ
れ、汎用記憶手段１５で分岐アドレスが指定されると、
その分岐命令が検出された場合には、該一時記憶手段１
６に保持された内容がアドレスとして命令フェッチが開
始される。ここで、命令が特定番号の汎用記憶手段１５
以外を指定した場合，フラグレジスタ22Ａがリセットさ
れている場合又は汎用記憶手段１５への書込みが分岐命
令以前の命令操作によって予定されている場合のいずれ
か１つ以上の要因によって、分岐命令操作手段１３によ
り、命令フェッチが取り消される。
【００２７】例えば、分岐命令検出部13Ａに設けられた
プリデコード回路23Ａにより、特定の分岐命令が検出さ
れることにより、一時記憶手段１６の保持内容がアドレ
スとして命令フェッチが開始される。また、ジャンプ制
御部23Ｂでは、命令実行制御部１２のデコード結果によ
り、一時レジスタ内容からの命令フェッチが誤りである
と判断された場合には、命令フェッチが取り消される。
プリデコード回路23Ａにより、特定の分岐命令が検出さ
れることにより、一時記憶手段１６の保持内容がアドレ
スとして命令フェッチが開始される。また、ジャンプ制
御部23Ｂでは、命令実行制御部１２のデコード結果によ
り、一時レジスタ内容からの命令フェッチが誤りである
と判断された場合には、命令フェッチが取り消される。
【００２８】このため、一時記憶手段１６による分岐先
プリフェッチが正しいかった場合には、分岐操作の命令
実行サイクルが短縮され、通常の場合の命令プリフェッ
チ指示を抑止することが可能となる。これにより、特定
番号の汎用記憶手段１５を指定したジャンプ操作の高速
化を図ることが可能となり、ハードウエアの削減化を図
りつつ、データ処理装置の処理性能の向上を図ることが
可能となる。
プリフェッチが正しいかった場合には、分岐操作の命令
実行サイクルが短縮され、通常の場合の命令プリフェッ
チ指示を抑止することが可能となる。これにより、特定
番号の汎用記憶手段１５を指定したジャンプ操作の高速
化を図ることが可能となり、ハードウエアの削減化を図
りつつ、データ処理装置の処理性能の向上を図ることが
可能となる。
【００２９】
【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図２〜７は、本発明の実施例に係るデ
ータ処理装置を説明する図である。また、図２は、本発
明の実施例に係るデータ処理装置の構成図であり、図３
はその命令バッファ／命令先取り制御回路の構成図であ
る。さらに、図４はその命令形式を説明する図であり、
図５（Ａ），（Ｂ）は、そのＧＲ読出し選択部及びジャ
ンプ制御部の構成図である。なお、図６（Ａ），（Ｂ）
はそのジャンプ操作時（コピー有無）の動作タイムチャ
ートであり、図７はそのジャンプ操作時（キャンセル）
の動作タイムチャートをそれぞれ示している。
いて説明をする。図２〜７は、本発明の実施例に係るデ
ータ処理装置を説明する図である。また、図２は、本発
明の実施例に係るデータ処理装置の構成図であり、図３
はその命令バッファ／命令先取り制御回路の構成図であ
る。さらに、図４はその命令形式を説明する図であり、
図５（Ａ），（Ｂ）は、そのＧＲ読出し選択部及びジャ
ンプ制御部の構成図である。なお、図６（Ａ），（Ｂ）
はそのジャンプ操作時（コピー有無）の動作タイムチャ
ートであり、図７はそのジャンプ操作時（キャンセル）
の動作タイムチャートをそれぞれ示している。
【００３０】例えば、演算器ＡＬＵ241 ，242 の２個を
有し、２つの演算操作を並列に同時に実行可能なデータ
処理装置であって、一時レジスタ２６がコピー機能を兼
用し、分岐命令時の処理速度を高速に実行するデータ処
理装置は、図２において、命令先取りバッファ２１，命
令実行制御部２２，命令先取り制御回路２３，演算部
（以下ＡＬＵという）241 ，242 ，汎用レジスタ２５，
一時レジスタ（以下ＣＯＰＹ−ＴＥＭＰ−ＲＥＧともい
う）２６，その他の演算部（以下ＤＰＣ−ＩＮＣ，Ａ
Ｕ，ＰＦＰＣ−ＩＮＣという）271 ，272 ，273 ，その
他のレジスタ（以下ＥＰＣ／ＷＰＣ，ＤＰＣ−ＲＥＧ，
ＪＡ−ＲＥＧ，ＰＦＰＣ−ＲＥＧという）281 〜284 ，
命令側ＭＭＵ／キャッシュ部２９，オペランド側ＭＭＵ
／キャッシュ部３０，浮動小数点演算ユニット３１等か
ら成る。
有し、２つの演算操作を並列に同時に実行可能なデータ
処理装置であって、一時レジスタ２６がコピー機能を兼
用し、分岐命令時の処理速度を高速に実行するデータ処
理装置は、図２において、命令先取りバッファ２１，命
令実行制御部２２，命令先取り制御回路２３，演算部
（以下ＡＬＵという）241 ，242 ，汎用レジスタ２５，
一時レジスタ（以下ＣＯＰＹ−ＴＥＭＰ−ＲＥＧともい
う）２６，その他の演算部（以下ＤＰＣ−ＩＮＣ，Ａ
Ｕ，ＰＦＰＣ−ＩＮＣという）271 ，272 ，273 ，その
他のレジスタ（以下ＥＰＣ／ＷＰＣ，ＤＰＣ−ＲＥＧ，
ＪＡ−ＲＥＧ，ＰＦＰＣ−ＲＥＧという）281 〜284 ，
命令側ＭＭＵ／キャッシュ部２９，オペランド側ＭＭＵ
／キャッシュ部３０，浮動小数点演算ユニット３１等か
ら成る。
【００３１】なお、複数命令の並列実行方式では、スー
パースカラ方式やＶＬＩＷ（ＶeryＬong Ｉnstruction
Ｗord ）方式があるが、本発明はどちらでも構わな
い。ここでは、ＶＬＩＷ方式の場合について説明をす
る。すなわち、命令先取りバッファ２１は命令バッファ
手段１１の一実施例であり、命令を蓄えるものである。
例えば、命令先取りバッファ２１は先取りした命令を蓄
えて命令実行制御部２２の命令デコーダに命令コードＩ
Ｃを供給するものである。なお、命令先取りバッファ２
１は図３において詳述する。
パースカラ方式やＶＬＩＷ（ＶeryＬong Ｉnstruction
Ｗord ）方式があるが、本発明はどちらでも構わな
い。ここでは、ＶＬＩＷ方式の場合について説明をす
る。すなわち、命令先取りバッファ２１は命令バッファ
手段１１の一実施例であり、命令を蓄えるものである。
例えば、命令先取りバッファ２１は先取りした命令を蓄
えて命令実行制御部２２の命令デコーダに命令コードＩ
Ｃを供給するものである。なお、命令先取りバッファ２
１は図３において詳述する。
【００３２】命令実行制御部２２は命令実行制御手段１
２の一実施例であり、命令先取りバッファ２１から読み
出された命令コードＩＣを解読し、該デコード結果に基
づいて命令の実行を制御するものである。例えば、命令
実行制御部２２には図４（Ａ）に示すようなレジスタ選
択部12Ａの一例となるＧＲ読出し選択部が設けられる。
なお、ＧＲ読出し選択部12Ａについては、図４（Ａ）に
おいてジャンプ制御部23Ｂと共に詳述する。
２の一実施例であり、命令先取りバッファ２１から読み
出された命令コードＩＣを解読し、該デコード結果に基
づいて命令の実行を制御するものである。例えば、命令
実行制御部２２には図４（Ａ）に示すようなレジスタ選
択部12Ａの一例となるＧＲ読出し選択部が設けられる。
なお、ＧＲ読出し選択部12Ａについては、図４（Ａ）に
おいてジャンプ制御部23Ｂと共に詳述する。
【００３３】命令先取り制御回路２３は分岐命令操作手
段１３の一実施例であり、汎用レジスタ２５により分岐
先アドレスが指定される分岐操作等の実行制御をするも
のである。なお、命令先取り制御回路２３については、
命令先取りバッファ２１と共に図３において詳述する。
また、ＡＬＵ241 ，242 は演算手段１４の一実施例であ
り、命令実行制御部２２によって制御されるものであ
る。例えば、ＡＬＵ241 ，ＡＬＵ242 はオペランドアド
レスバス３３及び命令実行制御部２２に接続される。オ
ペランドアドレスバス３３はオペランドアドレスＡｄｄ
o をオペランド側ＭＭＵ／キャッシュ部３０に転送す
る。
段１３の一実施例であり、汎用レジスタ２５により分岐
先アドレスが指定される分岐操作等の実行制御をするも
のである。なお、命令先取り制御回路２３については、
命令先取りバッファ２１と共に図３において詳述する。
また、ＡＬＵ241 ，242 は演算手段１４の一実施例であ
り、命令実行制御部２２によって制御されるものであ
る。例えば、ＡＬＵ241 ，ＡＬＵ242 はオペランドアド
レスバス３３及び命令実行制御部２２に接続される。オ
ペランドアドレスバス３３はオペランドアドレスＡｄｄ
o をオペランド側ＭＭＵ／キャッシュ部３０に転送す
る。
【００３４】汎用レジスタ２５は汎用記憶手段１５の一
実施例であり、ストアオペランドバス３２と、フェッチ
オペランドバス３４に接続される。なお、ストアオペラ
ンドアドレスバス３２はストアオペランドＳＯをオペラ
ンド側ＭＭＵ／キャッシュ部３０に転送し、フェッチオ
ペランドバス３４はフェッチオペランドＦＯをオペラン
ド側ＭＭＵ／キャッシュ部３０から受け取る。
実施例であり、ストアオペランドバス３２と、フェッチ
オペランドバス３４に接続される。なお、ストアオペラ
ンドアドレスバス３２はストアオペランドＳＯをオペラ
ンド側ＭＭＵ／キャッシュ部３０に転送し、フェッチオ
ペランドバス３４はフェッチオペランドＦＯをオペラン
ド側ＭＭＵ／キャッシュ部３０から受け取る。
【００３５】汎用レジスタ２５には、読出しポートが５
ポート，書込みポートが３ポートある。１つの整数演算
操作は２つのソースオペランドを読出し、演算を行った
結果を書き込むのが一般的であり、各々の演算操作用に
読出し２ポートと書込み１ポートが割当られる。残った
読出し／書込み用の１ポートはロード／ストア操作や浮
動小数点演算部３１との間のデータ送受等に使用する。
ジャンプ命令の分岐先アドレスを指示する汎用レジスタ
２５の読出し等もこの最後の読出しポートを利用する。
ポート，書込みポートが３ポートある。１つの整数演算
操作は２つのソースオペランドを読出し、演算を行った
結果を書き込むのが一般的であり、各々の演算操作用に
読出し２ポートと書込み１ポートが割当られる。残った
読出し／書込み用の１ポートはロード／ストア操作や浮
動小数点演算部３１との間のデータ送受等に使用する。
ジャンプ命令の分岐先アドレスを指示する汎用レジスタ
２５の読出し等もこの最後の読出しポートを利用する。
【００３６】ＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２６は一時記
憶手段１６の一実施例であり、汎用レジスタ２５の特定
番号の読出しポートに読み出されたデータを受取り保持
するものである。すなわち、従来例と異なるは、図８に
示したようなＧＲ３ＣＯＰＹ−ＲＥＧ７が省略され、Ｔ
ＥＭＰ−ＲＥＧがＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２６に置
き代わっている点である。
憶手段１６の一実施例であり、汎用レジスタ２５の特定
番号の読出しポートに読み出されたデータを受取り保持
するものである。すなわち、従来例と異なるは、図８に
示したようなＧＲ３ＣＯＰＹ−ＲＥＧ７が省略され、Ｔ
ＥＭＰ−ＲＥＧがＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２６に置
き代わっている点である。
【００３７】例えば、ＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２６
は、汎用レジスタ２５が指定するジャンプ命令のために
読出した内容を保持し、該ジャンプ命令が指定されたプ
リフェッチアドレスバス１９にアドレスを出力する。な
お、従来例に係る一時レジスタ６とＣＯＰＹ−ＴＥＭＰ
−ＲＥＧ２６とは回路構成上の差異がないが、本発明の
実施例では、ＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２６に出来う
る限り特定番号の汎用レジスタ２５の内容をコピーする
ように制御を行い、従来例のＣＯＰＹ−ＲＥＧの機能に
類似した動作を併せ持つように工夫している。
は、汎用レジスタ２５が指定するジャンプ命令のために
読出した内容を保持し、該ジャンプ命令が指定されたプ
リフェッチアドレスバス１９にアドレスを出力する。な
お、従来例に係る一時レジスタ６とＣＯＰＹ−ＴＥＭＰ
−ＲＥＧ２６とは回路構成上の差異がないが、本発明の
実施例では、ＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２６に出来う
る限り特定番号の汎用レジスタ２５の内容をコピーする
ように制御を行い、従来例のＣＯＰＹ−ＲＥＧの機能に
類似した動作を併せ持つように工夫している。
【００３８】また、本発明の実施例に係るデータ処理装
置では、Ｄ，Ｅ，Ｗの命令実行のパイプラインステージ
を持ち、それぞれ命令デコード，演算，結果の書込みを
行う。命令のプリフェッチやオペランドのロード／スト
アはこれらのパイプラインとは非同期に独立して動作す
る。このため、レジスタＥＰＣ／ＷＰＣ281 ，ＤＰＣ−
ＲＥＧ282 ，ＪＡ−ＲＥＧ283 ，ＰＦＰＣ−ＲＥＧ284
や演算部ＤＰＣ−ＩＮＣ271 ，ＡＵ272 ，ＰＦＰＣ−Ｉ
ＮＣ273 等を具備する。
置では、Ｄ，Ｅ，Ｗの命令実行のパイプラインステージ
を持ち、それぞれ命令デコード，演算，結果の書込みを
行う。命令のプリフェッチやオペランドのロード／スト
アはこれらのパイプラインとは非同期に独立して動作す
る。このため、レジスタＥＰＣ／ＷＰＣ281 ，ＤＰＣ−
ＲＥＧ282 ，ＪＡ−ＲＥＧ283 ，ＰＦＰＣ−ＲＥＧ284
や演算部ＤＰＣ−ＩＮＣ271 ，ＡＵ272 ，ＰＦＰＣ−Ｉ
ＮＣ273 等を具備する。
【００３９】ＥＰＣ／ＷＰＣ281 ，ＤＰＣ−ＲＥＧ282
はプログラムカウンタ（ＰＣ）を構成し、該プログラム
カウンタ（ＰＣ）はパイプラインステージＤ，Ｅ，Ｗに
対応して３つのレジスタが設けられる。なお、Ｄステー
ジ対応のＰＣの内容についは、ＤＰＣあるいは、ＪＡ−
ＲＥＧ283 から選択出力されるＰＣバス３５上の内容で
ある。例えば、分岐操作直後ではＤＰＣ−ＲＥＧ282 に
代わってＪＡ−ＲＥＧ283 から分岐先アドレスがＰＣバ
ス３５上に送出される。
はプログラムカウンタ（ＰＣ）を構成し、該プログラム
カウンタ（ＰＣ）はパイプラインステージＤ，Ｅ，Ｗに
対応して３つのレジスタが設けられる。なお、Ｄステー
ジ対応のＰＣの内容についは、ＤＰＣあるいは、ＪＡ−
ＲＥＧ283 から選択出力されるＰＣバス３５上の内容で
ある。例えば、分岐操作直後ではＤＰＣ−ＲＥＧ282 に
代わってＪＡ−ＲＥＧ283 から分岐先アドレスがＰＣバ
ス３５上に送出される。
【００４０】また、ＪＡ−ＲＥＧ283 は分岐先アドレス
（以下ジャンプアドレスともいう）ＡddJ を保持するた
めのレジスタであり、ＡＵ272 あるいはＣＯＰＹ−ＴＥ
ＭＰ−ＲＥＧ２６から選択したジャンプアドレスＡddJ
を保持する。ＰＦＰＣ−ＲＥＧ284 は分岐操作が無い場
合の命令プリフェッチアドレスＡddIPを保持する回路で
ある。ＤＰＣ−ＩＮＣ271 はＰＣインクリメンタを構成
し、該ＰＣインクリメンタはＰＣバス３５上の値に命令
長，例えば、本発明の実施例では固定長命令となること
から定数を加算し、分岐操作が無い場合の次の命令アド
レスを計算する。ＡＵ272 はＰＣ相対の分岐命令の分岐
アドレスＡddJ を計算するための演算器である。ＰＦＰ
Ｃ−ＩＮＣ273 は分岐操作が無い場合の命令プリフェッ
チアドレスＡddIPを更新する回路である。
（以下ジャンプアドレスともいう）ＡddJ を保持するた
めのレジスタであり、ＡＵ272 あるいはＣＯＰＹ−ＴＥ
ＭＰ−ＲＥＧ２６から選択したジャンプアドレスＡddJ
を保持する。ＰＦＰＣ−ＲＥＧ284 は分岐操作が無い場
合の命令プリフェッチアドレスＡddIPを保持する回路で
ある。ＤＰＣ−ＩＮＣ271 はＰＣインクリメンタを構成
し、該ＰＣインクリメンタはＰＣバス３５上の値に命令
長，例えば、本発明の実施例では固定長命令となること
から定数を加算し、分岐操作が無い場合の次の命令アド
レスを計算する。ＡＵ272 はＰＣ相対の分岐命令の分岐
アドレスＡddJ を計算するための演算器である。ＰＦＰ
Ｃ−ＩＮＣ273 は分岐操作が無い場合の命令プリフェッ
チアドレスＡddIPを更新する回路である。
【００４１】なお、命令側ＭＭＵ／キャッシュ部２９は
命令を命令先取りバッファ２１に供給するものである。
オペランド側ＭＭＵ／キャッシュ部３０はオペランドの
ロード／ストア操作を実行し、フェッチオペランドＦＯ
を供給するものである。浮動小数点演算ユニット３１は
命令デコード結果に基づいて浮動小数点演算処理をする
ものである。
命令を命令先取りバッファ２１に供給するものである。
オペランド側ＭＭＵ／キャッシュ部３０はオペランドの
ロード／ストア操作を実行し、フェッチオペランドＦＯ
を供給するものである。浮動小数点演算ユニット３１は
命令デコード結果に基づいて浮動小数点演算処理をする
ものである。
【００４２】図３は、本発明の実施例に係るデータ処理
装置の命令バッファ／命令先取り制御回路の構成図であ
る。図３において、例えば、命令先取りバッファ２１
は、命令長分のレジスタを０〜７の８エントリ持ってい
る。その内訳は、２エントリが分岐先命令を先取りする
ために割当られる。分岐先用のエントリには、エントリ
番号０，１又はエントリ番号６，７を切り換えて使用す
るようにし、分岐操作毎に、分岐先用エントリの選択を
切り換える。エントリ番号２〜５は常に連続した命令フ
ェッチ用に使用される。
装置の命令バッファ／命令先取り制御回路の構成図であ
る。図３において、例えば、命令先取りバッファ２１
は、命令長分のレジスタを０〜７の８エントリ持ってい
る。その内訳は、２エントリが分岐先命令を先取りする
ために割当られる。分岐先用のエントリには、エントリ
番号０，１又はエントリ番号６，７を切り換えて使用す
るようにし、分岐操作毎に、分岐先用エントリの選択を
切り換える。エントリ番号２〜５は常に連続した命令フ
ェッチ用に使用される。
【００４３】また、命令先取り制御回路２３は分岐命令
デコーダ＆命令フェッチアドレス計算／選択制御部231
，ターゲットバッファ・フラグ232 ，リードポインタ2
33 ，ネクストリードポインタ234 ，ライトポインタ235
, 選択部236 ，有効性フラグ（０〜７）237 ，連続側
フェッチ要求部238 ，分岐先フェッチ要求部239 及び命
令フェッチ要求回路13Ｂから成る。
デコーダ＆命令フェッチアドレス計算／選択制御部231
，ターゲットバッファ・フラグ232 ，リードポインタ2
33 ，ネクストリードポインタ234 ，ライトポインタ235
, 選択部236 ，有効性フラグ（０〜７）237 ，連続側
フェッチ要求部238 ，分岐先フェッチ要求部239 及び命
令フェッチ要求回路13Ｂから成る。
【００４４】分岐命令デコーダ＆命令フェッチアドレス
計算／選択制御部231 は分岐命令検出部13Ａの一実施例
であり、分岐命令デコーダはプリデコード回路23Ａの一
例である。分岐命令デコーダは特定の分岐命令を検出に
よって、ＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２６の保持内容を
アドレスとする命令フェッチを開始したり、分岐命令を
検出して分岐先フェッチ要求を発生する。また、命令フ
ェッチアドレス計算／選択制御部はジャンプ制御部23Ｂ
の一実施例であり、分岐命令に対応するアドレス計算，
アドレス送出元の選択等の制御を行う。
計算／選択制御部231 は分岐命令検出部13Ａの一実施例
であり、分岐命令デコーダはプリデコード回路23Ａの一
例である。分岐命令デコーダは特定の分岐命令を検出に
よって、ＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２６の保持内容を
アドレスとする命令フェッチを開始したり、分岐命令を
検出して分岐先フェッチ要求を発生する。また、命令フ
ェッチアドレス計算／選択制御部はジャンプ制御部23Ｂ
の一実施例であり、分岐命令に対応するアドレス計算，
アドレス送出元の選択等の制御を行う。
【００４５】例えば、命令フェッチアドレス計算／選択
制御部は現命令（Ｄステージ対応命令）ＩＣ，次命令Ｎ
Ｉともに、分岐操作のある命令の場合には、現命令ＩＣ
を優先する。次命令ＮＩだけが分岐操作であれば、次命
令ＮＩの分岐操作を先行して行うが、ＰＣ相対の分岐ア
ドレスの場合には、ＰＣバス３５の内容の補正が必要と
なることから、ＡＵ272 の補正計算部分を３入力加算器
の構成とする。
制御部は現命令（Ｄステージ対応命令）ＩＣ，次命令Ｎ
Ｉともに、分岐操作のある命令の場合には、現命令ＩＣ
を優先する。次命令ＮＩだけが分岐操作であれば、次命
令ＮＩの分岐操作を先行して行うが、ＰＣ相対の分岐ア
ドレスの場合には、ＰＣバス３５の内容の補正が必要と
なることから、ＡＵ272 の補正計算部分を３入力加算器
の構成とする。
【００４６】なお、分岐命令デコーダは特定番号以外の
汎用レジスタ２５の指定によるジャンプや割り込み等の
当該デコーダで検出できない分岐操作については、命令
実行制御部２２からの制御信号を受けて分岐操作でのア
ドレス計算や命令フェッチアドレス送出回路の選択など
の制御を行う。さらに、ジャンプ命令では特定番号以外
の汎用レジスタ２５であったとしても、命令アドレスが
代わることから、分岐命令デコーダは、最低限のジャン
プ命令であることだけを検出して、分岐シーケンスを開
始し、命令実行制御部２２の命令デコーダで正式にデコ
ードした結果に基づいて分岐シーケンスを追認するか、
それを取り消して正しいフェッチをやり直すかを判断す
るように制御しても良い。
汎用レジスタ２５の指定によるジャンプや割り込み等の
当該デコーダで検出できない分岐操作については、命令
実行制御部２２からの制御信号を受けて分岐操作でのア
ドレス計算や命令フェッチアドレス送出回路の選択など
の制御を行う。さらに、ジャンプ命令では特定番号以外
の汎用レジスタ２５であったとしても、命令アドレスが
代わることから、分岐命令デコーダは、最低限のジャン
プ命令であることだけを検出して、分岐シーケンスを開
始し、命令実行制御部２２の命令デコーダで正式にデコ
ードした結果に基づいて分岐シーケンスを追認するか、
それを取り消して正しいフェッチをやり直すかを判断す
るように制御しても良い。
【００４７】また、ターゲットバッファ・フラグ232 は
分岐用エントリを選択するためのフラグであり、リード
ポインタ233 及びライトポインタ235 は命令先取りバッ
ファ２１の命令読出し，書込みエントリを選択するもの
である。リードポインタ233は１命令の最後のＤステー
ジが終了する時に、更新許可され、新たな命令を読出し
選択するようにする。また、この実施例では分岐命令の
検出を早めて分岐操作の高速化を図るため、リードポイ
ンタ233 ，ネクストリードポインタ234 が次の位置を示
して次命令読出しを行っている。
分岐用エントリを選択するためのフラグであり、リード
ポインタ233 及びライトポインタ235 は命令先取りバッ
ファ２１の命令読出し，書込みエントリを選択するもの
である。リードポインタ233は１命令の最後のＤステー
ジが終了する時に、更新許可され、新たな命令を読出し
選択するようにする。また、この実施例では分岐命令の
検出を早めて分岐操作の高速化を図るため、リードポイ
ンタ233 ，ネクストリードポインタ234 が次の位置を示
して次命令読出しを行っている。
【００４８】連続側フェッチ要求部238 は空きエントリ
がある場合に、命令フェッチを連続要求し、分岐先フェ
ッチ要求部239 は分岐先フェッチを要求するものであ
り、命令フェッチ要求回路13Ｂは命令フェッチを要求す
るものである。これにより、命令の先取りにつき、２命
令（２エントリ分）単位で行うことにより高速化を図る
ため、ライトポインタ235 は常に、偶数エントリを示
し、ライトポインタ235 で指定されるエントリとそのエ
ントリー番号＋１で指定されるエントリ対が同時に書き
込まれる。また、命令先取りバッファ２１の読出し，書
込みに合わせて各エントリの有効フラグが有効性フラグ
（０〜７）237 により管理され、読み出した命令ＩＣ及
び次命令コードＮＩの有効性の指定や命令先取りバッフ
ァ２１に空きエントリ対があるか否かの判断がなされ
る。
がある場合に、命令フェッチを連続要求し、分岐先フェ
ッチ要求部239 は分岐先フェッチを要求するものであ
り、命令フェッチ要求回路13Ｂは命令フェッチを要求す
るものである。これにより、命令の先取りにつき、２命
令（２エントリ分）単位で行うことにより高速化を図る
ため、ライトポインタ235 は常に、偶数エントリを示
し、ライトポインタ235 で指定されるエントリとそのエ
ントリー番号＋１で指定されるエントリ対が同時に書き
込まれる。また、命令先取りバッファ２１の読出し，書
込みに合わせて各エントリの有効フラグが有効性フラグ
（０〜７）237 により管理され、読み出した命令ＩＣ及
び次命令コードＮＩの有効性の指定や命令先取りバッフ
ァ２１に空きエントリ対があるか否かの判断がなされ
る。
【００４９】なお、図４は、本発明の実施例に係るデー
タ処理装置（ＶＬＩＷ方式）の命令形式を示している。
図４において、命令は例えば、３つの操作フィールド
（１〜３）を持ち、各々のフィールドでは、並列動作可
能な操作コードを詰め込んで１つの長命令語を形式して
いる。例えば、命令基本形の操作で長いイミディエート
値をコード中に含む場合には、２以上の操作フィールド
を連結して使用することもある。また、ＪＵＭＰ（ジャ
ンプ）命令では、操作コードに続いてジャンプアドレス
ＡddJ を指定するＲ１フィールドを持ち、ＣＡＬＬ（コ
ール）命令では、操作コードに続いてジャンプアドレス
ＡddJ を指定するＲ１フィールド及びリターンアドレス
ＡddR を格納するレジスタを指定するＲ３フィールドを
持つ。さらに、ＢＲＣＳ（ショート・ブランチ）命令で
は、操作コードに続いてブランチアドレスオフセット及
びブランチコンディションＣＣを持ち、ＢＲＣ（ロング
・ブランチ）命令では、操作コードに続いてＢＲＣＳ命
令より長いブランチアドレスオフセット及びブランチコ
ンディションＣＣを持つ。これにより、最大２つの整数
演算，分岐操作，浮動小数点操作やメモリからロード／
ストア操作等の並列動作が可能となる。
タ処理装置（ＶＬＩＷ方式）の命令形式を示している。
図４において、命令は例えば、３つの操作フィールド
（１〜３）を持ち、各々のフィールドでは、並列動作可
能な操作コードを詰め込んで１つの長命令語を形式して
いる。例えば、命令基本形の操作で長いイミディエート
値をコード中に含む場合には、２以上の操作フィールド
を連結して使用することもある。また、ＪＵＭＰ（ジャ
ンプ）命令では、操作コードに続いてジャンプアドレス
ＡddJ を指定するＲ１フィールドを持ち、ＣＡＬＬ（コ
ール）命令では、操作コードに続いてジャンプアドレス
ＡddJ を指定するＲ１フィールド及びリターンアドレス
ＡddR を格納するレジスタを指定するＲ３フィールドを
持つ。さらに、ＢＲＣＳ（ショート・ブランチ）命令で
は、操作コードに続いてブランチアドレスオフセット及
びブランチコンディションＣＣを持ち、ＢＲＣ（ロング
・ブランチ）命令では、操作コードに続いてＢＲＣＳ命
令より長いブランチアドレスオフセット及びブランチコ
ンディションＣＣを持つ。これにより、最大２つの整数
演算，分岐操作，浮動小数点操作やメモリからロード／
ストア操作等の並列動作が可能となる。
【００５０】図５（Ａ）は、本発明の実施例に係るデー
タ処理装置のＧＲ読出し選択部の構成図であり、図５
（Ｂ）は、そのジャンプ制御部の構成図をそれぞれ示し
ている。図５（Ａ）において、ＧＲ読出し選択部はレジ
スタ選択部12Ａの一実施例であり、マルチプレクサ221
，四入力ＮＯＲ回路222 ，フラグレジスタ22Ａ及び三
入力ＯＲ回路223 から成る。ＧＲ読出し選択部12Ａの機
能は、命令で指定されたレジスタ番号が、命令で使用さ
れないタイミングでは、予め定められた特定のレジスタ
番号の１つの読出しポートの読出し番号として選択する
ものである。
タ処理装置のＧＲ読出し選択部の構成図であり、図５
（Ｂ）は、そのジャンプ制御部の構成図をそれぞれ示し
ている。図５（Ａ）において、ＧＲ読出し選択部はレジ
スタ選択部12Ａの一実施例であり、マルチプレクサ221
，四入力ＮＯＲ回路222 ，フラグレジスタ22Ａ及び三
入力ＯＲ回路223 から成る。ＧＲ読出し選択部12Ａの機
能は、命令で指定されたレジスタ番号が、命令で使用さ
れないタイミングでは、予め定められた特定のレジスタ
番号の１つの読出しポートの読出し番号として選択する
ものである。
【００５１】なお、マルチプレクサ221 は命令コード操
作１−Ｒ３フィールド，特定番号ＧＲ３，操作１−Ｒ１
フィールド，操作２−Ｒ３フィールド，操作２−Ｒ１フ
ィールド，操作１＝ＳＴＯＲＥ，操作１＝ＪＵＭＰ，操
作２＝ＳＴＯＲＥ，操作２＝ＪＵＭＰ及びセット信号Ｓ
に対応して選択し、ＧＲ読出し番号を出力するものであ
る。
作１−Ｒ３フィールド，特定番号ＧＲ３，操作１−Ｒ１
フィールド，操作２−Ｒ３フィールド，操作２−Ｒ１フ
ィールド，操作１＝ＳＴＯＲＥ，操作１＝ＪＵＭＰ，操
作２＝ＳＴＯＲＥ，操作２＝ＪＵＭＰ及びセット信号Ｓ
に対応して選択し、ＧＲ読出し番号を出力するものであ
る。
【００５２】四入力ＮＯＲ回路222 は、命令コード操作
１＝ＳＴＯＲＥ，操作１＝ＪＵＭＰ，操作２＝ＳＴＯＲ
Ｅ及び操作２＝ＪＵＭＰのいずれも指定されない場合
に、セット信号Ｓを発生し、それをマルチプレクサ221
，フラグレジスタ22Ａ及び三入力ＯＲ回路223 に出力
する。また、フラグレジスタ22Ａはフリップ・フロップ
回路から成り、操作１＝ＪＵＭＰ及び操作２＝ＪＵＭＰ
をリセット信号Ｓ１，Ｓ２にし、クロック信号ＣLK及び
セット信号Ｓに基づいて、ＧＲ３コピー等価信号（以下
ＣＥＧＲ３信号という）又はＧＲ３コピー非等価信号
（以下ＣＮＧＲ３信号という）を出力するものである。
ＣＥＧＲ３信号は，例えば、ＣＯＰＹ−ＴＥＭＰ−ＲＥ
Ｇ２６が特定番号ＧＲ３の汎用レジスタ２５と同一内容
を保持していることを示す信号であり、ＣＮＧＲ３信号
はＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２６が特定番号ＧＲ３の
汎用レジスタ２５を保持していないことを示す信号であ
る。
１＝ＳＴＯＲＥ，操作１＝ＪＵＭＰ，操作２＝ＳＴＯＲ
Ｅ及び操作２＝ＪＵＭＰのいずれも指定されない場合
に、セット信号Ｓを発生し、それをマルチプレクサ221
，フラグレジスタ22Ａ及び三入力ＯＲ回路223 に出力
する。また、フラグレジスタ22Ａはフリップ・フロップ
回路から成り、操作１＝ＪＵＭＰ及び操作２＝ＪＵＭＰ
をリセット信号Ｓ１，Ｓ２にし、クロック信号ＣLK及び
セット信号Ｓに基づいて、ＧＲ３コピー等価信号（以下
ＣＥＧＲ３信号という）又はＧＲ３コピー非等価信号
（以下ＣＮＧＲ３信号という）を出力するものである。
ＣＥＧＲ３信号は，例えば、ＣＯＰＹ−ＴＥＭＰ−ＲＥ
Ｇ２６が特定番号ＧＲ３の汎用レジスタ２５と同一内容
を保持していることを示す信号であり、ＣＮＧＲ３信号
はＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２６が特定番号ＧＲ３の
汎用レジスタ２５を保持していないことを示す信号であ
る。
【００５３】なお、フラグレジスタ22Ａは前述の明示的
な選択がされずＧＲ３を読出した場合にセットされ、Ｊ
ＵＭＰ操作やパージＴＬＢ操作のように、ＣＯＰＹ−Ｔ
ＥＭＰ−ＲＥＧ２６の更新が必要で、ＧＲ３コピー以外
の読出しが行われた場合に、クリアされる。これによ
り、フラグレジスタ22ＡによりＣＯＰＹ−ＴＥＭＰ−Ｒ
ＥＧ２６が特定番号の汎用レジスタ２５を保持している
か否かを識別することができる。
な選択がされずＧＲ３を読出した場合にセットされ、Ｊ
ＵＭＰ操作やパージＴＬＢ操作のように、ＣＯＰＹ−Ｔ
ＥＭＰ−ＲＥＧ２６の更新が必要で、ＧＲ３コピー以外
の読出しが行われた場合に、クリアされる。これによ
り、フラグレジスタ22ＡによりＣＯＰＹ−ＴＥＭＰ−Ｒ
ＥＧ２６が特定番号の汎用レジスタ２５を保持している
か否かを識別することができる。
【００５４】また、三入力ＯＲ回路223 は操作１＝ＪＵ
ＭＰ，操作２＝ＪＵＭＰ及びセット信号Ｓに基づいてＣ
ＴＲCLK 信号を出力するものである。ＣＴＲCLK 信号は
ＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２６のクロック信号であ
る。図５（Ｂ）において、ジャンプ制御部23Ｂは分岐命
令デコーダ＆命令フェッチアドレス計算／選択制御部23
1 の一部を構成するものであり、三入力ＯＲ回路201 ，
202 ，二入力ＡＮＤ回路203 ，二入力ＯＲ回路204 及び
フリップ・フロップ回路205 から成る。
ＭＰ，操作２＝ＪＵＭＰ及びセット信号Ｓに基づいてＣ
ＴＲCLK 信号を出力するものである。ＣＴＲCLK 信号は
ＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２６のクロック信号であ
る。図５（Ｂ）において、ジャンプ制御部23Ｂは分岐命
令デコーダ＆命令フェッチアドレス計算／選択制御部23
1 の一部を構成するものであり、三入力ＯＲ回路201 ，
202 ，二入力ＡＮＤ回路203 ，二入力ＯＲ回路204 及び
フリップ・フロップ回路205 から成る。
【００５５】三入力ＯＲ回路201 はプリ・デコード・ジ
ャンプ信号（以下ＰＤＪ信号という），アザーブランチ
信号（以下ＯＢ信号という）及びシーケンシャルプリフ
ェッチ信号（以下ＳＰ信号という）に基づいて命令フェ
ッチ・リクエスト信号（以下ＩＦＲ信号という）を出力
するものである。三入力ＯＲ回路202 はＣＮＧＲ３信
号，ＧＲ３書込み予約信号（以下ＧＲ３ＷＲ信号とい
う）及びＧＲ３非選択信号（以下ＧＲ３ＮＳ信号とい
う）に基づいて中間信号Ｓ３を二入力ＡＮＤ回路203 に
出力するものである。二入力ＡＮＤ回路203 は中間信号
Ｓ３とデコード・ジャンプ信号（以下ＤＪ信号という）
に基づいて中間信号Ｓ４を二入力ＯＲ回路204 に出力す
るものである。二入力ＯＲ回路204 は中間信号Ｓ４とア
ザーコンディション信号（以下ＯＣ信号という）に基づ
いて中間信号Ｓ５をフリップ・フロップ回路205 に出力
するものである。フリップ・フロップ回路205 はクロッ
ク信号ＣLKに基づいて命令フェッチキャンセル信号（以
下ＩＦＣ信号という）を出力するものである。
ャンプ信号（以下ＰＤＪ信号という），アザーブランチ
信号（以下ＯＢ信号という）及びシーケンシャルプリフ
ェッチ信号（以下ＳＰ信号という）に基づいて命令フェ
ッチ・リクエスト信号（以下ＩＦＲ信号という）を出力
するものである。三入力ＯＲ回路202 はＣＮＧＲ３信
号，ＧＲ３書込み予約信号（以下ＧＲ３ＷＲ信号とい
う）及びＧＲ３非選択信号（以下ＧＲ３ＮＳ信号とい
う）に基づいて中間信号Ｓ３を二入力ＡＮＤ回路203 に
出力するものである。二入力ＡＮＤ回路203 は中間信号
Ｓ３とデコード・ジャンプ信号（以下ＤＪ信号という）
に基づいて中間信号Ｓ４を二入力ＯＲ回路204 に出力す
るものである。二入力ＯＲ回路204 は中間信号Ｓ４とア
ザーコンディション信号（以下ＯＣ信号という）に基づ
いて中間信号Ｓ５をフリップ・フロップ回路205 に出力
するものである。フリップ・フロップ回路205 はクロッ
ク信号ＣLKに基づいて命令フェッチキャンセル信号（以
下ＩＦＣ信号という）を出力するものである。
【００５６】これにより、ジャンプ制御部23Ｂにより、
命令実行制御部２２のデコード結果によるＣＯＰＹ−Ｔ
ＥＭＰ−ＲＥ２６の内容からの命令フェッチが誤りであ
ると判断された場合に、命令フェッチを取り消すことが
できる。次に、本発明の実施例に係るデータ処理装置の
動作を説明する。図６（Ａ），（Ｂ）は本発明の実施例
に係るデータ処理装置のジャンプ操作時（コピー有無）
の動作タイムチャートであり、図７はそのジャンプ操作
時（キャンセル）の動作タイムチャートをそれぞれ示し
ている。
命令実行制御部２２のデコード結果によるＣＯＰＹ−Ｔ
ＥＭＰ−ＲＥ２６の内容からの命令フェッチが誤りであ
ると判断された場合に、命令フェッチを取り消すことが
できる。次に、本発明の実施例に係るデータ処理装置の
動作を説明する。図６（Ａ），（Ｂ）は本発明の実施例
に係るデータ処理装置のジャンプ操作時（コピー有無）
の動作タイムチャートであり、図７はそのジャンプ操作
時（キャンセル）の動作タイムチャートをそれぞれ示し
ている。
【００５７】例えば、当該データ処理装置のＪＵＭＰ操
作を実現する場合について説明をする。図６（Ａ）は、
本発明の実施例と対比するためのに、コピーレジスタを
持たない場合のＪＵＭＰ操作時のタイミング説明図であ
る。図６（Ａ）において、ストア（ＳＴＯＲＥ）やＪＵ
ＭＰ操作のためのＧＲ読出しは、パイプラインステージ
の第１のフローであるＥｏステージで行われる。ここ
で、読み出されたデータはコピー機能を持たないとした
ＴＥＭＰ−ＲＥＧに保持され、ＪＵＭＰ操作の第２フロ
ーからの分岐先フェッチ指示により、命令フェッチアド
レスバス１９に転送される。このアドレスＡddIPは命令
側ＭＭＵ／キャッシュ部２９のアドレス部に保持され、
ＴＬキャッシュが参照される。
作を実現する場合について説明をする。図６（Ａ）は、
本発明の実施例と対比するためのに、コピーレジスタを
持たない場合のＪＵＭＰ操作時のタイミング説明図であ
る。図６（Ａ）において、ストア（ＳＴＯＲＥ）やＪＵ
ＭＰ操作のためのＧＲ読出しは、パイプラインステージ
の第１のフローであるＥｏステージで行われる。ここ
で、読み出されたデータはコピー機能を持たないとした
ＴＥＭＰ−ＲＥＧに保持され、ＪＵＭＰ操作の第２フロ
ーからの分岐先フェッチ指示により、命令フェッチアド
レスバス１９に転送される。このアドレスＡddIPは命令
側ＭＭＵ／キャッシュ部２９のアドレス部に保持され、
ＴＬキャッシュが参照される。
【００５８】この際に、ＴＬキャッシュが共にヒットす
れば、読み出されたキャッシュの内容がそのまま命令先
取りバッファ２１に転送され保持される。この場合，す
なわち、ＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２６がコピー機能
を持たないとした場合には、ＪＵＭＰ命令の最初のＤｏ
ステージから分岐先命令のＤｏステージまで４マシンサ
イクルが必要となる。
れば、読み出されたキャッシュの内容がそのまま命令先
取りバッファ２１に転送され保持される。この場合，す
なわち、ＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２６がコピー機能
を持たないとした場合には、ＪＵＭＰ命令の最初のＤｏ
ステージから分岐先命令のＤｏステージまで４マシンサ
イクルが必要となる。
【００５９】これに対して、図６（Ｂ）に示すような本
発明の実施例に係るコピー機能を兼用したＣＯＰＹ−Ｔ
ＥＭＰ−ＲＥＧ２６の場合において、ＪＵＭＰ操作のＤ
ｏステージから分岐先命令のＤｏステージまで隙間なく
処理をすることができる。すなわち、図６（Ｂ）は、Ｊ
ＵＭＰ操作の分岐アドレスを指示する汎用レジスタ２５
の内容がＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２６に既にコピー
されている場合を示している。ここでは、ＣＯＰＹ−Ｔ
ＥＭＰ−ＲＥＧ２６に常時コピーを行う汎用レジスタ２
５の特定番号をＧＲ３とする。また、ＧＲ３の読出し選
択については、図４に示すように、操作１のＲ１フィー
ルド，操作１のＲ３フィールド，操作２のＲ１フィール
ド，操作２のＲ３フィールド等があり、ストア操作，Ｊ
ＵＭＰ操作，ＧＲ−ＦＲ（浮動小数点レジスタ）転送操
作，ＧＲ−制御レジスタ転送操作，ＴＬＢの部分パージ
等の特殊操作などで、各々選択され、そのような明示的
な選択がなされない場合に、コピーのためにＧＲ３が選
択される。
発明の実施例に係るコピー機能を兼用したＣＯＰＹ−Ｔ
ＥＭＰ−ＲＥＧ２６の場合において、ＪＵＭＰ操作のＤ
ｏステージから分岐先命令のＤｏステージまで隙間なく
処理をすることができる。すなわち、図６（Ｂ）は、Ｊ
ＵＭＰ操作の分岐アドレスを指示する汎用レジスタ２５
の内容がＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２６に既にコピー
されている場合を示している。ここでは、ＣＯＰＹ−Ｔ
ＥＭＰ−ＲＥＧ２６に常時コピーを行う汎用レジスタ２
５の特定番号をＧＲ３とする。また、ＧＲ３の読出し選
択については、図４に示すように、操作１のＲ１フィー
ルド，操作１のＲ３フィールド，操作２のＲ１フィール
ド，操作２のＲ３フィールド等があり、ストア操作，Ｊ
ＵＭＰ操作，ＧＲ−ＦＲ（浮動小数点レジスタ）転送操
作，ＧＲ−制御レジスタ転送操作，ＴＬＢの部分パージ
等の特殊操作などで、各々選択され、そのような明示的
な選択がなされない場合に、コピーのためにＧＲ３が選
択される。
【００６０】また、図６（Ｂ）のタイミング図におい
て、ＰＤはプリデコードステージであり、命令先取りバ
ッファ２１から現命令と並行して読み出されている次命
令ＮＩに対するデコードが行われる。ＰＤステージはＪ
ＵＭＰ操作で必ず実行されるものではなく、例えば、命
令バッファエンプティの状態から最初にフェッチされた
命令がＪＵＭＰ操作を含む場合等，ＰＤステージを通過
せずに直接Ｄｏステージで分岐操作を検出する場合もあ
る。
て、ＰＤはプリデコードステージであり、命令先取りバ
ッファ２１から現命令と並行して読み出されている次命
令ＮＩに対するデコードが行われる。ＰＤステージはＪ
ＵＭＰ操作で必ず実行されるものではなく、例えば、命
令バッファエンプティの状態から最初にフェッチされた
命令がＪＵＭＰ操作を含む場合等，ＰＤステージを通過
せずに直接Ｄｏステージで分岐操作を検出する場合もあ
る。
【００６１】分岐操作を早めに検出することは分岐によ
るパイプラインの乱れを減少するために、有意義であ
り、命令プリフェッチが充分に行われていれば、可能な
限り、ＰＤステージでの分岐操作を行う。ここで、ＰＤ
ステージでＪＵＭＰ操作が検出された場合には、無条件
にＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２６の内容を命令フェッ
チアドレスバス１９に出力する。このとき、ＣＯＰＹ−
ＴＥＭＰ−ＲＥＧ２６にＧＲ３の内容をコピーしている
ことを示すフラグがセットされていて、この命令以前の
命令によりＧＲ３への書込みが予約されている状態では
なく、ＪＵＭＰ操作の分岐アドレスがＧＲ３で指定され
る場合には、ＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２６を利用し
た分岐先プリフェッチが有効となる。その場合にＪＵＭ
Ｐ操作のパイプラインフローから指示されるＧＲ読出
し，命令フェッチ指示は無用になって、ＪＵＭＰ操作の
Ｄｏステージから分岐先命令のＤｏステージまで隙間な
く処理をすることができることとなる。
るパイプラインの乱れを減少するために、有意義であ
り、命令プリフェッチが充分に行われていれば、可能な
限り、ＰＤステージでの分岐操作を行う。ここで、ＰＤ
ステージでＪＵＭＰ操作が検出された場合には、無条件
にＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２６の内容を命令フェッ
チアドレスバス１９に出力する。このとき、ＣＯＰＹ−
ＴＥＭＰ−ＲＥＧ２６にＧＲ３の内容をコピーしている
ことを示すフラグがセットされていて、この命令以前の
命令によりＧＲ３への書込みが予約されている状態では
なく、ＪＵＭＰ操作の分岐アドレスがＧＲ３で指定され
る場合には、ＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２６を利用し
た分岐先プリフェッチが有効となる。その場合にＪＵＭ
Ｐ操作のパイプラインフローから指示されるＧＲ読出
し，命令フェッチ指示は無用になって、ＪＵＭＰ操作の
Ｄｏステージから分岐先命令のＤｏステージまで隙間な
く処理をすることができることとなる。
【００６２】また、図７に示したジャンプ操作時（キャ
ンセル）の動作タイムチャートにおいて、ＪＵＭＰ操作
がＧＲ３以外の汎用レジスタを分岐先アドレスとして指
定している場合には、ＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２６
による分岐先プリフェッチは無効となる。かかる場合に
は、図７において、改めて従来例と同様の命令フローに
より分岐先命令フェッチを行う。また、ＪＵＭＰ操作以
前の命令によりＧＲ３への書込みが予約されている場合
や、ＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２６がＧＲ３のコピー
でない場合等には、ＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２６に
正しい内容がセットされるまで、有効な命令フェッチが
遅らされる。
ンセル）の動作タイムチャートにおいて、ＪＵＭＰ操作
がＧＲ３以外の汎用レジスタを分岐先アドレスとして指
定している場合には、ＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２６
による分岐先プリフェッチは無効となる。かかる場合に
は、図７において、改めて従来例と同様の命令フローに
より分岐先命令フェッチを行う。また、ＪＵＭＰ操作以
前の命令によりＧＲ３への書込みが予約されている場合
や、ＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２６がＧＲ３のコピー
でない場合等には、ＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２６に
正しい内容がセットされるまで、有効な命令フェッチが
遅らされる。
【００６３】このようにして、本発明の実施例に係るデ
ータ処理装置によれば、図２〜５に示すように、命令先
取りバッファ２１，命令実行制御部２２，命令先取り制
御回路２３，ＡＬＵ241 ，242 ，汎用レジスタ２５及び
ＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２６が具備され、命令実行
制御部２２にＧＲ読出し選択部が設けられ、命令先取り
制御回路２３に分岐命令デコーダ＆命令フェッチアドレ
ス計算／選択制御部231 や命令フェッチ要求回路13Ｂが
設けられる。
ータ処理装置によれば、図２〜５に示すように、命令先
取りバッファ２１，命令実行制御部２２，命令先取り制
御回路２３，ＡＬＵ241 ，242 ，汎用レジスタ２５及び
ＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２６が具備され、命令実行
制御部２２にＧＲ読出し選択部が設けられ、命令先取り
制御回路２３に分岐命令デコーダ＆命令フェッチアドレ
ス計算／選択制御部231 や命令フェッチ要求回路13Ｂが
設けられる。
【００６４】このため、命令先取りバッファ２１から読
み出された命令コードＩＣが命令実行制御部２２により
解読されると、該デコード結果に基づいて命令実行制御
部２２によって命令が実行制御され、そのアドレス計算
がＡＬＵ241 ，242 により行われ、その結果データが汎
用レジスタ２５に保持される。ここで、汎用レジスタ２
５の特定番号の読出しポートに読み出されたデータがＣ
ＯＰＹ−ＴＥＭＰ−ＲＥＧ２６に受取り保持される。ま
た、汎用レジスタ２５により指定された分岐先アドレス
が命令先取り制御回路２３に実行制御される。
み出された命令コードＩＣが命令実行制御部２２により
解読されると、該デコード結果に基づいて命令実行制御
部２２によって命令が実行制御され、そのアドレス計算
がＡＬＵ241 ，242 により行われ、その結果データが汎
用レジスタ２５に保持される。ここで、汎用レジスタ２
５の特定番号の読出しポートに読み出されたデータがＣ
ＯＰＹ−ＴＥＭＰ−ＲＥＧ２６に受取り保持される。ま
た、汎用レジスタ２５により指定された分岐先アドレス
が命令先取り制御回路２３に実行制御される。
【００６５】この際に、命令実行制御部２２のＧＲ読出
し選択部により、命令で使用されないタイミングにおい
て、予め定められた特定番号ＧＲ３の汎用レジスタ２５
が１つの読出しポートに選択読出され、命令先取りバッ
ファ２１から読み出された命令コードＩＣの解読結果に
基づき、汎用レジスタ２５によって指定されたアドレス
が該命令先取り制御回路２３の分岐命令デコーダ＆命令
フェッチアドレス計算／選択制御部231 により検出さ
れ、その分岐操作が実行される。
し選択部により、命令で使用されないタイミングにおい
て、予め定められた特定番号ＧＲ３の汎用レジスタ２５
が１つの読出しポートに選択読出され、命令先取りバッ
ファ２１から読み出された命令コードＩＣの解読結果に
基づき、汎用レジスタ２５によって指定されたアドレス
が該命令先取り制御回路２３の分岐命令デコーダ＆命令
フェッチアドレス計算／選択制御部231 により検出さ
れ、その分岐操作が実行される。
【００６６】また、命令フェッチ要求部13Ｂでは、分岐
命令検出に基づいてＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２６で
保持された内容が命令フェッチアドレスバス１９に出力
される。ここで、分岐命令で指定された汎用レジスタ２
５と特定番号ＧＲ３の汎用レジスタ２５とが命令フェッ
チアドレスに一致する場合には、ＣＯＰＹ−ＴＥＭＰ−
ＲＥＧ２６が保持する内容が有効化される。
命令検出に基づいてＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２６で
保持された内容が命令フェッチアドレスバス１９に出力
される。ここで、分岐命令で指定された汎用レジスタ２
５と特定番号ＧＲ３の汎用レジスタ２５とが命令フェッ
チアドレスに一致する場合には、ＣＯＰＹ−ＴＥＭＰ−
ＲＥＧ２６が保持する内容が有効化される。
【００６７】このことから、汎用レジスタ２５の１つの
読出しポートが命令で明示的に使用されない場合には、
特定番号ＧＲ３の汎用レジスタ２５が読み出される。こ
のようにすることにより、読み出された内容をＣＯＰＹ
−ＴＥＭＰ−ＲＥＧ２６に保持し、ジャンプ命令を検出
した時にジャンプ先アドレスが特定番号の汎用レジスタ
２５で指定される命令である場合には、ＣＯＰＹ−ＴＥ
ＭＰ−ＲＥＧ２６の内容を使用してジャンプ操作を行う
ことにより、専用のコピーレジスタを持つことなく、ジ
ャンプ命令を高速に処理することが可能となる。
読出しポートが命令で明示的に使用されない場合には、
特定番号ＧＲ３の汎用レジスタ２５が読み出される。こ
のようにすることにより、読み出された内容をＣＯＰＹ
−ＴＥＭＰ−ＲＥＧ２６に保持し、ジャンプ命令を検出
した時にジャンプ先アドレスが特定番号の汎用レジスタ
２５で指定される命令である場合には、ＣＯＰＹ−ＴＥ
ＭＰ−ＲＥＧ２６の内容を使用してジャンプ操作を行う
ことにより、専用のコピーレジスタを持つことなく、ジ
ャンプ命令を高速に処理することが可能となる。
【００６８】特に、このＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２
６が特定番号以外の汎用レジスタ指定によるジャンプ命
令で汎用レジスタ２５から読出されたデータを取り組む
レジスタと兼用すれば、同ＣＯＰＹ−ＴＥＭＰ−ＲＥＧ
２６が特定番号ＧＲ３以外の汎用レジスタ２５の選択読
出しによって、ヒット確率が低下するものの、ジャンプ
操作用のアドレスＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２６を有
効に利用することができ、ハードウエアの増大を極力抑
えることが可能となる。
６が特定番号以外の汎用レジスタ指定によるジャンプ命
令で汎用レジスタ２５から読出されたデータを取り組む
レジスタと兼用すれば、同ＣＯＰＹ−ＴＥＭＰ−ＲＥＧ
２６が特定番号ＧＲ３以外の汎用レジスタ２５の選択読
出しによって、ヒット確率が低下するものの、ジャンプ
操作用のアドレスＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２６を有
効に利用することができ、ハードウエアの増大を極力抑
えることが可能となる。
【００６９】なお、ＧＲ読出し選択部に設けられたフラ
グレジスタ22Ａにより、ＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２
６が特定番号ＧＲ３の汎用レジスタ２５の内容を保持し
ているか否かが識別される。このため、命令先取り制御
回路２３では、実行中の命令によって汎用レジスタ２５
の読出しポートの特定の１つが使用されない時に、読出
しポートに特定番号ＧＲ３の汎用レジスタ２５を選択読
出すようにＧＲ読出し選択部に指示すること，すなわ
ち、命令先取り制御回路２３が、読出したデータをＣＯ
ＰＹ−ＴＥＭＰ−ＲＥＧ２６に取り込むようにＧＲ読出
し選択部に指示すると同時にフラグレジスタ22Ａをセッ
トし、さらに、読出しポートにいくつかの命令の実行に
応じて汎用レジスタ２５のいずれかを選択読出して該Ｃ
ＯＰＹ−ＴＥＭＰ−ＲＥＧ２６にデータを取り込むよう
にＧＲ読出し選択部に指示すると同時にフラグレジスタ
22Ａをリセットすることにより、ＣＯＰＹ−ＴＥＭＰ−
ＲＥＧ２６の内容を常に確認することができる。
グレジスタ22Ａにより、ＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２
６が特定番号ＧＲ３の汎用レジスタ２５の内容を保持し
ているか否かが識別される。このため、命令先取り制御
回路２３では、実行中の命令によって汎用レジスタ２５
の読出しポートの特定の１つが使用されない時に、読出
しポートに特定番号ＧＲ３の汎用レジスタ２５を選択読
出すようにＧＲ読出し選択部に指示すること，すなわ
ち、命令先取り制御回路２３が、読出したデータをＣＯ
ＰＹ−ＴＥＭＰ−ＲＥＧ２６に取り込むようにＧＲ読出
し選択部に指示すると同時にフラグレジスタ22Ａをセッ
トし、さらに、読出しポートにいくつかの命令の実行に
応じて汎用レジスタ２５のいずれかを選択読出して該Ｃ
ＯＰＹ−ＴＥＭＰ−ＲＥＧ２６にデータを取り込むよう
にＧＲ読出し選択部に指示すると同時にフラグレジスタ
22Ａをリセットすることにより、ＣＯＰＹ−ＴＥＭＰ−
ＲＥＧ２６の内容を常に確認することができる。
【００７０】また、命令実行制御部２２では、命令の実
行に応じて命令で指定されたレジスタに書込みが予約さ
れ、同期あるいは非同期の処理の結果予約された汎用レ
ジスタ２５に書込みを実行するまで、予約状況が保持さ
れ、命令先取りバッファ２１から読み出された命令コー
ドＩＣが解読され、特定番号の汎用レジスタ２５によ
り、分岐アドレスにより指定される分岐命令が検出され
た場合に、すなわち、フラグレジスタ22Ａがセットされ
た状態であり、かつ、その分岐命令以前の命令によっ
て、該特定番号の汎用レジスタ２５に書込みが予定され
ていないならば、該ＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２６に
保持された内容がアドレスとして命令フェッチを行うよ
うに命令フェッチアドレスが切り換えられる。
行に応じて命令で指定されたレジスタに書込みが予約さ
れ、同期あるいは非同期の処理の結果予約された汎用レ
ジスタ２５に書込みを実行するまで、予約状況が保持さ
れ、命令先取りバッファ２１から読み出された命令コー
ドＩＣが解読され、特定番号の汎用レジスタ２５によ
り、分岐アドレスにより指定される分岐命令が検出され
た場合に、すなわち、フラグレジスタ22Ａがセットされ
た状態であり、かつ、その分岐命令以前の命令によっ
て、該特定番号の汎用レジスタ２５に書込みが予定され
ていないならば、該ＣＯＰＹ−ＴＥＭＰ−ＲＥＧ２６に
保持された内容がアドレスとして命令フェッチを行うよ
うに命令フェッチアドレスが切り換えられる。
【００７１】さらに、命令先取り制御回路２３では、命
令先取りバッファ２１から読み出された命令コードＩＣ
が解読され、汎用レジスタ２５で分岐アドレスが指定さ
れると、その分岐命令が検出された場合には、該ＣＯＰ
Ｙ−ＴＥＭＰ−ＲＥＧ２６に保持された内容がアドレス
として命令フェッチが開始される。ここで、命令が特定
番号の汎用レジスタ２５以外を指定した場合，フラグレ
ジスタ22Ａがリセットされている場合又は汎用レジスタ
２５への書込みが分岐命令以前の命令操作によって予定
されている場合のいずれか１つ以上の要因によって、命
令先取り制御回路２３により、命令フェッチが取り消さ
れる。
令先取りバッファ２１から読み出された命令コードＩＣ
が解読され、汎用レジスタ２５で分岐アドレスが指定さ
れると、その分岐命令が検出された場合には、該ＣＯＰ
Ｙ−ＴＥＭＰ−ＲＥＧ２６に保持された内容がアドレス
として命令フェッチが開始される。ここで、命令が特定
番号の汎用レジスタ２５以外を指定した場合，フラグレ
ジスタ22Ａがリセットされている場合又は汎用レジスタ
２５への書込みが分岐命令以前の命令操作によって予定
されている場合のいずれか１つ以上の要因によって、命
令先取り制御回路２３により、命令フェッチが取り消さ
れる。
【００７２】このため、分岐命令デコーダ＆命令フェッ
チアドレス計算／選択制御部231 の分岐命令デコーダに
より、特定の分岐命令が検出され、これにより、ＣＯＰ
Ｙ−ＴＥＭＰ−ＲＥＧ２６の保持内容がアドレスとして
命令フェッチが開始される。また、ジャンプ制御部23Ｂ
では、命令実行制御部２２のデコード結果によるＣＯＰ
Ｙ−ＴＥＭＰ−ＲＥ内容からの命令フェッチが誤りであ
ると判断された場合には、命令フェッチが取り消され
る。
チアドレス計算／選択制御部231 の分岐命令デコーダに
より、特定の分岐命令が検出され、これにより、ＣＯＰ
Ｙ−ＴＥＭＰ−ＲＥＧ２６の保持内容がアドレスとして
命令フェッチが開始される。また、ジャンプ制御部23Ｂ
では、命令実行制御部２２のデコード結果によるＣＯＰ
Ｙ−ＴＥＭＰ−ＲＥ内容からの命令フェッチが誤りであ
ると判断された場合には、命令フェッチが取り消され
る。
【００７３】このことから、従来例のような専用のコピ
ーレジスタを持つことなく、ハード量の増大やコピーレ
ジスタの内容をレジスタファイル内のレジスタ内容と一
致させなくてはならないという操作から開放される。特
にＡＬＵ241 ，242 の数を増加し、データ処理の並列度
を高める要求があった場合であって、レジスタファイル
の書込み数が多くなるような場合でも、いずれのポート
からの書込みに対してもレジスタファイル内容とコピー
レジスタの内容とを一致させるという操作から開放さ
れ、そのハードウエアコストを極力低減することが可能
となる。
ーレジスタを持つことなく、ハード量の増大やコピーレ
ジスタの内容をレジスタファイル内のレジスタ内容と一
致させなくてはならないという操作から開放される。特
にＡＬＵ241 ，242 の数を増加し、データ処理の並列度
を高める要求があった場合であって、レジスタファイル
の書込み数が多くなるような場合でも、いずれのポート
からの書込みに対してもレジスタファイル内容とコピー
レジスタの内容とを一致させるという操作から開放さ
れ、そのハードウエアコストを極力低減することが可能
となる。
【００７４】これにより、ＣＯＰＹ−ＴＥＭＰ−ＲＥＧ
２６による分岐先プリフェッチが正しかった場合には、
分岐操作の命令実行サイクルが短縮され、通常の場合の
命令プリフェッチ指示を抑止することが可能となる。ま
た、特定番号ＧＲ３の汎用レジスタ２５を指定したジャ
ンプ操作の高速化を図ることが可能となり、ハードウエ
アの削減を図りつつ、データ処理装置の処理性能の向上
を図ることが可能となる。
２６による分岐先プリフェッチが正しかった場合には、
分岐操作の命令実行サイクルが短縮され、通常の場合の
命令プリフェッチ指示を抑止することが可能となる。ま
た、特定番号ＧＲ３の汎用レジスタ２５を指定したジャ
ンプ操作の高速化を図ることが可能となり、ハードウエ
アの削減を図りつつ、データ処理装置の処理性能の向上
を図ることが可能となる。
【００７５】
【発明の効果】以上説明したように、本発明のデータ処
理装置によれば命令バッファ手段，命令実行制御手段，
分岐命令操作手段，演算手段，汎用記憶手段及び一時記
憶手段が具備され、命令実行制御手段にレジスタ選択部
が設けられ、分岐命令操作手段に分岐命令検出部及び命
令フェッチ要求部が設けられる。
理装置によれば命令バッファ手段，命令実行制御手段，
分岐命令操作手段，演算手段，汎用記憶手段及び一時記
憶手段が具備され、命令実行制御手段にレジスタ選択部
が設けられ、分岐命令操作手段に分岐命令検出部及び命
令フェッチ要求部が設けられる。
【００７６】このため、汎用記憶手段の１つの読出しポ
ートを命令で明示的に使用しない場合には、特定番号の
汎用記憶手段が読み出されるようにすることにより、読
み出された内容を一時記憶手段に保持し、ジャンプ命令
を検出した時であって、ジャンプ先アドレスが特定番号
の汎用記憶手段で指定される命令である場合には、一時
記憶手段の内容を使用してジャンプ操作を行うことによ
り、専用のコピーレジスタを持つことなく、ジャンプ命
令を高速に処理することが可能となる。
ートを命令で明示的に使用しない場合には、特定番号の
汎用記憶手段が読み出されるようにすることにより、読
み出された内容を一時記憶手段に保持し、ジャンプ命令
を検出した時であって、ジャンプ先アドレスが特定番号
の汎用記憶手段で指定される命令である場合には、一時
記憶手段の内容を使用してジャンプ操作を行うことによ
り、専用のコピーレジスタを持つことなく、ジャンプ命
令を高速に処理することが可能となる。
【００７７】特に、この一時記憶手段が特定番号以外の
汎用レジスタ指定によるジャンプ命令で汎用記憶手段か
ら読出されたデータを取り組むレジスタと兼用すれば、
同一時記憶手段が特定番号以外の汎用記憶手段の選択読
出しによって、ジャンプ操作用のアドレス一時記憶手段
を有効に利用することができ、ハードウエアの増大を極
力抑えることが可能となる。
汎用レジスタ指定によるジャンプ命令で汎用記憶手段か
ら読出されたデータを取り組むレジスタと兼用すれば、
同一時記憶手段が特定番号以外の汎用記憶手段の選択読
出しによって、ジャンプ操作用のアドレス一時記憶手段
を有効に利用することができ、ハードウエアの増大を極
力抑えることが可能となる。
【００７８】なお、レジスタ選択部に設けられたフラグ
レジスタにより、一時記憶手段が特定番号の汎用記憶手
段の内容を保持しているか否かが識別される。このた
め、一時記憶手段による分岐先プリフェッチが正しかっ
た場合には、分岐操作の命令実行サイクルが短縮され、
通常の場合の命令プリフェッチ指示を抑止することが可
能となる。
レジスタにより、一時記憶手段が特定番号の汎用記憶手
段の内容を保持しているか否かが識別される。このた
め、一時記憶手段による分岐先プリフェッチが正しかっ
た場合には、分岐操作の命令実行サイクルが短縮され、
通常の場合の命令プリフェッチ指示を抑止することが可
能となる。
【００７９】これにより、特定番号の汎用記憶手段を指
定したジャンプ操作の高速化を図ることが可能となり、
ハードウエアの増大を抑えつつ、データ処理装置の高速
化に寄与するところが大きい。
定したジャンプ操作の高速化を図ることが可能となり、
ハードウエアの増大を抑えつつ、データ処理装置の高速
化に寄与するところが大きい。
【図１】本発明に係るデータ処理装置の原理図である。
【図２】本発明の実施例に係るデータ処理装置の構成図
である。
である。
【図３】本発明の実施例に係る命令バッファ／命令先取
り制御回路の構成図である。
り制御回路の構成図である。
【図４】本発明の実施例に係るデータ処理装置の命令形
式の説明図である。
式の説明図である。
【図５】本発明の実施例に係るＧＲ読出し選択部及びジ
ャンプ制御部の構成図である。
ャンプ制御部の構成図である。
【図６】本発明の実施例に係るジャンプ操作時（コピー
有無）の動作タイムチャートである。
有無）の動作タイムチャートである。
【図７】本発明の実施例に係るジャンプ操作時（キャン
セル）の動作タイムチャートである。
セル）の動作タイムチャートである。
【図８】従来例に係るデータ処理装置の構成図である。
１１…命令バッファ手段、 １２…命令実行制御手段、 12Ａ…レジスタ選択部、 22Ａ…フラグレジスタ部、 １３…分岐命令操作手段、 13Ａ…分岐命令検出部、 23Ａ…プリデコード回路、 23Ｂ…ジャンプ制御部、 １４…演算手段、 １５…汎用記憶手段、 １６…一時記憶手段、 １７…他の演算部、 １８…他のレジスタ、 １９…命令フェッチアドレスバス。
Claims (5)
- 【請求項１】 命令を蓄える命令バッファ手段（１１）
と、前記命令バッファ手段（１１）から読み出された命
令コードを解読し、該デコード結果に基づいて命令の実
行を制御する命令実行制御手段（１２）と、前記命令実
行制御手段（１２）によって制御される演算手段（１
４）及び汎用記憶手段（１５）と、前記汎用記憶手段
（１５）の読出しポートの１つに読み出されたデータを
受取り保持する一時記憶手段（１６）と、前記汎用記憶
手段（１５）により分岐先アドレスが指定される分岐命
令操作手段（１３）とを具備し、 前記命令実行制御手段（１２）にレジスタ選択部（12
Ａ）が設けられ、前記レジスタ選択部（12Ａ）は命令で
使用されないタイミングでは、予め定められた特定番号
の汎用記憶手段（１５）の内容を読出しポートの１つに
選択読出をして一時記憶手段（１６）に保持し、 前記分岐命令操作手段（１３）に分岐命令検出部（13
Ａ）及び命令フェッチ要求部（13Ｂ）が設けられ、前記
分岐命令検出部（13Ａ）は命令バッファ手段（１１）か
ら読み出された命令コードを解読して汎用記憶手段（１
５）によって指定されたアドレスへ分岐する分岐命令を
検出し、 前記命令フェッチ要求部（13Ｂ）は分岐命令検出に基づ
いて前記一時記憶手段（１６）が保持する内容を命令フ
ェッチアドレスバス（１９）に出力し、前記分岐命令で
指定された汎用記憶手段（１５）が前記特定番号の汎用
記憶手段（１５）に一致する場合に、前記一時記憶手段
（１６）が保持する内容を有効化することを特徴とする
データ処理装置。 - 【請求項２】 前記レジスタ選択部（12Ａ）にフラグレ
ジスタ（22Ａ）が設けられ、前記フラグレジスタ（22
Ａ）は一時記憶手段（１６）が特定番号の汎用記憶手段
（１５）と同一内容を保持しているか否かを識別するこ
とを特徴とする請求項１記載のデータ処理装置。 - 【請求項３】 前記分岐命令操作手段（１３）は、実行
中の命令によって汎用記憶手段（１５）の読出しポート
の特定の１つが使用されない時に、前記読出しポートに
特定番号の汎用記憶手段（１５）を選択読み出すように
指示し、前記選択読み出されたデータを一時記憶手段
（１６）に取り込むように指示すると同時にフラグレジ
スタ（22Ａ）をセットしたり、前記読出しポートにいく
つかの命令の実行に応じて汎用記憶手段（１５）のいず
れかを選択読出して該一時記憶手段（１６）に取り込む
ように指示すると同時にフラグレジスタ（22Ａ）をリセ
ットし、 前記命令の実行に応じ、該命令で指定された汎用記憶手
段（１５）に書込みを予約し、同期あるいは非同期の処
理の結果予約された汎用記憶手段（１５）に書込みが実
行されるまで、予約状況を保持し、 前記命令バッファ手段（１１）から読み出された命令コ
ードを解読し、特定番号の汎用記憶手段（１５）で分岐
アドレスを指定する分岐命令を検出した場合に、前記フ
ラグレジスタ（22Ａ）がセットされた状態であり、か
つ、その分岐命令以前の命令によって、該特定番号の汎
用記憶手段（１５）の書込みが予定されていないなら
ば、該一時記憶手段（１６）に保持された内容をアドレ
スとして命令フェッチを行うように命令フェッチアドレ
スを切り換えることを特徴とする請求項１記載のデータ
処理装置。 - 【請求項４】 前記命令バッファ手段（１１）から読み
出された命令コードを解読し、汎用記憶手段（１５）で
分岐アドレスを指定する分岐命令を検出した場合に、該
一時記憶手段（１６）に保持された内容をアドレスとし
て命令フェッチを開始し、前記命令が特定番号の汎用記
憶手段（１５）以外を指定した場合，前記フラグレジス
タ（22Ａ）がリセットされている場合又は前記汎用記憶
手段（１５）への書込みが分岐命令以前の命令操作によ
って予定されている場合のいずれか１つ以上の要因によ
って、前記命令フェッチを取り消すことを特徴とする請
求項１記載のデータ処理装置。 - 【請求項５】 前記分岐命令検出部（13Ａ）にプリデコ
ード回路（23Ａ）及びジャンプ制御部（23Ｂ）が設けら
れ、前記プリデコード回路（23Ａ）は特定の分岐命令の
検出によって、前記一時記憶手段（１６）の保持内容を
アドレスとする命令フェッチを開始し、前記ジャンプ制
御部（23Ｂ）は、前記命令実行制御部（１２）のデコー
ド結果による前記一時記憶手段（１６）の内容からの命
令フェッチが誤りであると判断された場合に、前記命令
フェッチを取り消すことを特徴とする請求項１〜４記載
のデータ処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5054342A JPH06266556A (ja) | 1993-03-15 | 1993-03-15 | データ処理装置 |
| US08/569,866 US5634136A (en) | 1993-03-15 | 1995-12-08 | Data processor and method of controlling the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5054342A JPH06266556A (ja) | 1993-03-15 | 1993-03-15 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06266556A true JPH06266556A (ja) | 1994-09-22 |
Family
ID=12967945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5054342A Withdrawn JPH06266556A (ja) | 1993-03-15 | 1993-03-15 | データ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5634136A (ja) |
| JP (1) | JPH06266556A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009009603A (ja) * | 2008-08-25 | 2009-01-15 | Renesas Technology Corp | 情報処理装置 |
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|---|---|---|---|---|
| JP3201716B2 (ja) * | 1996-02-22 | 2001-08-27 | シャープ株式会社 | コンピュータ装置 |
| US6092186A (en) * | 1996-05-07 | 2000-07-18 | Lucent Technologies Inc. | Apparatus and method for aborting un-needed instruction fetches in a digital microprocessor device |
| US5889975A (en) * | 1996-11-07 | 1999-03-30 | Intel Corporation | Method and apparatus permitting the use of a pipe stage having an unknown depth with a single microprocessor core |
| US6721875B1 (en) * | 2000-02-22 | 2004-04-13 | Hewlett-Packard Development Company, L.P. | Method and apparatus for implementing a single-syllable IP-relative branch instruction and a long IP-relative branch instruction in a processor which fetches instructions in bundle form |
| US6684319B1 (en) * | 2000-06-30 | 2004-01-27 | Conexant Systems, Inc. | System for efficient operation of a very long instruction word digital signal processor |
| SE519518C2 (sv) * | 2001-06-01 | 2003-03-11 | Kianoush Namvar | Signalavkodningssystem |
| US7415638B2 (en) * | 2004-11-22 | 2008-08-19 | Qualcomm Incorporated | Pre-decode error handling via branch correction |
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| US10628163B2 (en) * | 2014-04-17 | 2020-04-21 | Texas Instruments Incorporated | Processor with variable pre-fetch threshold |
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|---|---|---|---|---|
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| US4926323A (en) * | 1988-03-03 | 1990-05-15 | Advanced Micro Devices, Inc. | Streamlined instruction processor |
| US5136696A (en) * | 1988-06-27 | 1992-08-04 | Prime Computer, Inc. | High-performance pipelined central processor for predicting the occurrence of executing single-cycle instructions and multicycle instructions |
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1993
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009009603A (ja) * | 2008-08-25 | 2009-01-15 | Renesas Technology Corp | 情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5634136A (en) | 1997-05-27 |
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