JP3968914B2

JP3968914B2 - ディスクアレイ装置

Info

Publication number: JP3968914B2
Application number: JP15465499A
Authority: JP
Inventors: 宏樹金井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-06-02
Filing date: 1999-06-02
Publication date: 2007-08-29
Anticipated expiration: 2019-06-02
Also published as: US6738867B1; JP2000347937A

Description

【０００１】
【発明の属する技術分野】
本発明は、ディスクアレイ装置など複数の要求を多重に処理し、アクセスパターンが予測できない装置に係わり、特に、プロセサがアクセスするオペランドのデータ読込み制御方法に関する。
【０００２】
【従来の技術】
複数台の磁気ディスク装置（以下ディスク装置と呼ぶ）に対するデータの格納および読み出しを行うディスクアレイ装置がある。ディスクアレイ装置は、通常、プロセサがデータ制御と装置全体の制御を行う。ディスクアレイ装置に代表されるように、プロセサを用いたシステムは、プロセサ上で、メモリに格納したプログラム、すなわち命令コードを順次演算処理する。演算には、メモリやレジスタ上のデータであるオペランドを用いる。通常、システムは、演算処理を行うプロセサとメモリ制御を行うメモリコントローラとメモリおよび複数の制御ＬＳＩから構成される。このような、従来の一般的な構成の一例を図９に示す。
【０００３】
図９は、従来のディスクアレイ装置の一例である。ディスクアレイ装置は、大別して複数台の磁気ディスク装置１０２０と磁気ディスク装置を制御するディスクアレイ制御装置１０００を有する。磁気ディスク装置１０２０とディスク制御装置１０００は、ドライブIF１１０３で接続する。ディスクアレイ制御装置１０００とホストコンピュータ１０５０は、ホストIF１１０２で接続する。ディスクアレイ制御装置１０００は、ホストコンピュータ１０５０との接続制御を行うチャネルIF部１０１１と、ディスク装置との接続制御を行うディスクIF部１０１２と、装置全体の共有メモリを有する共有メモリ部１０１５と、キャッシュメモリを有するキャッシュメモリ部１０１４とを有する。チャネルＩＦ部１０１１と共有メモリ部１０１５、また、ディスクＩＦ部１０１２と共有メモリ部１０１５は、アクセスパス２１３７で接続する。チャネルＩＦ部１０１１とキャッシュメモリ部１０１４、また、ディスクＩＦ部１０１２とキャッシュメモリ部１０１４は、セレクタ部１０１３を介してアクセスパス０１１３５、アクセスパス１１１３６で接続する。チャネルＩＦ部１０１１は、ホストＩＦ１１０２とマイクロプロセサ１１０１（以下プロセサと呼ぶ）とＳＭアクセス制御部１１０５とＣＭアクセス制御部１１０４とこれらを接続する内部バス１１０６を備える。ディスクＩＦ部１０１２は、ドライブＩＦ１１０３とプロセサ１１０１とＳＭアクセス制御部１１０５とＣＭアクセス制御部１１０６とこれらを接続する内部バス１１０６を備える。チャネルＩＦ部とキャッシュメモリ部は、メモリの制御を行うＣＭコントローラ１１０７とメモリモジュール１１０９を有する。共有メモリ部は、メモリの制御を行うＳＭコントローラ１１０８とメモリモジュール１１０９を有する。チャネルＩＦ部とディスクＩＦ部にあるプロセサは、共有メモリ部のメモリと各制御部のレジスタにあるオペランドデータをアクセスすることでディスクアレイ装置の状態を認識しながらホストからのデータ書込み、読み出しの処理を行う。
【０００４】
このようなプロセサシステムでは、プロセサの演算処理性能に加え、メモリまたはレジスタからプロセサへのオペランドデータの読込み性能が重要である。プロセサがアクセス要求してからデータを受け取るまでの遅れはアクセスレイテンシと呼ばれる。近年、プロセサのコア性能は大幅に向上しているのに対し、外部ＩＯアクセスを伴うオペランドデータのリードアクセス性能は、あまり改善されていない。この両者の性能差により、アクセスレイテンシが表面化すると、プロセサの処理がストールしプロセサ性能を引き出せないため、メモリシステムがシステム上のボトルネックになるという問題がある。
【０００５】
オペランドデータアクセス性能の改善には、大別して２点ある。1点は、アクセス時間の低減による性能向上、もう1点は、アクセス時間の隠蔽である。しかし、アクセス時間の低減には、アクセスパスの動作周波数の向上が必要であるが、クロストークなどの実装ノイズが課題となり改善は困難である。特に、図９に示したようなディスクアレイ装置では、プロセサからオペランドデータまでに複数のＬＳＩが介在するなど構成上プロセサとオペランドデータの距離が遠いので、一定以上のアクセス時間の低減は困難である。
【０００６】
2点目のアクセス時間の隠蔽には、データの先読みが挙げられる。従来例として、プロセサの専用命令を用いた先読みがあり、一例として、“ＰｏｗｅｒＰＣマイクロプロセサ・ファミリプログラミング環境”に記載されているＰＯＷＥＲＰＣの命令セットにあるｄｃｂｔ(Data Cache Block Touch)命令が挙げられる。ｄｃｂｔ命令は、専用命令によりオペランドデータをプロセサ内部のキャッシュに読み込む命令である。
【０００７】
しかし、専用命令を用いた場合には、外部ＩＯアクセス時間は既に述べたディスクアレイ装置のような大規模システムでは、マイクロ秒オーダを要する場合があり、実際にデータが必要になった時点でキャッシュにデータがあるかどうかを保証できない。また、マイクロ秒オーダでキャッシュの一部を占有することになるため複数の先読みを実行するとキャッシュの使用効率が悪化する。また、ＰＯＷＥＲＰＣでは、ｄｃｂｔ命令は、メインメモリに対して有効であり、外部ＩＯに対しては実行できない。また、専用命令を備えている一部のプロセサを用いた場合に実現可能であり、所謂組込み用途に用いる比較的安価なプロセサにはこのような専用命令は備わっていない。
【０００８】
【発明が解決しようとする課題】
これまで述べたように、近年のプロセサの高速化にともない、外部メモリや外部レジスタに代表される外部ＩＯアクセスを伴ったオペランドアクセスの相対性能が低下し、結果的にシステム性能上のボトルネック部位となっている。すなわち、プロセサの内部処理性能は、プロセサコア部の動作周波数向上に伴い向上する一方で、外部ＩＯアクセス速度は十分でない。従って、所謂組込み型システムなど外部ＩＯアクセスの多発するシステムの性能は、外部ＩＯアクセス性能に依存することになる。
【０００９】
本発明が解決しようとする主たる課題は、オペランドアクセス性能を改善することである。特に、外部ＩＯ制御において、安価かつ容易にプロセサのオペランドデータアクセス性能向上を実現することを目的とする。
【００１０】
以上に述べたオペランドデータアクセスに共通する課題の一因は、従来の外部ＩＯを伴ったオペランドアクセスは、外部ＩＯ要求が発生してはじめて動作するため、オペランドデータ読込み速度を向上するためには、プロセサがメモリやレジスタからのリード要求を行ってから応答するまでのアクセスレイテンシの低減を実現する必要があり、外部ＩＦの高速化が必須となることである。高速SRAMや各プロセサ専用メモリなどの高速メモリは、高価であるため、システム価格の上昇を招く。また、オペランドアクセス時間の大幅な短縮は困難である。
【００１１】
また、アクセスレイテンシの増大に起因した他の問題点として、システムバスの占有率に増大よるシステムバスの実効性能の低下がある。
【００１２】
【課題を解決するための手段】
上記課題を解決するための本発明の手段を一言で述べると、外部アクセス制御部に、オペランドデータが必要となる前に、あらかじめ、オペランドデータをメモリ、または、レジスタから外部アクセス制御部内のレジスタに読み込んでおく（以下先読み、と呼ぶ）ようにしたことである。以下、具体的な手段について説明する。
【００１３】
プロセサの外部アクセスを制御する外部アクセス制御ＬＳＩに先読み制御部を設けた。
【００１４】
先読み制御部は、先読みを行うメモリまたはレジスタのアドレスを指定するアドレスレジスタと該アドレスレジスタのデータの有効性を示すアドレスレジスタ有効フラグと先読みしたデータを格納するデータレジスタと該データレジスタのデータの有効性を示すデータレジスタ有効フラグとを有する先読みレジスタセットを１つ以上備えた先読みレジスタ回路と、アクセス先のアドレスが該アドレスレジスタの値と一致しているかを判定するアドレス判定回路と、該先読みレジスタ回路および該アドレス判定回路を用いて先読み制御を行うアクセス制御回路を備えるようにした。
【００１５】
先読み制御部は、先読みレジスタに対するライトアクセスを検出した場合は、該ライトアクセスのデータをアドレスレジスタに格納し、アドレスレジスタ有効ビットをセットし、さらに、該アドレスレジスタに格納したデータが示すアドレスに対してリードアクセスを行い、リードデータをデータレジスタに格納し、データ有効フラグをセットし、また、該アドレスレジスタ有効ビットがセットされ、かつ、該アドレスレジスタに格納されたデータと一致するアドレスに対するリードアクセスを検出した場合は、該データ有効フラグが既にセットされている場合は、データレジスタに格納されているデータを直ちに送信し、また、該データ有効フラグがセットされていない場合は、該データ有効フラグがセットされた後に該データレジスタに格納されているデータを送信し、該アドレス有効フラグと該データ有効フラグをリセットするようにした。
【００１６】
先読み制御部は、先読みレジスタのアドレスレジスタに格納したアドレスに対するライトアクセスが発生した場合は、該ライトアクセスのデータをデータレジスタにセットし、データレジスタ有効フラグをセットするようにした。
【００１７】
先読み制御部が、先読みレジスタに対するライトアクセスを検出した場合に、先読みレジスタセットのすべてのアドレスレジスタ有効フラグがセットされている場合は、先読みを行わないようにした。
【００１８】
【発明の実施の形態】
以下、図面を用いて、発明の詳細を説明する。
【００１９】
はじめに、プロセサ１のアクセスについて簡単に触れる。プロセサは、プロセサローカルバスと外部アクセスＬＳＩを介してメモリとレジスタをアクセスする。この際、プロセサは、命令コード、データ、また外部レジスタなど、すべての外部アクセスをプロセサローカルバス経由で行う。従って、プロセサは、同時にはいずれか唯一の領域にのみアクセス可能である。
【００２０】
図1は、本発明の概要を示すブロック図の一例である。本実施例は、外部アクセスについて先読みを行う場合の一例である。図1に示したディスクアレイ制御装置は、大きくは、マイクロプロセサ１と外部アクセスＬＳＩ２とメモリ部２１と他ＬＳＩ２３から構成する。プロセサ1と外部アクセスＬＳＩ２間は、プロセサローカルバス１００で接続する。また、外部アクセスＬＳＩ２とメモリ部２１、または、他ＬＳＩ２３の間は、ＬＳＩ間接続専用IF２０で接続する。メモリ部２１は、メモリを直接制御するメモリ制御ＬＳＩ２２とメモリ２４を有する。メモリ制御ＬＳＩ２２は、内部にIF制御部３１とレジスタ２４を備える。また、他ＬＳＩ２３は、内部にIF制御部３１とレジスタ２４を備える。外部アクセスＬＳＩ２は、バス制御部２０１とメモリアクセス制御部３と外部レジスタ制御部９、および、これらを接続する内部バス２０２から構成する。メモリアクセス制御部３と、外部レジスタ制御部９の内部は同様の構成である。メモリアクセス制御部３を例に説明すると、先読みを行う対象のアドレスと先読みしたデータを格納するための先読みレジスタ６と、アクセス先アドレスが先読みしたデータのアドレスの比較するアドレス判定部７と、先読みアクセスを処理し、先読みレジスタ、アドレス判定部の制御を行うアクセス制御部５を備えた先読み制御部４とIF制御部３１から構成する。先読み制御部４の詳細は、図４、５、６を用いて後述する。
【００２１】
以上述べたように、本実施例では、先読みを目的とした専用レジスタを備えたことにより、オペランドデータの先読みを実現したところに特徴がある。
【００２２】
次に、図2、図3を用いて、本発明に係るオペランドデータをアクセスする方法の動作の流れを説明する。
【００２３】
図2は、本発明に係わるプログラムの一例である。プログラム１１は、外部ＩＯアクセスを伴うオペランドデータのリードアクセスに先行して、該オペランドデータのアドレスを先読みレジスタにストア命令を用いてライトすることで、先読み機構の起動を行う。その後、プログラムは、オペランドデータが必要になった時点でロード命令によりオペランドデータを読み込む。
【００２４】
本実施例では、すべてのプロセサが備えているストア命令とロード命令を用いてオペランドデータの先読みを行うところに特徴がある。従って、先読みのための専用命令を必要としないため、安価な組込み用途向けプロセサでもオペランドデータの先読みを実現できる。
【００２５】
図3は、本発明に係わるプログラム動作とＬＳＩ動作について従来方法と本発明の比較を示す動作図である。従来方法では、オペランドデータが必要になった時点で、ロード命令を発行する。この後外部ＩＯアクセスを行うため、実際に該オペランドデータをプロセサ内部に読み込むまでプロセサはストールすることになる。これに対し、本発明では、オペランドデータが必要になる時点に先行して、ストア命令により先読みを行う。これにより外部制御ＬＳＩは、先読みレジスタにオペランドデータを読込んでおく。プロセサは、先読みを発行してから実際にオペランドデータの読込みを実行するまでの間は、他の処理を実行することができる。ストア処理は、プロセサの動作サイクルでたかだか数サイクル程度である。一方、リード命令はシステム構成に依存し大規模なシステムでは数マイクロ秒オーダになる。従って、従来方法では、数マイクロ秒の間処理が中断するのに対し、本発明では、他の処理を行うことで、オペランドデータアクセス時間を隠蔽できる。
【００２６】
次に先読み制御部の実現例について図４、図５、図６を用いて説明する。図4は、図1に示した先読み制御部の一例を示すブロック図である。先読みレジスタ６は、先読みを行うアドレスを格納するアドレスレジスタ６０と、該アドレスレジスタ６０のデータが有効か無効かを示すＡＤ有効フラグ６１と、オペランドデータを格納するデータレジスタ６２と、該データレジスタ６２のデータが有効か無効かを示すＤＴ有効フラグ６３とを有する先読みレジスタセット６４を複数備える。全レジスタセットのＡＤ有効フラグの論理積によりレジスタセットに空きがあるかどうかを示すレジスタEMTY信号６５を備える。アドレス判定回路７は、アクセスアドレス判定回路７１と先読みアドレス判定回路７２を備える。アクセスアドレス判定回路７１は、プロセサがアクセスしたアドレスが先読みレジスタに対するアクセスかを判定する比較器を備え、また、判定結果を報告するアドレス一致信号４１を生成する。先読みアドレス判定回路７２は、プロセサがアクセスしたアドレスと、先読みレジスタ６に格納されている先読みアドレスの比較を行う比較器を備え、比較器の結果とＡＤ有効フラグの論理積によりアドレスが一致したかを示す信号を生成する。比較器は、先読みレジスタセットに対応した数だけ備える。各比較器からの信号の論理和によりプロセサが要求したアドレスが先読みレジスタにあるかどうかを示す示す先読みヒット信号４２を生成する。また、本実施例では、先読みレジスタセットの管理を行うための時間計測部６８を設けている。時間計測部６８は、時間計測用カウンタ回路を備え、先読み動作開始を示す計測起動信号６６により計測を開始しあらかじめ設定したタイムアウト値を超えるとタイムアウト信号６７にて報告する。先読みレジスタ６は、タイムアウト信号により該当する先読みレジスタセットのＡＤ有効フラグ６１とＤＴ有効フラグ６４をクリアすることで先読み処理を中断し、先読みレジスタセット６４を開放する。
【００２７】
次に、アクセス制御部５の動作について説明する。図５、図６は、アクセス制御部５の動作を示す流れ図である。アクセス制御部５は、図５、図６に示した流れ図から、シーケンサにより容易に実現できる。図５は、プロセサからのアクセスが発生したときの制御の流れを示している。プロセサからアクセスは、制御信号をデコードすることで認識できる。アクセスが発生すると、はじめに、アドレス一致信号と内部バス制御信号の状態から、該アクセスが先読みレジスタへのライトアクセスかを判定する（ステップ１）。先読みレジスタへのライトアクセスの場合は、先読みルーチンを起動して終了する（ステップ２）。先読みルーチンの詳細は、図６を用いて後述する。先読みレジスタへのライトアクセスでない場合は、先読みヒット信号の状態から先読みレジスタに設定されたアドレスへのアクセスかを判定する（ステップ３）。先読みレジスタに設定されたアドレスへのアクセスの場合は、すでに先読みの起動がかけられていることを示す。この場合、今回のアクセスがライトアクセスかを判定する（ステップ４）。アクセスがライトアクセスの場合は、先読みデータレジスタにデータを格納しＤＴ有効フラグをセットする（ステップ５）。従って、先読み起動後に、同一アドレスに対するライトアクセスが発生した場合は、ライトデータが有効となり、データの不一致を生じることがない。ステップ５により該アクセスは終了する。一方、ステップ３で、先読みレジスタに設定されたアドレスへのアクセスでない場合は、先読みに係らない通常のアクセスであり、通常のＩＯアクセスを行い（ステップ６）終了する。また、ステップ４で、アクセスがライトアクセス出ない場合、すなわち、リードアクセスの場合は、先読みアドレスに対するリードアクセスを示している。この場合、ＤＴ有効フラグがセットされていることを確認し、セットされていない場合はセットされるまで待つ（ステップ７）。ＤＴ有効フラグがセットされている場合は、先読みデータがデータレジスタに格納されていることを示すので、該先読みデータをプロセサに送信する（ステップ８）。さらに、ＡＤ有効フラグとＤＴ有効フラグをクリアしてアクセスを終了する（ステップ９）。
【００２８】
以上の制御により先読みデータがある場合は、先読みデータをプロセサに送信することができる。
【００２９】
図６は、先読み起動時の制御の流れを示す。図５ステップ２で先読みを起動されると、はじめに、先読みレジスタに空いているレジスタセットがあるかを判定する（ステップ１）。空いているレジスタセットがある場合は、アドレスレジスタにアドレスを格納し、ＡＤ有効フラグをセットする(ステップ２)。この後、実際のデータリードを開始し（ステップ３）、データ受信が終了するまで待つ（ステップ３）。データ受信が終了したら、ＤＴ有効フラグが既にセットされていないかを判定する（ステップ５）。ＤＴ有効フラグが既にセットされていなければ、データレジスタに受信したリードデータを格納しＤＴ有効フラグをセットして（ステップ６）終了する。ステップ５でＤＴ有効フラグが既にセットされている場合は、先読みアクセス中に同一アドレスに対するライトアクセスが発生したことを示しており、受信データは破棄し処理を終了する。また、ステップ１で、先読みレジスタセットが空いていない場合は、先読み処理を行わず終了する。
【００３０】
図7は、本発明に係るディスクアレイ制御装置の他の一例を示すブロック図である。本実施例では、外部アクセスＬＳＩ２とメモリ制御ＬＳＩ２２、他ＬＳＩ２３をシステムバス２４で接続したところに特徴がある。ＬＳＩ間をバスで接続しているため小規模なシステムを構成する場合はシステム化が容易である。
【００３１】
図８は、本発明に係るディスクアレイ制御装置の他の一例を示すブロック図である。本発明では、マイクロプロセサ１と先読み制御部４を備えたメモリアクセス制御部３、または、先読み制御部４を備えた外部レジスタ制御部９を同一ＬＳＩ内に備えたところに特徴がある。プロセサローカルバスの周波数を高めることが可能なので、プロセサから先読みレジスタのアクセス時間を低減できる。
【００３２】
【発明の効果】
本発明の効果を一言で述べると、外部アクセス制御部に、オペランドデータが必要となる前に、あらかじめ、オペランドデータをメモリ、または、レジスタから外部アクセス制御部内のレジスタに読み込んでおくようにしたので、外部アクセスを伴うオペランドデータアクセス時間を隠蔽することができ、また、プロセサのストールを低減できるので、結果的に、プロセサの処理性能を向上することができるという効果がある。以下、具体的な効果について説明する。
【００３３】
プロセサの外部アクセスを制御する外部アクセス制御部に先読み制御部を設け、先読み制御部は、先読みを行うメモリまたはレジスタのアドレスを指定するアドレスレジスタと該アドレスレジスタのデータの有効性を示すアドレスレジスタ有効フラグと先読みしたデータを格納するデータレジスタと該データレジスタのデータの有効性を示すデータレジスタ有効フラグとを有する先読みレジスタセットを１つ以上備えた先読みレジスタ回路と、アクセス先のアドレスが該アドレスレジスタの値と一致しているかを判定するアドレス判定回路と、該先読みレジスタ回路および該アドレス判定回路を用いて先読み制御を行うアクセス制御回路を備えるようにしたので、プロセサのストア命令で先読みを指示できるという効果がある。
【００３４】
先読み制御部は、先読みレジスタのアドレスレジスタに格納したアドレスに対するライトアクセスが発生した場合は、該ライトアクセスのデータをデータレジスタにセットし、データレジスタ有効フラグをセットするようにしたので、先読みを指示したアドレスに対するライトが発生した場合でもデータの整合性がとれるという効果がある。
【００３５】
先読み制御部が、先読みレジスタに対するライトアクセスを検出した場合に、先読みレジスタセットのすべてのアドレスレジスタ有効フラグがセットされている場合は、先読みを行わないようにしたので、容易に先読みレジスタセットの管理を実現できるという効果がある。
【図面の簡単な説明】
【図１】本発明に係る外部アクセス制御部の概要を示すブロック図の一例である。
【図２】本発明に係るプログラムの一例を示すリスト図である。
【図３】本発明に係る動作の一例を示す流れ図である。
【図４】本発明に係る先読み制御部の一例を示すブロック図である。
【図５】本発明に係る先読み制御部内のアクセス制御部の動作の一例を示す流れ図である。
【図６】本発明に係る先読み制御部内のアクセス制御部の動作の一例を示す流れ図である。
【図７】本発明に係る外部アクセス制御部の概要を示すブロック図の一例である。
【図８】本発明に係る外部アクセス制御部の概要を示すブロック図の一例である。
【図９】本発明に係るディスクアレイ装置の従来例を示すブロック図である。
【符号の説明】
１・・・プロセサ
２・・・外部アクセスＬＳＩ
３・・・メモリアクセス制御部
４・・・先読み制御部
５・・・アクセス制御部
６・・・先読みレジスタ
７・・・アドレス判定部
８・・・データパス
９・・・外部レジスタ制御部
８・・・バッファメモリ
３０・・・メモリ部
３１・・・ＩＦ制御部
４０・・・制御ＬＳＩ。

Claims

ディスクアレイ装置であって、
命令コードを実行する処理ユニットと、
前記命令コードに関連するオペランドデータを記憶するメモリと、
前記オペランドデータを格納するレジスタと、
前記処理ユニットと、前記メモリ、及び前記レジスタに接続される、先読み制御ユニットとを有し、
前記処理ユニットは、ロード命令を発行する前、前記先読み制御ユニットが、前記オペランドデータを前記メモリあるいは前記レジスタから読み出す間に他の命令コードを実行し、
前記先読み制御ユニットは、
先読みを行うメモリまたはレジスタのアドレスを指定するアドレスレジスタと前記アドレスレジスタのデータの有効性を示すアドレスレジスタ有効フラグと、先読みしたデータを格納するデータレジスタと前記データレジスタのデータの有効性を示すデータレジスタ有効フラグとを有する先読みレジスタを備えた先読みレジスタ回路と、
アクセス先のアドレスが前記アドレスレジスタの値と一致しているかを判定するアドレス判定回路と、
前記先読みレジスタ回路および前記アドレス判定回路を用いて先読み制御を行うアクセス制御回路を備え、
前記先読みレジスタに対するライトアクセスを検出した場合は、前記ライトアクセスのデータを前記アドレスレジスタに格納して前記アドレスレジスタ有効フラグをセットし、前記アドレスレジスタに格納したデータが示すアドレスに対してリードアクセスを行い、リードデータを前記データレジスタに格納し、前記データレジスタ有効フラグをセットし、
前記アドレスレジスタに格納されたデータが示すアドレスと一致するアドレスに対するリードアクセスを検出した場合であって、前記データレジスタ有効フラグが既にセットされているときは、前記データレジスタに格納されているデータを送信し、前記データレジスタ有効フラグがセットされていないときは、前記データレジスタ有効フラグがセットされた後に前記データレジスタに格納されているデータを送信し、前記アドレスレジスタ有効フラグと前記データレジスタ有効フラグをリセットすることを特徴とするディスクアレイ装置。
請求項1に記載のディスクアレイ装置であって、前記先読み制御ユニットは、さらに、
前記メモリから読み出した前記オペランドデータをロードする前記ロード命令が発行される前に、先行的に、前記メモリから前記オペランドデータを読み出す前記メモリ用先読みコントローラと、
前記レジスタから読み出した前記オペランドデータをロードする前記ロード命令が発行される前に、先行的に、前記レジスタから前記オペランドデータを読み出す前記レジスタ用先読みコントローラとを、有することを特徴とするディスクアレイ装置。
請求項2に記載のディスクアレイ装置であって、
前記メモリ用先読みコントローラと前記メモリとを接続する第１の専用バスと、
前記レジスタ用先読みコントローラと前記レジスタとを接続する第２の専用バスとを有することを特徴とするディスクアレイ装置。
請求項1に記載のディスクアレイ装置であって、
前記処理ユニットと前記先読み制御ユニットは、LSIパッケージに実装されることを特徴とするディスクアレイ装置。
請求項１記載のディスクアレイ装置であって、
前記先読み制御ユニットは、先読み対象のオペランドデータを受信した際に当該先読み対象のオペランドデータに対応する前記データレジスタ有効フラグを調べ、
当該データレジスタ有効フラグがまだセットされていなければ当該先読み対象のオペランドデータを前記データレジスタに書き込み、当該データレジスタ有効フラグが既にセットされていれば当該先読み対象のオペランドデータを前記データレジスタに書き込まないものである、ことを特徴とするディスクアレイ装置。
請求項１に記載のディスクアレイ装置であって、さらに、
前記アドレスレジスタ有効フラグが設定されている時間を計測する計測回路を有し、
前記アドレスレジスタ有効フラグのセット時間が予め定められたタイムアウト値より大きくなった場合は、前記アドレスレジスタ有効フラグと前記データレジスタ有効フラグの両方をリセットすることを特徴とするディスクアレイ装置。
請求項１に記載のディスクアレイ装置であって、先読み制御ユニットが、先読みレジスタに対するライトアクセスを検出した場合に、先読みレジスタのすべてのアドレスレジスタ有効フラグがセットされている場合は、先読みを行わないことを特徴とするディスクアレイ装置。