JPH103783A - Ｄｒａｍ制御方式 - Google Patents
Ｄｒａｍ制御方式Info
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- JPH103783A JPH103783A JP8150708A JP15070896A JPH103783A JP H103783 A JPH103783 A JP H103783A JP 8150708 A JP8150708 A JP 8150708A JP 15070896 A JP15070896 A JP 15070896A JP H103783 A JPH103783 A JP H103783A
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Abstract
(57)【要約】
【課題】ＤＲＡＭをアクセスしようとする行アドレス
が、前アクセス時と同一である場合の高速モードでＤＲ
ＡＭへのアクセスを行うＤＲＡＭの制御方式においてメ
モリへのアクセス効率を向上する。 【解決手段】ＤＲＡＭのリフレッシュ動作が発生した場
合には、リフレッシュ動作を行う直前の行アドレスを保
持しておき、リフレッシュ動作終了直後に、すなわちＣ
ＰＵからのアクセス要求が発生する前に、予め保持して
いた行アドレスをＤＲＡＭに与え、ＲＡＳ信号を立ち下
げることによりリフレッシュ動作で中断した高速なペー
ジモードアクセスを復活させることにより、ＣＰＵのメ
モリへのアクセス効率を向上し、情報処理装置の性能を
向上する。
が、前アクセス時と同一である場合の高速モードでＤＲ
ＡＭへのアクセスを行うＤＲＡＭの制御方式においてメ
モリへのアクセス効率を向上する。 【解決手段】ＤＲＡＭのリフレッシュ動作が発生した場
合には、リフレッシュ動作を行う直前の行アドレスを保
持しておき、リフレッシュ動作終了直後に、すなわちＣ
ＰＵからのアクセス要求が発生する前に、予め保持して
いた行アドレスをＤＲＡＭに与え、ＲＡＳ信号を立ち下
げることによりリフレッシュ動作で中断した高速なペー
ジモードアクセスを復活させることにより、ＣＰＵのメ
モリへのアクセス効率を向上し、情報処理装置の性能を
向上する。
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理装置の記
憶装置に関し、特に記憶装置におけるＤＲＡＭの制御に
関する。
憶装置に関し、特に記憶装置におけるＤＲＡＭの制御に
関する。
【０００２】
【従来の技術】近年、半導体メモリの高速化により、Ｃ
ＭＯＳタイプのダイナミックランダムアクセスメモリ
（本明細書中、ＤＲＡＭと略記する）でも、アクセス時
間が７０ナノ秒以下の素子が市販されている。パーソナ
ルコンピュータなどの情報処理装置におけるメインメモ
リなどの記憶装置には、多くのＤＲＡＭが用いられてい
る。
ＭＯＳタイプのダイナミックランダムアクセスメモリ
（本明細書中、ＤＲＡＭと略記する）でも、アクセス時
間が７０ナノ秒以下の素子が市販されている。パーソナ
ルコンピュータなどの情報処理装置におけるメインメモ
リなどの記憶装置には、多くのＤＲＡＭが用いられてい
る。
【０００３】また、これらのＤＲＡＭの中には、通常の
アクセスモードに加えて、高速にリード、ライトができ
る高速アクセスモードを備えたものも開発されている。
アクセスモードに加えて、高速にリード、ライトができ
る高速アクセスモードを備えたものも開発されている。
【０００４】ＤＲＡＭの通常のアクセスモードでは、ア
クセスする場合、毎アクセス時のアドレスを行（ＲＯ
Ｗ）アドレス、列（ＣＯＬＵＭＮ）アドレスの２回に分
けてＤＲＡＭに与える必要がある。
クセスする場合、毎アクセス時のアドレスを行（ＲＯ
Ｗ）アドレス、列（ＣＯＬＵＭＮ）アドレスの２回に分
けてＤＲＡＭに与える必要がある。
【０００５】一方、ページアクセスモードなど高速アク
セスモードを備えたＤＲＡＭは、アクセスすべき行アド
レスが、前回アクセスした時の行アドレスと一致すると
きには、列アドレスを与えるだけで高速にアクセスする
ことができる。
セスモードを備えたＤＲＡＭは、アクセスすべき行アド
レスが、前回アクセスした時の行アドレスと一致すると
きには、列アドレスを与えるだけで高速にアクセスする
ことができる。
【０００６】従来、記憶装置のこれらの高速アクセスモ
ードを備えたＤＲＡＭの制御方式としては、特開昭６１
ー４２７９３号公報に記載されているようなものがあ
る。
ードを備えたＤＲＡＭの制御方式としては、特開昭６１
ー４２７９３号公報に記載されているようなものがあ
る。
【０００７】これは、補助メモリに、あらかじめ前回の
アクセスされた行アドレスを記憶させておき、次のアク
セス時に、ＤＲＡＭに与えられたアドレスのうち行アド
レスに対応する部分が補助メモリの記憶内容と一致（以
下ヒットと記す）した場合、列アドレスだけを与えるよ
うに構成したものである。
アクセスされた行アドレスを記憶させておき、次のアク
セス時に、ＤＲＡＭに与えられたアドレスのうち行アド
レスに対応する部分が補助メモリの記憶内容と一致（以
下ヒットと記す）した場合、列アドレスだけを与えるよ
うに構成したものである。
【０００８】以下、従来例の動作を図３、図４及び図５
を参照して説明する。
を参照して説明する。
【０００９】図３は従来の記憶装置の構成を示し、図４
はページアクセスモードのＤＲＡＭアクセスタイミング
を、図５はＤＲＡＭの一般的な２種類のリフレッシュの
サイクルタイミングを示す。
はページアクセスモードのＤＲＡＭアクセスタイミング
を、図５はＤＲＡＭの一般的な２種類のリフレッシュの
サイクルタイミングを示す。
【００１０】図３中は、１０はＣＰＵ、１１はヒット判
定回路、１２はタイミング制御回路、１３はアドレスセ
レクタ、１４はリフレッシュ周期を決定するためのクロ
ック、１５はカウンタ、１６はＤＲＡＭからなるメモリ
である。
定回路、１２はタイミング制御回路、１３はアドレスセ
レクタ、１４はリフレッシュ周期を決定するためのクロ
ック、１５はカウンタ、１６はＤＲＡＭからなるメモリ
である。
【００１１】ヒット判定回路１１は、前回アクセスした
行アドレスを記憶手段１１１で記憶し、ヒット判定回路
１１で次のアクセスの行アドレスが、前回アクセスした
行アドレスと一致した場合には、制御信号１７をタイミ
ング制御回路１２に与える。
行アドレスを記憶手段１１１で記憶し、ヒット判定回路
１１で次のアクセスの行アドレスが、前回アクセスした
行アドレスと一致した場合には、制御信号１７をタイミ
ング制御回路１２に与える。
【００１２】タイミング制御回路１２は、メモリ１６の
制御、アドレスセレクタ１３の制御信号の生成などを行
う。
制御、アドレスセレクタ１３の制御信号の生成などを行
う。
【００１３】アドレスセレクタ１３は、ＣＰＵ１０の出
力したメモリ１６に与えるアドレス１８から、行アドレ
ス、列アドレスを抽出し、切り換えて出力する。
力したメモリ１６に与えるアドレス１８から、行アドレ
ス、列アドレスを抽出し、切り換えて出力する。
【００１４】カウンタ１５はクロック１４から入力され
たクロック信号１９を計数して、リフレッシュ制御信号
２０を生成する。
たクロック信号１９を計数して、リフレッシュ制御信号
２０を生成する。
【００１５】また、メモリ１６には、タイミング制御回
路１２から制御信号ＲＡＳ信号２１（行アドレスストロ
ーブ）、ＣＡＳ信号２２（列アドレスストローブ）、マ
ルチプレクスされたアドレス２３が入力され、それに応
じてデータ２４をＣＰＵ１０等に入出力する。
路１２から制御信号ＲＡＳ信号２１（行アドレスストロ
ーブ）、ＣＡＳ信号２２（列アドレスストローブ）、マ
ルチプレクスされたアドレス２３が入力され、それに応
じてデータ２４をＣＰＵ１０等に入出力する。
【００１６】まず、ヒット判定回路１１で記憶されてい
る行アドレスが、初めはクリアされている場合について
説明する。
る行アドレスが、初めはクリアされている場合について
説明する。
【００１７】ＣＰＵ１０が出力したアドレス１８を、ヒ
ット判定回路１１は、前回アクセスした行アドレスと比
較する。前回アクセスした行アドレスはクリアされてい
るため、前回の行アドレスと今回の行アドレスは一致し
ない（以下、ミスヒットという）。
ット判定回路１１は、前回アクセスした行アドレスと比
較する。前回アクセスした行アドレスはクリアされてい
るため、前回の行アドレスと今回の行アドレスは一致し
ない（以下、ミスヒットという）。
【００１８】ヒット判定回路１１は、タイミング制御回
路１２に対し、制御信号１７を通し、ミスヒットである
と通知するとともに、今回の行アドレスを記憶する。
路１２に対し、制御信号１７を通し、ミスヒットである
と通知するとともに、今回の行アドレスを記憶する。
【００１９】通知を受けたタイミング制御回路１２は、
メモリ１６を高速なページアクセスモードではなく、通
常アクセスモードでアクセスを行う。
メモリ１６を高速なページアクセスモードではなく、通
常アクセスモードでアクセスを行う。
【００２０】通常アクセスモードにおいてタイミング制
御回路１２は、ＲＡＳ信号２１が立ち下がる前に切り換
え信号２５をアドレスセレクタ１３に出力し、ＣＰＵ１
０からのアドレス１８を選択し、行アドレスをアドレス
バス２３を通しメモリ１６に与える。
御回路１２は、ＲＡＳ信号２１が立ち下がる前に切り換
え信号２５をアドレスセレクタ１３に出力し、ＣＰＵ１
０からのアドレス１８を選択し、行アドレスをアドレス
バス２３を通しメモリ１６に与える。
【００２１】メモリ１６は、与えられた行アドレスＲＯ
Ｗ１をＲＡＳ信号２１の立ち下がりで内部に取り込む。
その後、タイミング制御回路１２は、アドレスセレクタ
１３に出力していた切り換え信号２５を列アドレスが選
択されるように制御する。この列アドレスＣＯＬ１もア
ドレスバス２３を通し、メモリ１６に入力される。
Ｗ１をＲＡＳ信号２１の立ち下がりで内部に取り込む。
その後、タイミング制御回路１２は、アドレスセレクタ
１３に出力していた切り換え信号２５を列アドレスが選
択されるように制御する。この列アドレスＣＯＬ１もア
ドレスバス２３を通し、メモリ１６に入力される。
【００２２】メモリ１６は行アドレスの場合と同様、Ｃ
ＡＳ信号２２の立ち下がりで列アドレスを内部に取り込
み、与えられた行アドレスと列アドレスに対応するデー
タＤ１を、データバス２４から入力またはデータバス２
４に出力する。
ＡＳ信号２２の立ち下がりで列アドレスを内部に取り込
み、与えられた行アドレスと列アドレスに対応するデー
タＤ１を、データバス２４から入力またはデータバス２
４に出力する。
【００２３】以上で、１回のＣＰＵ１０のメモリ１６に
対するアクセスを終了する。
対するアクセスを終了する。
【００２４】次のアクセス時、ＣＰＵ１０から出力した
アドレス１８をヒット判定回路１１は、内部に保持して
いる前回アクセス時の行アドレスＲＯＷ１と今回の行ア
ドレスを比較する。もし、一致しない場合は、メモリ１
６を通常アクセスモードで制御するよう、タイミング制
御回路１２に制御信号１７を与える。
アドレス１８をヒット判定回路１１は、内部に保持して
いる前回アクセス時の行アドレスＲＯＷ１と今回の行ア
ドレスを比較する。もし、一致しない場合は、メモリ１
６を通常アクセスモードで制御するよう、タイミング制
御回路１２に制御信号１７を与える。
【００２５】もし、一致した場合には、タイミング制御
回路１２は、ＲＡＳ信号２１をアクティブにしたまま、
列アドレスを図４のＣＯＬ１からＣＯＬ２に変化させ
て、メモリ１６に与え、ページアクセスモードでアクセ
スを行うよう制御する。
回路１２は、ＲＡＳ信号２１をアクティブにしたまま、
列アドレスを図４のＣＯＬ１からＣＯＬ２に変化させ
て、メモリ１６に与え、ページアクセスモードでアクセ
スを行うよう制御する。
【００２６】このように行アドレスが前回のアクセスア
ドレスと一致している場合は、図４のようにＲＡＳ信号
２１をアクティブにしたまま、列アドレスをＣＯＬ２→
ＣＯＬ３→ＣＯＬ４→ＣＯＬ５と変化させ、ＣＡＳ信号
２２の立ち下がりでメモリ１６に与えるだけで、メモリ
１６に対して高速にアクセスできる。
ドレスと一致している場合は、図４のようにＲＡＳ信号
２１をアクティブにしたまま、列アドレスをＣＯＬ２→
ＣＯＬ３→ＣＯＬ４→ＣＯＬ５と変化させ、ＣＡＳ信号
２２の立ち下がりでメモリ１６に与えるだけで、メモリ
１６に対して高速にアクセスできる。
【００２７】これは、通常アクセスモードのように、Ｒ
ＡＳ信号２１をプリチャージする必要がないからであ
る。
ＡＳ信号２１をプリチャージする必要がないからであ
る。
【００２８】また、カウンタ１５は、クロック１４のク
ロック信号１９により、一定周期のリフレッシュ制御信
号を生成する。そのリフレッシュ制御信号２０は、タイ
ミング制御回路１２とヒット判定回路１１に入力され
る。
ロック信号１９により、一定周期のリフレッシュ制御信
号を生成する。そのリフレッシュ制御信号２０は、タイ
ミング制御回路１２とヒット判定回路１１に入力され
る。
【００２９】リフレッシュ制御信号２０がアクティブの
とき、タイミング制御回路１２はメモリ１６に対して、
リフレッシュ動作を行う。
とき、タイミング制御回路１２はメモリ１６に対して、
リフレッシュ動作を行う。
【００３０】また、この時、ヒット判定回路１１は、記
憶手段１１１で記憶している行アドレスをクリアしてい
た。
憶手段１１１で記憶している行アドレスをクリアしてい
た。
【００３１】
【発明が解決しようとする課題】前記従来技術では、リ
フレッシュ動作を行うと、ヒット判定回路１１の記憶手
段１１１に記憶されている行アドレスをクリアしなけれ
ばならない。したがって、リフレッシュ後の、ＣＰＵ１
０から出力された最初のアドレスが、前回のアクセスと
同じ行アドレスであっても、ミスヒットと判定されるた
め、メモリアクセスは通常アクセスモードとなってしま
う。
フレッシュ動作を行うと、ヒット判定回路１１の記憶手
段１１１に記憶されている行アドレスをクリアしなけれ
ばならない。したがって、リフレッシュ後の、ＣＰＵ１
０から出力された最初のアドレスが、前回のアクセスと
同じ行アドレスであっても、ミスヒットと判定されるた
め、メモリアクセスは通常アクセスモードとなってしま
う。
【００３２】通常アクセスモードは、ページアクセスモ
ードに比べ２倍程度アクセスに時間がかかる。
ードに比べ２倍程度アクセスに時間がかかる。
【００３３】そのため、ＣＰＵ１０のメモリ１６へのア
クセス効率が低下し、システムのスループットが低下す
るという問題があった。
クセス効率が低下し、システムのスループットが低下す
るという問題があった。
【００３４】本発明の目的は、リフレッシュによるＣＰ
Ｕ１０のメモリ１６へのアクセス効率の低下を緩和し、
ＣＰＵ１０のメモリ１６へのアクセス効率を向上できる
ＤＲＡＭ制御方式を提供することにある。
Ｕ１０のメモリ１６へのアクセス効率の低下を緩和し、
ＣＰＵ１０のメモリ１６へのアクセス効率を向上できる
ＤＲＡＭ制御方式を提供することにある。
【００３５】また、記憶装置へのアクセス効率を向上し
た情報処理装置を提供することも目的とする。
た情報処理装置を提供することも目的とする。
【００３６】
【課題を解決するための手段】本発明は、前記目的を達
成するために、ＤＲＡＭのリフレッシュ動作が発生した
場合には、リフレッシュ動作を行う直前の行アドレスを
保持しておき、リフレッシュ動作終了直後に、すなわち
ＣＰＵからのアクセス要求が発生する前に予め、保持し
ていた行アドレスをＤＲＡＭに与え、ＲＡＳ信号を立ち
下げることによりリフレッシュ動作で中断した高速なペ
ージモードアクセスを復活させることを特徴とするＤＲ
ＡＭの制御方式を提供する。
成するために、ＤＲＡＭのリフレッシュ動作が発生した
場合には、リフレッシュ動作を行う直前の行アドレスを
保持しておき、リフレッシュ動作終了直後に、すなわち
ＣＰＵからのアクセス要求が発生する前に予め、保持し
ていた行アドレスをＤＲＡＭに与え、ＲＡＳ信号を立ち
下げることによりリフレッシュ動作で中断した高速なペ
ージモードアクセスを復活させることを特徴とするＤＲ
ＡＭの制御方式を提供する。
【００３７】また、前記目的を達成するために、本発明
は情報を演算し処理する中央処理装置と、前記中央処理
装置が情報を読み込み、また、書き込むためのメモリ
と、前記メモリを前記ＤＲＡＭの制御方式で制御するこ
とを特徴とするコンピュータ、ワードプロセッサ、テレ
ビゲーム器等の情報処理装置をも提供する。
は情報を演算し処理する中央処理装置と、前記中央処理
装置が情報を読み込み、また、書き込むためのメモリ
と、前記メモリを前記ＤＲＡＭの制御方式で制御するこ
とを特徴とするコンピュータ、ワードプロセッサ、テレ
ビゲーム器等の情報処理装置をも提供する。
【００３８】本発明は、ＤＲＡＭのリフレッシュ動作が
発生した場合には、リフレッシュ動作を行う直前の行ア
ドレスを保持しておき、リフレッシュ動作終了直後、す
なわちＣＰＵからのアクセス要求が発生する前に予め、
保持していた行アドレスをＤＲＡＭに与え、ＲＡＳ信号
を立ち下げることによりリフレッシュ動作で中断した高
速なページモードアクセスを復活させることができる。
そのため、ＣＰＵからメモリへのアクセスが再開した場
合には、高速なページモードアクセスが可能であり、Ｃ
ＰＵからメモリへのアクセス効率が向上し、それによ
り、システムのスループットをも向上できる。
発生した場合には、リフレッシュ動作を行う直前の行ア
ドレスを保持しておき、リフレッシュ動作終了直後、す
なわちＣＰＵからのアクセス要求が発生する前に予め、
保持していた行アドレスをＤＲＡＭに与え、ＲＡＳ信号
を立ち下げることによりリフレッシュ動作で中断した高
速なページモードアクセスを復活させることができる。
そのため、ＣＰＵからメモリへのアクセスが再開した場
合には、高速なページモードアクセスが可能であり、Ｃ
ＰＵからメモリへのアクセス効率が向上し、それによ
り、システムのスループットをも向上できる。
【００３９】
【発明の実施の形態】以下、本発明の一実施例を説明す
る。
る。
【００４０】図１に、本実施例に係わる記憶装置の構成
を示す。また、図２に本発明のＤＲＡＭ制御方式の一実
施例の動作を示すタイミングチャートを示す。
を示す。また、図２に本発明のＤＲＡＭ制御方式の一実
施例の動作を示すタイミングチャートを示す。
【００４１】図１中、１０はＣＰＵ、１１はヒット判定
回路、１２はタイミング制御回路、１３はアドレスセレ
クタ、１４はリフレッシュ周期を決定するためのクロッ
ク、１５はクロック１４を計数して、リフレッシュ制御
信号２０を生成するカウンタ、１６はＤＲＡＭからなる
メモリである。
回路、１２はタイミング制御回路、１３はアドレスセレ
クタ、１４はリフレッシュ周期を決定するためのクロッ
ク、１５はクロック１４を計数して、リフレッシュ制御
信号２０を生成するカウンタ、１６はＤＲＡＭからなる
メモリである。
【００４２】ヒット判定回路１１は、前回アクセスした
行アドレスを記憶手段１１１で記憶し、次のアクセスの
行アドレスと記憶手段１１１で記憶している行アドレス
を比較器１１２で比較する。もし、前回アクセスした行
アドレスと次のアクセスの行アドレスとが一致した場合
には、制御信号１７をタイミング制御回路１２に与え
る。また、ヒット判定回路１１の比較器１１２は、リフ
レッシュ制御信号２０がアクティブからインアクティブ
に変化した場合にも制御信号１７をタイミング制御回路
１２に与える。
行アドレスを記憶手段１１１で記憶し、次のアクセスの
行アドレスと記憶手段１１１で記憶している行アドレス
を比較器１１２で比較する。もし、前回アクセスした行
アドレスと次のアクセスの行アドレスとが一致した場合
には、制御信号１７をタイミング制御回路１２に与え
る。また、ヒット判定回路１１の比較器１１２は、リフ
レッシュ制御信号２０がアクティブからインアクティブ
に変化した場合にも制御信号１７をタイミング制御回路
１２に与える。
【００４３】タイミング制御回路１２は、メモリ１６の
制御、アドレスセレクタ１３の制御等を行う。
制御、アドレスセレクタ１３の制御等を行う。
【００４４】アドレスセレクタ１３はＣＰＵ１０の出力
したアドレス１８と記憶手段１１１で記憶した行アドレ
ス１１３からメモリ１６に与える行アドレスまたは列ア
ドレスを抽出し、切り換えて出力する。リフレッシュ終
了直後は、ヒット判定回路１１からの制御信号１７をタ
イミング制御回路１２が認識し、切り換え信号２５によ
り、記憶手段１１１で記憶した行アドレス１１３をアド
レス２３に出力して、メモリ１６に与えるよう制御す
る。
したアドレス１８と記憶手段１１１で記憶した行アドレ
ス１１３からメモリ１６に与える行アドレスまたは列ア
ドレスを抽出し、切り換えて出力する。リフレッシュ終
了直後は、ヒット判定回路１１からの制御信号１７をタ
イミング制御回路１２が認識し、切り換え信号２５によ
り、記憶手段１１１で記憶した行アドレス１１３をアド
レス２３に出力して、メモリ１６に与えるよう制御す
る。
【００４５】また、メモリ１６には、タイミング制御回
路から制御信号ＲＡＳ信号２１、ＣＡＳ信号２２が、さ
らにアドレスセレクタでマルチプレクスされたアドレス
２３が入力され、データ２４をＣＰＵ１０等に入出力す
る。
路から制御信号ＲＡＳ信号２１、ＣＡＳ信号２２が、さ
らにアドレスセレクタでマルチプレクスされたアドレス
２３が入力され、データ２４をＣＰＵ１０等に入出力す
る。
【００４６】以下、メモリ１６へのアクセス動作につい
て説明する。
て説明する。
【００４７】まず、ヒット判定回路１１の記憶手段１１
１で記憶されている行アドレスがクリアされているとす
る。
１で記憶されている行アドレスがクリアされているとす
る。
【００４８】ＣＰＵ１０が出力したアドレスを、ヒット
判定回路１１は、前回アクセスした行アドレスと比較す
る。前回アクセスした行アドレスはクリアされているた
め、前回アクセスの行アドレスと今回アクセスの行アド
レスは一致しない。そこで、ヒット判定回路１１の比較
器１１２はミスヒットと判定し、タイミング制御回路１
２に対し、制御信号１７により、その旨通知すると共
に、今回アクセスの行アドレスＲＯＷ１を記憶手段１１
１に記憶する。
判定回路１１は、前回アクセスした行アドレスと比較す
る。前回アクセスした行アドレスはクリアされているた
め、前回アクセスの行アドレスと今回アクセスの行アド
レスは一致しない。そこで、ヒット判定回路１１の比較
器１１２はミスヒットと判定し、タイミング制御回路１
２に対し、制御信号１７により、その旨通知すると共
に、今回アクセスの行アドレスＲＯＷ１を記憶手段１１
１に記憶する。
【００４９】通知を受けたタイミング制御回路１２は、
メモリ１６を高速なページアクセスモードＰＣでなく通
常アクセスモードＮＣでアクセスを行う。
メモリ１６を高速なページアクセスモードＰＣでなく通
常アクセスモードＮＣでアクセスを行う。
【００５０】通常アクセスモードＮＣにおいてタイミン
グ制御回路１２は、ＲＡＳ信号２１が立ち下がる前に切
り換え信号２５をアドレスセレクタ１３に出力し、ＣＰ
Ｕ１０からのアドレス１８を選択し、行アドレスＲＯＷ
１をアドレスバス２３を通しメモリ１６に与える。
グ制御回路１２は、ＲＡＳ信号２１が立ち下がる前に切
り換え信号２５をアドレスセレクタ１３に出力し、ＣＰ
Ｕ１０からのアドレス１８を選択し、行アドレスＲＯＷ
１をアドレスバス２３を通しメモリ１６に与える。
【００５１】メモリ１６は、与えられた行アドレスＲＯ
Ｗ１をＲＡＳ信号２１の立ち下がりで内部に取り込む。
その後、タイミング制御回路１２は、アドレスセレクタ
１３に出力していた切り換え信号２５を列アドレスが選
択されるように制御する。この列アドレスもアドレスバ
ス２３を通し、メモリ１６に入力される。
Ｗ１をＲＡＳ信号２１の立ち下がりで内部に取り込む。
その後、タイミング制御回路１２は、アドレスセレクタ
１３に出力していた切り換え信号２５を列アドレスが選
択されるように制御する。この列アドレスもアドレスバ
ス２３を通し、メモリ１６に入力される。
【００５２】メモリ１６は行アドレスの場合と同様、Ｃ
ＡＳ信号２２の立ち下がりで列アドレスＣＯＬ１を内部
に取り込み、与えられた行アドレスＲＯＷ１と列アドレ
スＣＯＬ１に対応するデータＤ１を、データバス２４か
ら入力またはデータバス２４に出力する。
ＡＳ信号２２の立ち下がりで列アドレスＣＯＬ１を内部
に取り込み、与えられた行アドレスＲＯＷ１と列アドレ
スＣＯＬ１に対応するデータＤ１を、データバス２４か
ら入力またはデータバス２４に出力する。
【００５３】以上で、１回のＣＰＵ１０のメモリ１６に
対するアクセスを終了する。
対するアクセスを終了する。
【００５４】次のアクセス時、ＣＰＵ１０から出力した
アドレス１８をヒット判定回路１１は、内部に保持して
いる前回アクセス時の行アドレスＲＯＷ１と今回の行ア
ドレスを比較器１１２で比較する。もし、一致しない場
合は、メモリ１６を通常アクセスモードＮＣで制御する
よう、タイミング制御回路１２に比較器１１２から制御
信号１７を与える。
アドレス１８をヒット判定回路１１は、内部に保持して
いる前回アクセス時の行アドレスＲＯＷ１と今回の行ア
ドレスを比較器１１２で比較する。もし、一致しない場
合は、メモリ１６を通常アクセスモードＮＣで制御する
よう、タイミング制御回路１２に比較器１１２から制御
信号１７を与える。
【００５５】もし、一致した場合には、タイミング制御
回路１２は、ＲＡＳ信号２１をアクティブにしたまま、
列アドレスを図２のＣＯＬ１からＣＯＬ２に変化させ
て、メモリ１６に与え、ページアクセスモードＰＣでア
クセスを行うよう制御する。
回路１２は、ＲＡＳ信号２１をアクティブにしたまま、
列アドレスを図２のＣＯＬ１からＣＯＬ２に変化させ
て、メモリ１６に与え、ページアクセスモードＰＣでア
クセスを行うよう制御する。
【００５６】このように行アドレスが前回のアクセスア
ドレスと一致している場合は、図２のようにＲＡＳ信号
２１をアクティブにしたまま、列アドレスをＣＯＬ２→
ＣＯＬ３→ＣＯＬ４→ＣＯＬ５と変化させ、ＣＡＳ信号
２２の立ち下がりでメモリ１６に与えるだけで、メモリ
１６に対して高速にアクセスできる。
ドレスと一致している場合は、図２のようにＲＡＳ信号
２１をアクティブにしたまま、列アドレスをＣＯＬ２→
ＣＯＬ３→ＣＯＬ４→ＣＯＬ５と変化させ、ＣＡＳ信号
２２の立ち下がりでメモリ１６に与えるだけで、メモリ
１６に対して高速にアクセスできる。
【００５７】次に、リフレッシュ時の動作について、説
明する。
明する。
【００５８】いま、カウンタ１５が初期化されているも
のとする。カウンタ１５はクロック信号１９を計数し、
その計数結果がある一定値に達すると、リフレッシュ制
御信号２０をタイミング制御回路１２に出力し、リフレ
ッシュ動作の開始を指示すると共に、ヒット判定回路１
１にもリフレッシュ動作が開始されると通知する。
のとする。カウンタ１５はクロック信号１９を計数し、
その計数結果がある一定値に達すると、リフレッシュ制
御信号２０をタイミング制御回路１２に出力し、リフレ
ッシュ動作の開始を指示すると共に、ヒット判定回路１
１にもリフレッシュ動作が開始されると通知する。
【００５９】リフレッシュ制御信号２０を受けたタイミ
ング制御回路１２はメモリ１６に対して、図２のように
リフレッシュ動作ＲＦを行う。図２のリフレッシュ動作
ＲＦは、図５の（２）のＣＡＳビフォアＲＡＳリフレッ
シュサイクルであるが、（１）ＲＡＳオンリリフレッシ
ュサイクルでも良い。
ング制御回路１２はメモリ１６に対して、図２のように
リフレッシュ動作ＲＦを行う。図２のリフレッシュ動作
ＲＦは、図５の（２）のＣＡＳビフォアＲＡＳリフレッ
シュサイクルであるが、（１）ＲＡＳオンリリフレッシ
ュサイクルでも良い。
【００６０】本発明では、リフレッシュ動作終了直後に
ヒット判定回路１１の記憶手段１１１に記憶している行
アドレス１１３をメモリに与えて、すぐに、ページモー
ドアクセスＰＣを開始させる。
ヒット判定回路１１の記憶手段１１１に記憶している行
アドレス１１３をメモリに与えて、すぐに、ページモー
ドアクセスＰＣを開始させる。
【００６１】その動作について説明する。
【００６２】リフレッシュ制御信号２０はタイミング制
御回路１２に与えられるとともに、ヒット判定回路１１
の比較器１１２にも与えられる。ヒット判定回路１２の
比較器１１２は、リフレッシュ制御信号２０がアクティ
ブからインアクティブに変化した場合に制御信号１７を
タイミング制御回路１２に与え、ヒットであると通知す
る。タイミング制御回路１２はこの通知と前記リフレッ
シュ制御信号２０により、リフレッシュ動作終了後、Ｃ
ＰＵ１０からのアクセス要求がくる前に、予めページモ
ードアクセスＰＣを行うための動作を開始する。その動
作は、切り換え信号２５をアドレスセレクタ１３の出力
アドレス２３に、ヒット判定回路１１の記憶手段１１１
に記憶している行アドレスＲＯＷ１が、選択されるよう
に通知する。それと同時にメモリ１６に対してＲＡＳ信
号２１を立ち下げ、アドレスセレクタ１６から出力され
たアドレス２３（ヒット判定回路１１の記憶手段１１１
に記憶されている前回アクセス時の行アドレスＲＯＷ
１）を取り込むようにする。これにより、メモリ１６
は、高速なページモードアクセスＰＣができる状態にな
る。また、プログラムには局所性があり、前回アクセス
時の行アドレスと今回アクセスの行アドレスが一致する
可能性は極めて高いので、メモリ１６が高速なページモ
ードアクセスが可能な状態であれば、ＣＰＵ１０からメ
モリ１６へのアクセス要求があった場合、すぐにメモリ
１６にアクセスできる。そのため、ＣＰＵ１０のメモリ
１６へのアクセス効率が向上する。
御回路１２に与えられるとともに、ヒット判定回路１１
の比較器１１２にも与えられる。ヒット判定回路１２の
比較器１１２は、リフレッシュ制御信号２０がアクティ
ブからインアクティブに変化した場合に制御信号１７を
タイミング制御回路１２に与え、ヒットであると通知す
る。タイミング制御回路１２はこの通知と前記リフレッ
シュ制御信号２０により、リフレッシュ動作終了後、Ｃ
ＰＵ１０からのアクセス要求がくる前に、予めページモ
ードアクセスＰＣを行うための動作を開始する。その動
作は、切り換え信号２５をアドレスセレクタ１３の出力
アドレス２３に、ヒット判定回路１１の記憶手段１１１
に記憶している行アドレスＲＯＷ１が、選択されるよう
に通知する。それと同時にメモリ１６に対してＲＡＳ信
号２１を立ち下げ、アドレスセレクタ１６から出力され
たアドレス２３（ヒット判定回路１１の記憶手段１１１
に記憶されている前回アクセス時の行アドレスＲＯＷ
１）を取り込むようにする。これにより、メモリ１６
は、高速なページモードアクセスＰＣができる状態にな
る。また、プログラムには局所性があり、前回アクセス
時の行アドレスと今回アクセスの行アドレスが一致する
可能性は極めて高いので、メモリ１６が高速なページモ
ードアクセスが可能な状態であれば、ＣＰＵ１０からメ
モリ１６へのアクセス要求があった場合、すぐにメモリ
１６にアクセスできる。そのため、ＣＰＵ１０のメモリ
１６へのアクセス効率が向上する。
【００６３】また、コンピュータ、ワードプロセッサ、
テレビゲーム器等の情報処理装置の記憶装置を本実施例
の記憶装置とすると、前述したように、前記情報処理装
置の中央処理装置と記憶装置とのアクセスが高速モード
で行われる確率が増加する。そのため、情報処理装置の
性能を向上できる。
テレビゲーム器等の情報処理装置の記憶装置を本実施例
の記憶装置とすると、前述したように、前記情報処理装
置の中央処理装置と記憶装置とのアクセスが高速モード
で行われる確率が増加する。そのため、情報処理装置の
性能を向上できる。
【００６４】
【発明の効果】以上説明したように、本発明は、ＤＲＡ
Ｍのリフレッシュ動作が発生した場合には、リフレッシ
ュ動作を行う直前の行アドレスを保持しておき、リフレ
ッシュ動作終了直後、すなわちＣＰＵからのアクセス要
求が発生する前に予め、保持していた行アドレスをＤＲ
ＡＭに与え、ＲＡＳ信号を立ち下げることによりリフレ
ッシュ動作で中断した高速なページモードアクセスを復
活させることができる。そのため、ＣＰＵからメモリへ
のアクセスが再開した場合には、高速なページモードア
クセスが可能であり、ＣＰＵからメモリへのアクセス効
率が向上する。
Ｍのリフレッシュ動作が発生した場合には、リフレッシ
ュ動作を行う直前の行アドレスを保持しておき、リフレ
ッシュ動作終了直後、すなわちＣＰＵからのアクセス要
求が発生する前に予め、保持していた行アドレスをＤＲ
ＡＭに与え、ＲＡＳ信号を立ち下げることによりリフレ
ッシュ動作で中断した高速なページモードアクセスを復
活させることができる。そのため、ＣＰＵからメモリへ
のアクセスが再開した場合には、高速なページモードア
クセスが可能であり、ＣＰＵからメモリへのアクセス効
率が向上する。
【００６５】また、本発明に係わる情報処理装置によれ
ば、前記情報処理装置の中央処理装置と記憶装置とのア
クセスが高速モードで行われる確率が従来より増加する
ので、記憶装置へのアクセス効率を向上した情報処理装
置を提供することができる。
ば、前記情報処理装置の中央処理装置と記憶装置とのア
クセスが高速モードで行われる確率が従来より増加する
ので、記憶装置へのアクセス効率を向上した情報処理装
置を提供することができる。
【図１】本発明に係わるＤＲＡＭ制御方式の一実施例の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】本発明のＤＲＡＭ制御方式の一実施例の動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図３】従来のＤＲＡＭ制御方式の構成を示すブロック
図である。
図である。
【図４】従来の動作を示すタイミングチャートである。
【図５】リフレッシュ動作を示すタイミングチャートで
ある。
ある。
１０…ＣＰＵ、 １１…ヒット判定回路、１２…タ
イミング制御回路、１３…アドレスセレクタ、
１４…クロック、１５…カウンタ、 １６
…メモリ、 ２０…リフレッシュ制御信号、２１
…ＲＡＳ信号、 ２２…ＣＡＳ信号、 ２３…アドレ
ス、２４…データ、 ２５…切り換え信号、 ３０
…リセット生成回路、３１…リセット信号、
１１１…記憶手段、１１２…比較器。
イミング制御回路、１３…アドレスセレクタ、
１４…クロック、１５…カウンタ、 １６
…メモリ、 ２０…リフレッシュ制御信号、２１
…ＲＡＳ信号、 ２２…ＣＡＳ信号、 ２３…アドレ
ス、２４…データ、 ２５…切り換え信号、 ３０
…リセット生成回路、３１…リセット信号、
１１１…記憶手段、１１２…比較器。
Claims (1)
- 【請求項１】ＤＲＡＭをアクセスしようとする行アドレ
スが、前アクセス時と同一である場合には、高速モード
でＤＲＡＭへのアクセスを行うＤＲＡＭの制御方式であ
って、 前記ＤＲＡＭへのリフレッシュ動作を行うとき、リフレ
ッシュ動作直前の行アドレスを記憶し、リフレッシュ動
作終了直後に記憶した前記行アドレスを前記ＤＲＡＭに
与えることを特徴とするＤＲＡＭ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8150708A JPH103783A (ja) | 1996-06-12 | 1996-06-12 | Ｄｒａｍ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8150708A JPH103783A (ja) | 1996-06-12 | 1996-06-12 | Ｄｒａｍ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH103783A true JPH103783A (ja) | 1998-01-06 |
Family
ID=15502682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8150708A Pending JPH103783A (ja) | 1996-06-12 | 1996-06-12 | Ｄｒａｍ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH103783A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8867294B2 (en) | 2010-03-12 | 2014-10-21 | Ps4 Luxco S.A.R.L. | Semiconductor device, refresh control method thereof and computer system |
-
1996
- 1996-06-12 JP JP8150708A patent/JPH103783A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8867294B2 (en) | 2010-03-12 | 2014-10-21 | Ps4 Luxco S.A.R.L. | Semiconductor device, refresh control method thereof and computer system |
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