JPH1049436A - 主記憶制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、ページミス動作を行うような場合
であっても、主記憶部での処理の平均速度の低下を抑え
ることを課題とする。 【解決手段】 ＣＰＵからのアクセス要求とグラフィッ
ク制御部からのアクセス要求とが競合すると、信号発生
手段１は、切替え予告信号２を発生する。この切替え予
告信号２の発生があると、判断手段３は、競合するアク
セス要求のうちで先に処理したアクセス要求における上
位アドレスと後から処理しようとするアクセス要求にお
ける上位アドレスとが同一ではないと判断し、アドレス
判定部３４での判定を待つことなく、ＤＲＡＭ素子１２
へアクセスするタイミングを制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理装置の主
記憶における、ＤＲＡＭ（Dynamic Random Access Memo
ry）の制御回路に関するものである。

【０００２】

【従来の技術】従来、情報処理装置としては、図７に示
すように、ＣＰＵ（Central Processing Unit ）１１
と、ＤＲＡＭ素子１２と、ＤＲＡＭ制御回路１３と、グ
ラフィック制御部１４と、表示装置１５と、データ記憶
装置等の外部Ｉ／Ｏ（Input/Output）部１６と、これら
を互いに接続するＣＰＵバス１７とから構成されたもの
がある。

【０００３】この情報処理装置において、ＤＲＡＭ素子
１２は、図８に示すように、フレームバッファ領域１２
ａとデータプログラム領域１２ｂとからなるメモリマッ
プ構成を有している。フレームバッファ領域１２ａは、
グラフィック制御部１４によってグラフィックデータを
格納するためのフレームバッファとして使用され、デー
タプログラム領域１２ｂは、ＣＰＵ１１が通常のデータ
プログラムを格納するために使用される。なお、フレー
ムバッファ領域１２ａとデータプログラム領域１２ｂ
は、それぞれＤＲＡＭ素子１２の内部で、全く別の領域
に連続的かつ固定的に確保されている。

【０００４】このように構成された情報処理装置では、
ＣＰＵ１１によってＤＲＡＭ素子１２内のフレームバッ
ファに書き込まれたグラフィックデータを表示装置１５
が表示するようになっている。図９（ａ）は、このとき
の動作を示すタイムチャートである。図中において、Ｃ
ＰＵアドレス２１はＣＰＵ１１からＤＲＡＭ素子１２に
対して指定されるアドレスであり、上位アドレス及び下
位アドレス２２はＣＰＵアドレス２１から変換されるメ
モリアドレスであり、ＲＡＳ（Row Adress Strobe ）信
号２３は上位アドレス（行アドレス）を示す信号であ
り、ＣＡＳ（Colomn Adress Strobe）信号２４は下位ア
ドレス（列アドレス）を示す信号であり、書き込みデー
タ２５、読み出しデータ２６はそれぞれ書き込み、読み
込みされるデータである。ＣＰＵ１１はＣＰＵ要求信号
によってＤＲＡＭ制御回路１３に対してアクセス要求を
出し、ＣＰＵ許可信号を受けると、図例のようにアクセ
スを行う。

【０００５】グラフィック制御部１４は、表示装置１５
への表示タイミングに合わせて、表示のために必要とす
るデータをＤＲＡＭ素子１２から取り出す。図９（ｂ）
は、その場合の動作を示すタイムチャートである。図中
において、表示要求信号２７はＤＲＡＭ素子１２へのア
クセスを要求する信号であり、表示許可信号２８はそれ
に対してのアクセス許可を示す信号である。グラフィッ
ク制御部１４は、表示に必要なデータをＤＲＡＭ素子１
２からから得るために、表示要求信号２７を発生させ、
表示許可信号２８による許可を得ると、以下上述の場合
と同様にしてＤＲＡＭ素子１２からデータを取り出し、
その内容に対応する表示を表示装置１５に対して行う。

【０００６】以上のような動作を行うために、ＤＲＡＭ
制御回路１３は、図１０に示すように、ＣＰＵ１１、グ
ラフィック制御部１４のＤＲＡＭ素子１２へのアクセス
要求及びＤＲＡＭ素子１２に対するリフレッシュサイク
ルを調停するアビータ部３１と、ＤＲＡＭ素子１２への
アクセスタイミングを制御するタイミング制御部３２
と、ＣＰＵ１１またはグラフィック制御部１４からの要
求アドレスを上位／下位アドレスに変換するメモリアド
レス生成部３３と、上位アドレスが前回のアクセスと同
じであるか否かを判定するアドレス判定部３４と、リフ
レッシュサイクルを発生させるリフレッシュ制御部３５
とを備えている。

【０００７】ＣＰＵ１１、グラフィック制御部１４から
のアクセス要求は、タイミング制御部３２に伝えられ、
そこで優先度の高い方がアクセス許可を受け、アクセス
サイクルを起動する。このとき、ページヒット動作とペ
ージミス動作とのどちらが選ばれるかは、アドレス判定
部３４での判定結果によっており、上位アドレスが前回
のアドレスと同じ場合にはページヒット動作、そうでな
い場合にはページミス動作が行われる。そして、メモリ
アドレス生成部３３は、それぞれの動作に応じて適切な
メモリ上位／下位アドレスを生成する。

【０００８】ページヒット動作とは、図１１（ａ）に示
すように、ＤＲＡＭ素子１２に対するアクセスが連続
し、かつ、連続したアドレスでの上位アドレスが同一で
あった場合に行う動作である。このように、ＤＲＡＭ素
子１２から見ると、連続したアドレスがあった場合に、
上位アドレスが同じものが続いたほうが平均アクセスタ
イムが短くなり、全体としてのＤＲＡＭ素子１２の速度
が上がる。ページミス動作とは、図１１（ｂ）に示すよ
うに、アクセスが同じ上位アドレスに対してのものでな
かった場合に行う動作である。この場合には、上位アド
レスが同じかどうかを判定するまでＲＡＳ信号を引き延
ばし、その後にサイクルを始めからやり直すようになっ
ている。

【０００９】また、ＤＲＡＭ素子１２は、定期的にリフ
レッシュ動作を全上位アドレスに対して行わなくては、
データを保持することができない。したがって、リフレ
ッシュ制御部３５は、図１２に示すように、一定時間毎
にアビータ部３１に対してリフレッシュ要求を発生さ
せ、許可を得ると、メモリ上位アドレスのみを発生した
ＲＡＳオンリリフレッシュを行う。このメモリ上位アド
レスは、リフレッシュサイクル毎にインクリメントし、
一定周期で全上位アドレスに対するリフレッシュを行
う。

【００１０】

【発明が解決しようとする課題】しかしながら、上述の
ＤＲＡＭ制御回路１３においては、ページミス動作を行
う場合に、上位アドレスが同じかどうかを判定するまで
ＲＡＳ信号を引き伸ばし、その後にサイクルを始めから
やり直すため、余分な時間がかかり（図１１（ｂ）中の
ペナルティタイム）その分遅くなる。例えば、ＣＰＵ１
１からのアクセスとグラフィック制御部１４からのアク
セスとが交互に行われるような場合に、ＤＲＡＭ制御回
路１３内のかけ離れたアドレスが交互にアクセスされ、
当然上位アドレスも異なるため、ページミス動作を行う
割合が高くなり、ＤＲＡＭ素子１２の平均速度が低下し
てしまう。そのために、このＤＲＡＭ制御回路１３を備
える情報処理装置においては、性能低下の一因となって
してしまう。

【００１１】また、上述のＤＲＡＭ制御回路１３では、
定期的にリフレッシュ動作を行わなくてはならないの
で、このリフレッシュ動作によってＣＰＵ１１またはグ
ラフィック制御部１４からのアクセス要求が待たされて
しまうと、その分ＤＲＡＭ素子１２の平均速度が低下し
てしまい、情報処理装置における性能低下の一因となっ
てしまう。

【００１２】そこで、本発明は、ＤＲＡＭ素子（主記憶
部）の平均速度の低下を抑えることが可能なＤＲＡＭ制
御回路（主記憶制御回路）を提供することを目的とす
る。

【００１３】

【課題を解決するための手段】本発明は、上記目的を達
成するために案出されたもので、請求項１記載の主記憶
制御回路は、データを記憶する主記憶部と、この主記憶
部に対するアクセス要求を発行する中央処理部と、この
中央処理部とは別に前記主記憶部に対するアクセス要求
を発行するグラフィック制御部とを具備する情報処理装
置に備えられ、前記主記憶部に対して複数のアクセス要
求があるとこれら複数のアクセス要求の処理順を調停す
るアビータ部と、前記主記憶部に対するアクセス要求を
処理する際にこのアクセス要求によって指定されるアド
レスを上位アドレスと下位アドレスとに変換するメモリ
アドレス生成部と、このメモリアドレス生成部で変換さ
れた上位アドレスがその前に処理したアクセス要求にお
ける上位アドレスと同一か否かを判定するアドレス判定
部と、このアドレス判定部での判定結果を基に前記主記
憶部へアクセスするタイミングを制御するタイミング制
御部とを有するものにおいて、前記中央処理部からのア
クセス要求と前記グラフィック制御部からのアクセス要
求とが競合した場合に、これらのうちで先に処理するア
クセス要求の処理中に切替え予告信号を発生する信号発
生手段と、前記信号発生手段による切替え予告信号の発
生があると、前記アドレス判定部での判定を待たずに、
先に処理したアクセス要求における上位アドレスと後か
ら処理しようとするアクセス要求における上位アドレス
とが同一ではないと判断する判断手段とが設けられたこ
とを特徴とするものである。

【００１４】請求項１記載の発明に係わる主記憶制御回
路の構成によれば、中央処理部からのアクセス要求と前
記グラフィック制御部からのアクセス要求とが競合する
と、信号発生手段が切替え予告信号を発生するので、判
断手段では、これらアクセス要求のうちで先に処理した
アクセス要求における上位アドレスと後から処理しよう
とするアクセス要求における上位アドレスとが同一では
ないと判断し、その判断結果をタイミング制御部に出力
する。これにより、タイミング制御部では、アドレス判
定部での判定を待つことなく、判断手段での判断結果を
基に、主記憶部へアクセスするタイミングを制御する。

【００１５】さらに、本発明の主記憶制御回路は、請求
項２記載のもののように、前記グラフィック制御部から
のアクセス要求があると、そのアクセス要求によって指
定されたアドレスを基に、次に前記グラフィック制御部
からのアクセス要求によって指定されるアドレスを予測
して、前記メモリアドレス生成部に出力するアドレス予
測手段が設けられたものであってもよい。

【００１６】この場合には、アドレス予測手段がグラフ
ィック制御部から次に指定されるであろうアドレスを予
測し、その予測結果をメモリアドレス生成部に出力する
ので、メモリアドレス生成部では、グラフィック制御部
から次に指定されるアドレスの確定を待つことなく、上
位アドレスと下位アドレスとへの変換を行う。

【００１７】また、請求項３記載の主記憶制御回路は、
データを記憶するためのフレームバッファ領域を有する
とともに、定期的に記憶内容の再書き込みが必要な主記
憶部と、この主記憶部のフレームバッファ領域に対する
アクセス要求を定期的に発行するグラフィック制御部と
を具備する情報処理装置に備えられ、前記主記憶部に対
して記憶内容の再書き込みを行うためのリフレッシュ信
号を一定時間毎に発行するリフレッシュ制御部を有する
ものにおいて、前記フレームバッファ領域に対する前記
グラフィック制御部からのアクセス要求の発行間隔が、
前記リフレッシュ制御部で発行されるリフレッシュ信号
の発行間隔よりも短いか否かを判定する間隔判定手段
と、この間隔判定手段が前記グラフィック制御部からの
アクセス要求の発行間隔のほうが短いと判定すると、前
記リフレッシュ制御部に対してリフレッシュ信号の発行
を中断させるリフレッシュ中断手段とを備えてなること
を特徴とするものである。

【００１８】請求項３記載の発明に係わる主記憶制御回
路の構成によれば、主記憶部のフレームバッファ領域で
は、グラフィック制御部からの定期的なアクセス要求に
よってリフレッシュと同様の動作が行われる。このと
き、グラフィック制御部からのアクセス要求の発行間隔
がリフレッシュ制御部からのリフレッシュ信号の発行間
隔よりも短いと間隔判定手段が判定すると、リフレッシ
ュ中断手段では、リフレッシュ制御部でのリフレッシュ
信号の発行を中断させる。したがって、グラフィック制
御部からのアクセス要求がリフレッシュ信号よりも短い
間隔で発行されると、リフレッシュ動作を行わなくとも
フレームバッファ領域内のデータ破壊等が発生すること
がないので、リフレッシュ制御部によるリフレッシュ動
作の回数を減少させることが可能となる。

【００１９】

【発明の実施の形態】以下、図面に基づき本発明に係わ
る主記憶制御回路について説明する。ただし、ここで
は、本発明をＤＲＡＭ制御回路に適用した場合を例に挙
げて説明する。なお、従来のＤＲＡＭ制御回路（図１０
参照）と同一の構成要素については、同一の符号を与え
てその説明を省略する。

【００２０】〔第１の実施の形態〕ここでは、請求項１
記載の発明に係わるＤＲＡＭ制御回路について説明す
る。本実施の形態のＤＲＡＭ制御回路は、図１に示すよ
うに、アビータ部１が切替え予告信号２を発生する機能
を有し、かつ、タイミング制御部３が切替え予告信号２
によってＲＡＳタイミングを変更する機能を有するもの
である。詳しくは、ＣＰＵ１１からのアクセス要求とグ
ラフィック制御部１４からのアクセス要求とが競合した
場合に、アビータ部１は、これらうちで先に処理するア
クセス要求の処理中に切替え予告信号２を発生するよう
になっており、さらにタイミング制御部３では、アビー
タ部１から切替え予告信号２の発生があると、アドレス
判定部３４での判定を待たずに、先に処理したアクセス
要求における上位アドレスと後から処理しようとするア
クセス要求における上位アドレスとが同一ではないと判
断するようになっている。つまり、アビータ部１は本発
明における信号発生手段としての機能を有するものであ
り、タイミング制御部３は本発明における判断手段とし
ての機能を有するものである。

【００２１】このように構成されたＤＲＡＭ制御回路で
は、ＣＰＵ１１からのアクセス要求とグラフィック制御
部１４からのアクセス要求とが競合した場合に、図２の
タイムチャートに示すように動作する。すなわち、先の
ＣＰＵ１１からのアクセス要求に対する処理実行中に、
次のグラフィック制御部１４からのアクセス要求（表示
要求信号）がアサートされているのをアビータ部１が検
出し、ＣＰＵ１１アクセスの終了前に、切替え予告信号
２をタイミング制御部３に対して出力する。このため、
タイミング制御部３では、次のアクセスが必ずページミ
スすることが分かり、アドレス判定部３４での判定を待
たずに、ＲＡＳ信号をネゲートし、次のサイクル起動の
準備に入る。

【００２２】したがって、このＤＲＡＭ制御回路では、
従来のもの（図１１（ｂ）参照）のように、ＣＰＵ１１
からのアクセス要求後に、次のグラフィック制御部１４
からの要求アドレスが確定し、上位アドレスが同じか否
かの判定がなされるまで、ＲＡＳ信号が引き伸ばされる
ことがない。これにより、このＤＲＡＭ制御回路では、
ページミス動作を行う場合であっても、ペナルティタイ
ムをなくすことができるので、ＤＲＡＭ素子１２の平均
速度が低下を抑えることができる。

【００２３】なお、アクセス要求が競合した場合ではな
く、ＣＰＵ１１からのアクセス要求またはグラフィック
制御部１４からのアクセス要求が連続していた場合に
は、アビータ部１は切替え予告信号２を出力しない。よ
って、この場合には、従来のものと同様に動作が行われ
る。

【００２４】〔第２の実施の形態〕次に、請求項２記載
の発明に係わるＤＲＡＭ制御回路について説明する。本
実施の形態のＤＲＡＭ制御回路は、図３に示すように、
上述した第１の実施の形態に加えて、アドレス生成回路
４が設けられているものである。

【００２５】アドレス生成回路４は、グラフィック制御
部１４からのアクセス要求があると、その上位アドレス
をラッチし、これに必要分を増加したアドレスを、次に
グラフィック制御部１４からのアクセス要求があった場
合に先行出力するものである。すなわち、アドレス生成
回路４では、グラフィック制御部１４からのアクセス要
求によって指定されたアドレスを基に、次にグラフィッ
ク制御部１４から指定されるであろうアドレスを予測し
て、これをメモリアドレス生成部３３に出力するように
なっている。つまり、アドレス生成回路４は本発明にお
けるアドレス予測手段として機能するものである。

【００２６】これは、グラフィック制御部１４からのＤ
ＲＡＭアクセスアドレスには規則性があり、前回アクセ
スから予測可能なためである。グラフィック制御部１４
からのアクセスは画面を規則的に走査するため、ＤＲＡ
Ｍ素子１２から見たらフレームバッファ領域１２ａを規
則的かつ周期的にリードすることになる。例えば、フレ
ームバッファ領域１２ａ内を１／Ｘライン分ずつの単位
でアクセスし、１ライン分でデータ量がＹバイトとする
と、ＤＲＡＭ素子１２から見たら、Ｙ／Ｘバイトずつの
インクリメントアドレスがリードされることになる。そ
こで、アドレス生成回路４では、初回のアクセス時の上
位アドレスを保持し、これにＹ／Ｘを加えたものを予測
結果（予測アドレス）としてメモリアドレス生成部３３
に先行タイミングで出力する。

【００２７】このように構成されたＤＲＡＭ制御回路で
は、図４のタイムチャートに示すように動作する。すな
わち、アドレス生成回路４が予測アドレスをメモリアド
レス生成部３３に出力するので、このメモリアドレス生
成部３３では、グラフィック制御部１４から次に指定さ
れるアドレスの確定を待つことなく、上位アドレスと下
位アドレスとへの変換を行う。

【００２８】したがって、このＤＲＡＭ制御回路では、
予測アドレスを基に次のアクセスでのメモリ上位アドレ
スを発生させるので、ＣＰＵ１１からのアクセスからグ
ラフィック制御部１４からのアクセスに切り替わるとき
に、表示許可信号が出てから確定する要求アドレス（図
２参照）から次のアクセスでのメモリ上位アドレスを発
生させる必要がない。そのために、次のアクセスでのメ
モリ上位アドレスを発生させるまでの時間が遅延してし
まうことがなく、結果としてグラフィック制御部１４か
らのＤＲＡＭアクセス時のサイクルタイムを短縮するこ
とができ、上述した第１の実施の形態の場合よりも、さ
らに平均ＤＲＡＭ速度を上げることができる。

【００２９】なお、このＤＲＡＭ制御回路では、タイミ
ング制御部３の動作タイミングも第１の実施の形態の場
合と異なっており、グラフィック制御部１４からのアク
セス要求時には、ＲＡＳ信号及びＣＡＳ信号を第１の実
施の形態の場合よりも早く制御することで、アドレスが
先行出力されるのに合わせるようになっている。

【００３０】〔第３の実施の形態〕次に、請求項３記載
の発明に係わるＤＲＡＭ制御回路について説明する。本
実施の形態のＤＲＡＭ制御回路は、図５に示すように、
従来のＤＲＡＭ制御回路（図１０参照）に加えて、フレ
ームバッファ領域設定部５と、リフレッシュサイクル抑
制回路６とが設けられているものである。

【００３１】フレームバッファ領域設定部５は、ＤＲＡ
Ｍ素子１２のフレームバッファ領域１２ａの領域範囲が
設定されるものである。リフレッシュサイクル抑制回路
６は、フレームバッファ領域１２ａに対するグラフィッ
ク制御部１４からのアクセス要求の発行間隔が、リフレ
ッシュ制御部３５で発行されるリフレッシュ信号の発行
間隔よりも短いか否かを判定し、グラフィック制御部１
４からのアクセス要求のほうが短ければ、リフレッシュ
制御部３５に対してリフレッシュ抑制信号７を出力し、
リフレッシュ制御部３５にリフレッシュ信号の発行を中
断させるものである。つまり、リフレッシュサイクル抑
制回路６は、本発明における信号発生手段としての機能
を有するものであり、タイミング制御部３は本発明にお
ける間隔判定手段及びリフレッシュ中断手段としての機
能を有するものである。

【００３２】このように構成されたＤＲＡＭ制御回路で
は、フレームバッファ領域１２ａが全面表示のためのア
クセス要求を受け、かつ、その要求発行周期がＤＲＡＭ
素子１２の要求するＤＲＡＭリフレッシュ周期以下であ
ると、フレームバッファ領域設定部５とリフレッシュサ
イクル抑制回路６とを有効とする。フレームバッファ領
域設定部５にフレームバッファ領域１２ａの領域範囲が
設定されると、リフレッシュサイクル抑制回路６は、リ
フレッシュ制御部３５が行おうとするリフレッシュ要求
の上位アドレスを常時監視し、それがフレームバッファ
領域設定部５に設定された領域範囲内であれば、リフレ
ッシュ制御部３５に対してリフレッシュ抑制信号７を出
力する。リフレッシュ制御部３５では、リフレッシュ抑
制信号７を受け取ると、そのリフレッシュサイクルの要
求をメモリアドレス生成部３３に対して出力しない。

【００３３】図６は、このような状態でのＤＲＡＭリフ
レッシュ状態を示したものである。これによれば、デー
タプログラム領域１２ｂは通常通りリフレッシュ動作が
行われるが、フレームバッファ領域１２ａについては、
リフレッシュ動作が行われない。ただし、フレームバッ
ファ領域１２ａに対しては、グラフィック制御部１４か
らの表示のための定期的なアクセスが、リフレッシュ動
作と同様の効果を得るために、リフレッシュ制御部３５
によるリフレッシュ動作が行われなくても、データ破壊
等は起こらない。

【００３４】したがって、このＤＲＡＭ制御回路では、
リフレッシュ制御部３５によるリフレッシュ動作の回数
を減少させることが可能となり、そのためにＣＰＵ１１
またはグラフィック制御部１４からのアクセス要求がリ
フレッシュ動作待ちで遅らされる割合が減少し、その分
ＤＲＡＭ素子１２の平均速度が低下を抑えることができ
る。このときの割合の減少率、すなわち性能向上率は、
以下に示す式（１）及び式（２）によって表される。

【００３５】

【数１】

【００３６】

【数２】

【００３７】ただし、式（１）及び式（２）において、
「Ｒｆ」は本実施の形態における性能向上率、「Ｔ」は
リフレッシュ周期、「ｔ０」はリフレッシュサイクルタ
イム、「ｔ１」は本実施の形態における平均リフレッシ
ュサイクルタイム、「ＭＭ」は総ＤＲＡＭ容量、「Ｆ
Ｍ」はフレームバッファサイズ、をそれぞれ示すものと
する。

【００３８】なお、第１、第２または第３の実施の形態
に記載した内容は、それぞれ独立して設けられたもので
あっても、また、一つのＤＲＡＭ制御回路に同時に設け
られたものであってもよい。

【００３９】

【発明の効果】以上に説明したように、本発明の主記憶
制御回路は、ページミス動作を行うような場合であって
も、主記憶部における平均速度が低下を抑えることがで
きる。よって、この主記憶制御回路を備えれば、情報処
理装置における性能低下の一因を排除することができ
る。また、本発明の主記憶制御回路は、リフレッシュ動
作を行う場合であっても、主記憶部における平均速度が
低下を抑えることができる。よって、この場合であって
も上述と同様の効果を得ることができる。

【図面の簡単な説明】

【図１】本発明に係わる主記憶制御回路の第１の実施の
形態の概略構成を示すブロック図である。

【図２】図１の主記憶制御回路における処理動作例を示
すタイムチャートである。

【図３】本発明に係わる主記憶制御回路の第２の実施の
形態の概略構成を示すブロック図である。

【図４】図３の主記憶制御回路における処理動作例を示
すタイムチャートである。

【図５】本発明に係わる主記憶制御回路の第３の実施の
形態の概略構成を示すブロック図である。

【図６】図５の主記憶制御回路におけるリフレッシュ対
象領域を示す説明図である。

【図７】主記憶制御回路が備えられる情報処理装置の一
例の概略構成を示すブロック図である。

【図８】図７の情報処理装置が備えるＤＲＡＭの記憶領
域を示す説明図である。

【図９】図７の情報処理装置が備えるＤＲＡＭに対する
アクセス処理動作例を示すタイムチャートであり、
（ａ）はＣＰＵからのアクセス要求に関わるタイムチャ
ート、（ｂ）はグラフィック制御部からのアクセス要求
に関わるタイムチャートである。

【図１０】従来の主記憶制御回路の一例の概略構成を示
すブロック図である。

【図１１】図１０の主記憶制御回路における制御動作例
を示すタイムチャートであり、（ａ）はページヒット動
作のタイムチャート、（ｂ）はページミス動作のタイム
チャートである。

【図１２】図１０の主記憶制御回路におけるリフレッシ
ュ動作を示すタイムチャートである。

【符号の説明】

１ アビータ部 ２ 切替え予告信号 ３ タイミング制御部 ４ アドレス生成回路 ５ フレームバッファ領域設定部 ６ リフレッシュサイクル抑制回路 ７ リフレッシュ抑制信号 １１ ＣＰＵ １２ ＤＲＡＭ素子 １２ａ フレームバッファ領域 １４ グラフィック制御部 ３３ メモリアドレス生成部 ３４ アドレス判定部

Claims (3)

【特許請求の範囲】
1. 【請求項１】 データを記憶する主記憶部と、該主記憶
   部に対するアクセス要求を発行する中央処理部と、該中
   央処理部とは別に前記主記憶部に対するアクセス要求を
   発行するグラフィック制御部とを具備する情報処理装置
   に備えられ、 前記主記憶部に対して複数のアクセス要求があると該複
   数のアクセス要求の処理順を調停するアビータ部と、前
   記主記憶部に対するアクセス要求を処理する際に該アク
   セス要求によって指定されるアドレスを上位アドレスと
   下位アドレスとに変換するメモリアドレス生成部と、該
   メモリアドレス生成部で変換された上位アドレスがその
   前に処理したアクセス要求における上位アドレスと同一
   か否かを判定するアドレス判定部と、該アドレス判定部
   での判定結果を基に前記主記憶部へアクセスするタイミ
   ングを制御するタイミング制御部とを有する主記憶制御
   回路において、 前記中央処理部からのアクセス要求と前記グラフィック
   制御部からのアクセス要求とが競合した場合に、これら
   のうちで先に処理するアクセス要求の処理中に切替え予
   告信号を発生する信号発生手段と、 前記信号発生手段による切替え予告信号の発生がある
   と、前記アドレス判定部での判定を待たずに、先に処理
   したアクセス要求における上位アドレスと後から処理し
   ようとするアクセス要求における上位アドレスとが同一
   ではないと判断する判断手段とが設けられたことを特徴
   とする主記憶制御回路。
2. 【請求項２】 前記グラフィック制御部からのアクセス
   要求があると、該アクセス要求によって指定されたアド
   レスを基に、次に前記グラフィック制御部からのアクセ
   ス要求によって指定されるアドレスを予測して、前記メ
   モリアドレス生成部に出力するアドレス予測手段が設け
   られたことを特徴とする請求項１記載の主記憶制御回
   路。
3. 【請求項３】 データを記憶するためのフレームバッフ
   ァ領域を有するとともに、定期的に記憶内容の再書き込
   みが必要な主記憶部と、該主記憶部のフレームバッファ
   領域に対するアクセス要求を定期的に発行するグラフィ
   ック制御部とを具備する情報処理装置に備えられ、 前記主記憶部に対して記憶内容の再書き込みを行うため
   のリフレッシュ信号を一定時間毎に発行するリフレッシ
   ュ制御部を有する主記憶制御回路において、 前記フレームバッファ領域に対する前記グラフィック制
   御部からのアクセス要求の発行間隔が、前記リフレッシ
   ュ制御部で発行されるリフレッシュ信号の発行間隔より
   も短いか否かを判定する間隔判定手段と、 該間隔判定手段が前記グラフィック制御部からのアクセ
   ス要求の発行間隔のほうが短いと判定すると、前記リフ
   レッシュ制御部に対してリフレッシュ信号の発行を中断
   させるリフレッシュ中断手段とを備えてなることを特徴
   とする主記憶制御回路。