JP2001005632A - Ｌｃｄコントロール回路 - Google Patents
Ｌｃｄコントロール回路Info
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- JP2001005632A JP2001005632A JP11172070A JP17207099A JP2001005632A JP 2001005632 A JP2001005632 A JP 2001005632A JP 11172070 A JP11172070 A JP 11172070A JP 17207099 A JP17207099 A JP 17207099A JP 2001005632 A JP2001005632 A JP 2001005632A
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- JP
- Japan
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- lcd
- access
- cpu
- fifo
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
- Bus Control (AREA)
- Digital Computer Display Output (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】
【課題】 従来、ＬＣＤの画面リフレッシュを行うため
のＬＣＤからのビデオメモリ（汎用ＤＲＡＭ）へのアク
セスを、ＬＣＤへの描画を行うためのＣＰＵからのビデ
オメモリ（汎用ＤＲＡＭ）へのアクセスに対して常に優
先させていたために、ＣＰＵからのビデオメモリへのア
クセス頻度が減ってしまい、ＣＰＵからの描画スピード
が遅くなるという問題点があった。そこでＣＰＵからの
描画スピードが向上するＬＣＤコントロール回路を提供
することを目的とする。 【解決手段】 ＦＩＦＯ４のデータ量がある閾値以下の
ときにはＬＣＤ８からのアクセスに最優先の優先順位を
持たせ、ＦＩＦＯ４のデータ量がある閾値以上のときに
はＣＰＵ１からのアクセスに最優先の優先順位を持たせ
る事により、ＣＰＵ１からのアクセス頻度を可能な限り
多くした。
のＬＣＤからのビデオメモリ（汎用ＤＲＡＭ）へのアク
セスを、ＬＣＤへの描画を行うためのＣＰＵからのビデ
オメモリ（汎用ＤＲＡＭ）へのアクセスに対して常に優
先させていたために、ＣＰＵからのビデオメモリへのア
クセス頻度が減ってしまい、ＣＰＵからの描画スピード
が遅くなるという問題点があった。そこでＣＰＵからの
描画スピードが向上するＬＣＤコントロール回路を提供
することを目的とする。 【解決手段】 ＦＩＦＯ４のデータ量がある閾値以下の
ときにはＬＣＤ８からのアクセスに最優先の優先順位を
持たせ、ＦＩＦＯ４のデータ量がある閾値以上のときに
はＣＰＵ１からのアクセスに最優先の優先順位を持たせ
る事により、ＣＰＵ１からのアクセス頻度を可能な限り
多くした。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＣＤ（液晶）表
示を制御するためのＬＣＤコントロール回路に関するも
のである。
示を制御するためのＬＣＤコントロール回路に関するも
のである。
【０００２】
【従来の技術】従来のＬＣＤコントロール回路では、ビ
デオメモリとして汎用のＤＲＡＭを使用した場合、ちら
つきやごみ等の発生を防止するためにＬＣＤの画面リフ
レッシュを行うためのＬＣＤからのビデオメモリ（汎用
ＤＲＡＭ）へのアクセスを、ＬＣＤへの描画を行うため
のＣＰＵからのビデオメモリ（汎用ＤＲＡＭ）へのアク
セスに対して常に優先させていた。
デオメモリとして汎用のＤＲＡＭを使用した場合、ちら
つきやごみ等の発生を防止するためにＬＣＤの画面リフ
レッシュを行うためのＬＣＤからのビデオメモリ（汎用
ＤＲＡＭ）へのアクセスを、ＬＣＤへの描画を行うため
のＣＰＵからのビデオメモリ（汎用ＤＲＡＭ）へのアク
セスに対して常に優先させていた。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
技術では、ＬＣＤの画面リフレッシュを行うためのＬＣ
Ｄからのビデオメモリ（汎用ＤＲＡＭ）へのアクセス
を、ＬＣＤへの描画を行うためのＣＰＵからのビデオメ
モリ（汎用ＤＲＡＭ）へのアクセスに対して常に優先さ
せていたために、ＣＰＵからのビデオメモリへのアクセ
ス頻度が減ってしまい、ＣＰＵからの描画スピードが遅
くなるという問題点を有していた。
技術では、ＬＣＤの画面リフレッシュを行うためのＬＣ
Ｄからのビデオメモリ（汎用ＤＲＡＭ）へのアクセス
を、ＬＣＤへの描画を行うためのＣＰＵからのビデオメ
モリ（汎用ＤＲＡＭ）へのアクセスに対して常に優先さ
せていたために、ＣＰＵからのビデオメモリへのアクセ
ス頻度が減ってしまい、ＣＰＵからの描画スピードが遅
くなるという問題点を有していた。
【０００４】本発明は、上記問題点を解決し、ＣＰＵか
らの描画スピードが向上するＬＣＤコントロール回路を
提供することを目的とする。
らの描画スピードが向上するＬＣＤコントロール回路を
提供することを目的とする。
【０００５】
【課題を解決するための手段】この課題を解決するため
に本発明のＬＣＤコントロール回路は、ＬＣＤへの描画
を行うためのＣＰＵからのビデオメモリへのアクセスと
ＬＣＤの画面リフレッシュを行うためのＬＣＤからのビ
デオメモリへのアクセスとのバス所有権の調停を行うた
めのバス調停手段と、ＣＰＵからのアクセスとＬＣＤか
らのアクセスとの優先順位を決定するバス調停優先順位
決定手段と、ビデオメモリからＬＣＤへのデータの一時
格納を行うＦＩＦＯ（ファーストインファーストアウト
メモリ）と、ＦＩＦＯ内のデータ量を検出するためのＦ
ＩＦＯデータ量検出手段と、ビデオメモリの制御を行う
ＤＲＡＭ制御手段とを備えたＬＣＤコントロール回路で
あって、前記ＦＩＦＯのデータ量がある閾値以下のとき
にはＬＣＤからのアクセスに最優先の優先順位を持た
せ、ＦＩＦＯのデータ量がある閾値以上のときにはＣＰ
Ｕからのアクセスに最優先の優先順位を持たせるように
した。
に本発明のＬＣＤコントロール回路は、ＬＣＤへの描画
を行うためのＣＰＵからのビデオメモリへのアクセスと
ＬＣＤの画面リフレッシュを行うためのＬＣＤからのビ
デオメモリへのアクセスとのバス所有権の調停を行うた
めのバス調停手段と、ＣＰＵからのアクセスとＬＣＤか
らのアクセスとの優先順位を決定するバス調停優先順位
決定手段と、ビデオメモリからＬＣＤへのデータの一時
格納を行うＦＩＦＯ（ファーストインファーストアウト
メモリ）と、ＦＩＦＯ内のデータ量を検出するためのＦ
ＩＦＯデータ量検出手段と、ビデオメモリの制御を行う
ＤＲＡＭ制御手段とを備えたＬＣＤコントロール回路で
あって、前記ＦＩＦＯのデータ量がある閾値以下のとき
にはＬＣＤからのアクセスに最優先の優先順位を持た
せ、ＦＩＦＯのデータ量がある閾値以上のときにはＣＰ
Ｕからのアクセスに最優先の優先順位を持たせるように
した。
【０００６】この構成により、ＣＰＵからの描画スピー
ドが向上するＬＣＤコントロール回路を提供できる。
ドが向上するＬＣＤコントロール回路を提供できる。
【０００７】
【発明の実施の形態】請求項１に記載の発明は、ＬＣＤ
への描画を行うためのＣＰＵからのビデオメモリへのア
クセスとＬＣＤの画面リフレッシュを行うためのＬＣＤ
からのビデオメモリへのアクセスとのバス所有権の調停
を行うためのバス調停手段と、ＣＰＵからのアクセスと
ＬＣＤからのアクセスとの優先順位を決定するバス調停
優先順位決定手段と、ビデオメモリからＬＣＤへのデー
タの一時格納を行うＦＩＦＯと、ＦＩＦＯ内のデータ量
を検出するためのＦＩＦＯデータ量検出手段と、ビデオ
メモリの制御を行うＤＲＡＭ制御手段とを備えたＬＣＤ
コントロール回路であって、前記ＦＩＦＯのデータ量が
ある閾値以下のときにはＬＣＤからのアクセスに最優先
の優先順位を持たせるようにしたものであり、ＣＰＵか
らのアクセス頻度を可能な限り多くする事ができ、ＣＰ
Ｕからの描画スピードの向上が図れる。
への描画を行うためのＣＰＵからのビデオメモリへのア
クセスとＬＣＤの画面リフレッシュを行うためのＬＣＤ
からのビデオメモリへのアクセスとのバス所有権の調停
を行うためのバス調停手段と、ＣＰＵからのアクセスと
ＬＣＤからのアクセスとの優先順位を決定するバス調停
優先順位決定手段と、ビデオメモリからＬＣＤへのデー
タの一時格納を行うＦＩＦＯと、ＦＩＦＯ内のデータ量
を検出するためのＦＩＦＯデータ量検出手段と、ビデオ
メモリの制御を行うＤＲＡＭ制御手段とを備えたＬＣＤ
コントロール回路であって、前記ＦＩＦＯのデータ量が
ある閾値以下のときにはＬＣＤからのアクセスに最優先
の優先順位を持たせるようにしたものであり、ＣＰＵか
らのアクセス頻度を可能な限り多くする事ができ、ＣＰ
Ｕからの描画スピードの向上が図れる。
【０００８】請求項２に記載の発明は、請求項１記載の
ＬＣＤコントロール回路に加えて、ＣＰＵからビデオメ
モリへのデータの一時格納を行うライトバッファと、ラ
イトバッファ内のデータ量を検出するためのライトバッ
ファデータ量検出手段と、ビデオメモリであるＤＲＡＭ
へのバースト転送数を決定するためのバースト転送数決
定手段とを備え、前記ライトバッファのデータ量がある
閾値以下のときにはＬＣＤアクセスのバースト転送数を
多くし、ライトバッファのデータ量がある閾値以上のと
きにはＣＰＵアクセスのバースト転送数を多くするよう
にしたものであり、さらにＣＰＵからの描画スピードの
向上が図れる。
ＬＣＤコントロール回路に加えて、ＣＰＵからビデオメ
モリへのデータの一時格納を行うライトバッファと、ラ
イトバッファ内のデータ量を検出するためのライトバッ
ファデータ量検出手段と、ビデオメモリであるＤＲＡＭ
へのバースト転送数を決定するためのバースト転送数決
定手段とを備え、前記ライトバッファのデータ量がある
閾値以下のときにはＬＣＤアクセスのバースト転送数を
多くし、ライトバッファのデータ量がある閾値以上のと
きにはＣＰＵアクセスのバースト転送数を多くするよう
にしたものであり、さらにＣＰＵからの描画スピードの
向上が図れる。
【０００９】（実施の形態１）図１は本発明の実施の形
態１におけるＬＣＤコントロール回路の機能構成ブロッ
ク図、図２、図３は同ＬＣＤコントロール回路のハード
ウェアブロック図である。
態１におけるＬＣＤコントロール回路の機能構成ブロッ
ク図、図２、図３は同ＬＣＤコントロール回路のハード
ウェアブロック図である。
【００１０】図１において、１はＶＲＡＭへの描画を行
うための中央演算処理装置（以下ＣＰＵ）であり、２は
ＬＣＤ８への描画を行うためのＣＰＵ１からのビデオメ
モリ（汎用ＤＲＡＭ）７へのアクセスとＬＣＤ８の画面
リフレッシュを行うためのＬＣＤ８からのビデオメモリ
（汎用ＤＲＡＭ）７へのアクセスとのバス所有権の調停
を行うためのバス調停手段であり、３はＣＰＵ１からの
アクセスとＬＣＤ８からのアクセスとの優先順位を決定
するバス調停優先順位決定手段であり、４はビデオメモ
リ７からＬＣＤ８へのデータの一時格納を行うＦＩＦＯ
（ファーストインファーストアウトメモリ）であり、５
はＦＩＦＯ４内のデータ量を検出するためのＦＩＦＯデ
ータ量検出手段であり、６はビデオメモリ７を制御する
ためのＤＲＡＭ制御手段であり、７はＬＣＤ８に表示す
る表示データを格納するためのビデオメモリであり、８
は表示デバイスの一種であるＬＣＤである。
うための中央演算処理装置（以下ＣＰＵ）であり、２は
ＬＣＤ８への描画を行うためのＣＰＵ１からのビデオメ
モリ（汎用ＤＲＡＭ）７へのアクセスとＬＣＤ８の画面
リフレッシュを行うためのＬＣＤ８からのビデオメモリ
（汎用ＤＲＡＭ）７へのアクセスとのバス所有権の調停
を行うためのバス調停手段であり、３はＣＰＵ１からの
アクセスとＬＣＤ８からのアクセスとの優先順位を決定
するバス調停優先順位決定手段であり、４はビデオメモ
リ７からＬＣＤ８へのデータの一時格納を行うＦＩＦＯ
（ファーストインファーストアウトメモリ）であり、５
はＦＩＦＯ４内のデータ量を検出するためのＦＩＦＯデ
ータ量検出手段であり、６はビデオメモリ７を制御する
ためのＤＲＡＭ制御手段であり、７はＬＣＤ８に表示す
る表示データを格納するためのビデオメモリであり、８
は表示デバイスの一種であるＬＣＤである。
【００１１】図２はハードウェアブロック図である。図
２において、１、４、７，８は図１と同様である。２１
はＬＣＤ８への描画を行うためのＣＰＵ１からのビデオ
メモリ（汎用ＤＲＡＭ）７へのアクセスとＬＣＤ８の画
面リフレッシュを行うためのＬＣＤ８からのビデオメモ
リ（汎用ＤＲＡＭ）７へのアクセスとのバス所有権の調
停を行うためのバス調停回路であり、２２はＣＰＵ１か
らのアクセスとＬＣＤ８からのアクセスとの優先順位を
決定するバス調停優先順位決定回路であり、２３はＦＩ
ＦＯ４内のデータ量を検出するためのＦＩＦＯデータ量
検出回路であり、２４はビデオメモリ７を制御するため
のＤＲＡＭ制御回路である。
２において、１、４、７，８は図１と同様である。２１
はＬＣＤ８への描画を行うためのＣＰＵ１からのビデオ
メモリ（汎用ＤＲＡＭ）７へのアクセスとＬＣＤ８の画
面リフレッシュを行うためのＬＣＤ８からのビデオメモ
リ（汎用ＤＲＡＭ）７へのアクセスとのバス所有権の調
停を行うためのバス調停回路であり、２２はＣＰＵ１か
らのアクセスとＬＣＤ８からのアクセスとの優先順位を
決定するバス調停優先順位決定回路であり、２３はＦＩ
ＦＯ４内のデータ量を検出するためのＦＩＦＯデータ量
検出回路であり、２４はビデオメモリ７を制御するため
のＤＲＡＭ制御回路である。
【００１２】以上のように構成されたＬＣＤコントロー
ル回路について、以下にその動作を説明する。図３はブ
ロック図である。まず、ＣＰＵ１がビデオメモリ７への
アクセスを要求するためのＣＰＵ＿ＲＥＱ信号（ＣＰＵ
のバス要求信号）とＬＣＤ８がビデオメモリ７へのアク
セスを要求するためのＬＣＤ＿ＲＥＱ信号（ＬＣＤのバ
ス要求信号）が同時に発生した場合、ＦＩＦＯデータ量
検出回路２３が出力するＦＩＦＯ４のデータ量が設定さ
れた閾値以上存在するときにアサートされる信号である
ＦＩＦＯ＿ＬＥＢＥＬ信号の論理をバス調停優先順位決
定回路２２にてチェックを行う。バス調停優先順位決定
回路２２はチェックの結果、ＦＩＦＯ４のデータ量が設
定された閾値以上のときにはＣＰＵ＿ＰＲＩ信号（ＣＰ
Ｕの優先順位が高いときにアサートされる信号）を出力
する。また、ＦＩＦＯ４のデータ量が設定された閾値以
下のときにはＬＣＤ＿ＰＲＩ信号（ＬＣＤの優先順位が
高いときにアサートされる信号）を出力する。
ル回路について、以下にその動作を説明する。図３はブ
ロック図である。まず、ＣＰＵ１がビデオメモリ７への
アクセスを要求するためのＣＰＵ＿ＲＥＱ信号（ＣＰＵ
のバス要求信号）とＬＣＤ８がビデオメモリ７へのアク
セスを要求するためのＬＣＤ＿ＲＥＱ信号（ＬＣＤのバ
ス要求信号）が同時に発生した場合、ＦＩＦＯデータ量
検出回路２３が出力するＦＩＦＯ４のデータ量が設定さ
れた閾値以上存在するときにアサートされる信号である
ＦＩＦＯ＿ＬＥＢＥＬ信号の論理をバス調停優先順位決
定回路２２にてチェックを行う。バス調停優先順位決定
回路２２はチェックの結果、ＦＩＦＯ４のデータ量が設
定された閾値以上のときにはＣＰＵ＿ＰＲＩ信号（ＣＰ
Ｕの優先順位が高いときにアサートされる信号）を出力
する。また、ＦＩＦＯ４のデータ量が設定された閾値以
下のときにはＬＣＤ＿ＰＲＩ信号（ＬＣＤの優先順位が
高いときにアサートされる信号）を出力する。
【００１３】つぎに、バス調停回路２１はＣＰＵ＿ＰＲ
Ｉ信号とＬＣＤ＿ＰＲＩ信号のチェックを行い、ＣＰＵ
＿ＰＲＩ信号がアサートされているときにはＣＰＵ１の
バス応答信号であるＣＰＵ＿ＡＣＫ信号を出力する。ま
た、ＬＣＤ＿ＰＲＩ信号がアサートされているときには
ＬＣＤ８のバス応答信号であるＬＣＤ＿ＡＣＫ信号を出
力する。つぎに、ＤＲＡＭ制御回路２４はバス調停回路
２１が出力するＣＰＵ＿ＡＣＫ信号とＬＣＤ＿ＡＣＫ信
号を受けて、ＣＰＵ＿ＡＣＫ信号がアサートされている
ときにはビデオメモリ７に対してＣＰＵ１からのアクセ
スを行う。
Ｉ信号とＬＣＤ＿ＰＲＩ信号のチェックを行い、ＣＰＵ
＿ＰＲＩ信号がアサートされているときにはＣＰＵ１の
バス応答信号であるＣＰＵ＿ＡＣＫ信号を出力する。ま
た、ＬＣＤ＿ＰＲＩ信号がアサートされているときには
ＬＣＤ８のバス応答信号であるＬＣＤ＿ＡＣＫ信号を出
力する。つぎに、ＤＲＡＭ制御回路２４はバス調停回路
２１が出力するＣＰＵ＿ＡＣＫ信号とＬＣＤ＿ＡＣＫ信
号を受けて、ＣＰＵ＿ＡＣＫ信号がアサートされている
ときにはビデオメモリ７に対してＣＰＵ１からのアクセ
スを行う。
【００１４】以上のようにＦＩＦＯ４のデータ量がある
閾値以下のときにはＬＣＤからのアクセスに最優先の優
先順位を持たせ、ＦＩＦＯ４のデータ量がある閾値以上
のときにはＣＰＵ１からのアクセスに最優先の優先順位
を持たせる事によりＣＰＵ１からのアクセス頻度を可能
な限り多くする事ができる。
閾値以下のときにはＬＣＤからのアクセスに最優先の優
先順位を持たせ、ＦＩＦＯ４のデータ量がある閾値以上
のときにはＣＰＵ１からのアクセスに最優先の優先順位
を持たせる事によりＣＰＵ１からのアクセス頻度を可能
な限り多くする事ができる。
【００１５】（実施の形態２）図４は本発明の実施の形
態２におけるＬＣＤコントロール回路の機能構成ブロッ
ク図、図５、図６は同ＬＣＤコントロール回路のハード
ウェアブロック図である。
態２におけるＬＣＤコントロール回路の機能構成ブロッ
ク図、図５、図６は同ＬＣＤコントロール回路のハード
ウェアブロック図である。
【００１６】図４において、１、２、７、８は図１と同
様である。３１はＣＰＵ１からの書き込みデータを一時
格納するためのライトバッファであり、３２はライトバ
ッファ３１内のデータ量を検出するためのライトバッフ
ァデータ量検出手段であり、３３はビデオメモリ７へア
クセスするときのバースト転送数を決定するためのバー
スト転送数決定手段であり、３４はビデオメモリ７を制
御するためのＤＲＡＭ制御手段である。
様である。３１はＣＰＵ１からの書き込みデータを一時
格納するためのライトバッファであり、３２はライトバ
ッファ３１内のデータ量を検出するためのライトバッフ
ァデータ量検出手段であり、３３はビデオメモリ７へア
クセスするときのバースト転送数を決定するためのバー
スト転送数決定手段であり、３４はビデオメモリ７を制
御するためのＤＲＡＭ制御手段である。
【００１７】図５はハードウェアブロック図である。図
５において、１、７、８は図１と同様である。２１、２
５は図２と同様である。４１はライトバッファ３１内の
データ量を検出するためのライトバッファデータ量検出
回路であり、４２はビデオメモリ７へアクセスするとき
のバースト転送数を決定するためのバースト転送数決定
回路であり、４３はビデオメモリ７を制御するためのＤ
ＲＡＭ制御回路である。
５において、１、７、８は図１と同様である。２１、２
５は図２と同様である。４１はライトバッファ３１内の
データ量を検出するためのライトバッファデータ量検出
回路であり、４２はビデオメモリ７へアクセスするとき
のバースト転送数を決定するためのバースト転送数決定
回路であり、４３はビデオメモリ７を制御するためのＤ
ＲＡＭ制御回路である。
【００１８】以上のように構成されたＬＣＤコントロー
ル回路について、以下にその動作を説明する。図６は詳
細ブロック図である。まず、ＣＰＵ１がビデオメモリ７
へのアクセスを要求するためのＣＰＵ＿ＲＥＱ信号（Ｃ
ＰＵのバス要求信号）が発生した場合、ライトバッファ
データ量検出回路４１が出力するライトバッファ３１の
データ量を示す信号であるＷＢ＿ＶＯＬ信号の数値をバ
ースト転送数決定回路にてチェックを行う。
ル回路について、以下にその動作を説明する。図６は詳
細ブロック図である。まず、ＣＰＵ１がビデオメモリ７
へのアクセスを要求するためのＣＰＵ＿ＲＥＱ信号（Ｃ
ＰＵのバス要求信号）が発生した場合、ライトバッファ
データ量検出回路４１が出力するライトバッファ３１の
データ量を示す信号であるＷＢ＿ＶＯＬ信号の数値をバ
ースト転送数決定回路にてチェックを行う。
【００１９】バースト転送数決定回路４２はチェックの
結果、ライトバッファ３１のデータ量に応じてＣＰＵ＿
ＢＳＴ信号（ＣＰＵのバースト転送数を示す信号）を出
力する。ＤＲＡＭ制御回路４３はＣＰＵ＿ＢＳＴ信号の
数値に応じたバースト転送数でビデオメモリ７に対して
アクセスを行う。また、ＬＣＤ８がビデオメモリ７への
アクセスを要求するためのＬＣＤ＿ＲＥＱ信号（ＬＣＤ
のバス要求信号）が発生した場合、ライトバッファデー
タ量検出回路４１が出力するライトバッファ３１のデー
タ量を示す信号であるＷＢ＿ＶＯＬ信号の数値をバース
ト転送数決定回路４２てチェックを行う。バースト転送
数決定回路４２はチェックの結果、ライトバッファ３１
のデータ量に応じてＬＣＤ＿ＢＳＴ信号（ＬＣＤのバー
スト転送数を示す信号）を出力する。
結果、ライトバッファ３１のデータ量に応じてＣＰＵ＿
ＢＳＴ信号（ＣＰＵのバースト転送数を示す信号）を出
力する。ＤＲＡＭ制御回路４３はＣＰＵ＿ＢＳＴ信号の
数値に応じたバースト転送数でビデオメモリ７に対して
アクセスを行う。また、ＬＣＤ８がビデオメモリ７への
アクセスを要求するためのＬＣＤ＿ＲＥＱ信号（ＬＣＤ
のバス要求信号）が発生した場合、ライトバッファデー
タ量検出回路４１が出力するライトバッファ３１のデー
タ量を示す信号であるＷＢ＿ＶＯＬ信号の数値をバース
ト転送数決定回路４２てチェックを行う。バースト転送
数決定回路４２はチェックの結果、ライトバッファ３１
のデータ量に応じてＬＣＤ＿ＢＳＴ信号（ＬＣＤのバー
スト転送数を示す信号）を出力する。
【００２０】ＤＲＡＭ制御回路４３はＬＣＤ＿ＢＳＴ信
号の数値に応じたバースト転送数でビデオメモリ７に対
してアクセスを行う。
号の数値に応じたバースト転送数でビデオメモリ７に対
してアクセスを行う。
【００２１】以上のようにライトバッファ３１のデータ
量がある閾値以下のときにはＬＣＤアクセスのバースト
転送数を多くし、ライトバッファ３１のデータ量がある
閾値以上のときにはＣＰＵアクセスのバースト転送数を
多くする事によりＣＰＵからのアクセス頻度を可能な限
り多くする事ができる。
量がある閾値以下のときにはＬＣＤアクセスのバースト
転送数を多くし、ライトバッファ３１のデータ量がある
閾値以上のときにはＣＰＵアクセスのバースト転送数を
多くする事によりＣＰＵからのアクセス頻度を可能な限
り多くする事ができる。
【００２２】
【発明の効果】以上のように本発明は、ビデオメモリア
クセスに対して、可能な限りＣＰＵからのアクセス頻度
を多くすることにより、ＣＰＵからの描画スピードの向
上が図れる。
クセスに対して、可能な限りＣＰＵからのアクセス頻度
を多くすることにより、ＣＰＵからの描画スピードの向
上が図れる。
【図１】本発明の実施の形態１におけるＬＣＤコントロ
ール回路の機能構成ブロック図
ール回路の機能構成ブロック図
【図２】本発明の実施の形態１におけるＬＣＤコントロ
ール回路のハードウェアブロック図
ール回路のハードウェアブロック図
【図３】本発明の実施の形態１におけるＬＣＤコントロ
ール回路のハードウェアブロック図
ール回路のハードウェアブロック図
【図４】本発明の実施の形態２におけるＬＣＤコントロ
ール回路の機能構成ブロック図
ール回路の機能構成ブロック図
【図５】本発明の実施の形態２におけるＬＣＤコントロ
ール回路のハードウェアブロック図
ール回路のハードウェアブロック図
【図６】本発明の実施の形態２におけるＬＣＤコントロ
ール回路のハードウェアブロック図
ール回路のハードウェアブロック図
１ ＣＰＵ ２ バス調停手段 ３ バス調停優先順位決定手段 ４ ＦＩＦＯ ５ ＦＩＦＯデータ量検出手段 ６ ＤＲＡＭ制御手段 ７ ビデオメモリ（汎用ＤＲＡＭ） ８ ＬＣＤ ２１ バス調停回路 ２２ バス調停優先順位決定回路 ２３ ＦＩＦＯデータ量検出回路 ２４ ＤＲＡＭ制御回路 ３１ ライトバッファ ３２ ライトバッファデータ量検出手段 ３３ バースト転送数決定手段 ３４ ＤＲＡＭ制御手段 ４１ ライトバッファデータ量検出回路 ４２ バースト転送数決定回路 ４３ ＤＲＡＭ制御回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６３１ Ｇ０９Ｇ 3/20 ６３１Ｂ ５Ｃ０８０ 3/36 3/36 ５Ｃ０８２ 5/00 5/00 ５５５Ｍ ５５５Ｔ Ｆターム(参考） 2H093 NC13 NC16 NC28 NC50 ND32 5B060 CD14 5B061 PP02 SS02 5B069 AA01 BA04 BC02 LA12 5C006 AA02 AF03 AF04 BB11 BC16 BF02 FA12 FA13 5C080 AA10 BB05 DD08 EE26 FF09 GG02 GG12 JJ02 5C082 BB15 BB22 BD02 CA76 CB01 DA53 DA63 EA11 MM02
Claims (2)
- 【請求項１】ＬＣＤへの描画を行うためのＣＰＵからの
ビデオメモリへのアクセスとＬＣＤの画面リフレッシュ
を行うためのＬＣＤからのビデオメモリへのアクセスと
のバス所有権の調停を行うためのバス調停手段と、ＣＰ
ＵからのアクセスとＬＣＤからのアクセスとの優先順位
を決定するバス調停優先順位決定手段と、ビデオメモリ
からＬＣＤへのデータの一時格納を行うＦＩＦＯと、Ｆ
ＩＦＯ内のデータ量を検出するためのＦＩＦＯデータ量
検出手段と、ビデオメモリの制御を行うＤＲＡＭ制御手
段とを備えたＬＣＤコントロール回路であって、前記Ｆ
ＩＦＯのデータ量がある閾値以下のときにはＬＣＤから
のアクセスに最優先の優先順位を持たせ、ＦＩＦＯのデ
ータ量がある閾値以上のときにはＣＰＵからのアクセス
に最優先の優先順位を持たせることを特徴とするＬＣＤ
コントロール回路。 - 【請求項２】ＣＰＵからビデオメモリへのデータの一時
格納を行うライトバッファと、ライトバッファ内のデー
タ量を検出するためのライトバッファデータ量検出手段
と、ビデオメモリであるＤＲＡＭへのバースト転送数を
決定するためのバースト転送数決定手段とを備え、前記
ライトバッファのデータ量がある閾値以下のときにはＬ
ＣＤアクセスのバースト転送数を多くし、ライトバッフ
ァのデータ量がある閾値以上のときにはＣＰＵアクセス
のバースト転送数を多くすることを特徴とする請求項１
記載のＬＣＤコントロール回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11172070A JP2001005632A (ja) | 1999-06-18 | 1999-06-18 | Ｌｃｄコントロール回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11172070A JP2001005632A (ja) | 1999-06-18 | 1999-06-18 | Ｌｃｄコントロール回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001005632A true JP2001005632A (ja) | 2001-01-12 |
Family
ID=15934992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11172070A Pending JP2001005632A (ja) | 1999-06-18 | 1999-06-18 | Ｌｃｄコントロール回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001005632A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7064764B2 (en) | 2002-08-08 | 2006-06-20 | Oki Electric Industry Co., Ltd. | Liquid crystal display control device |
| US7116304B2 (en) | 2001-04-18 | 2006-10-03 | Seiko Epson Corporation | Liquid crystal display apparatus |
| JP2006323285A (ja) * | 2005-05-20 | 2006-11-30 | Fujitsu Ten Ltd | 画像処理システム |
| JP2012044504A (ja) * | 2010-08-20 | 2012-03-01 | Seiko Epson Corp | 映像処理装置、映像表示装置及び映像処理方法 |
-
1999
- 1999-06-18 JP JP11172070A patent/JP2001005632A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7116304B2 (en) | 2001-04-18 | 2006-10-03 | Seiko Epson Corporation | Liquid crystal display apparatus |
| US7064764B2 (en) | 2002-08-08 | 2006-06-20 | Oki Electric Industry Co., Ltd. | Liquid crystal display control device |
| JP2006323285A (ja) * | 2005-05-20 | 2006-11-30 | Fujitsu Ten Ltd | 画像処理システム |
| JP2012044504A (ja) * | 2010-08-20 | 2012-03-01 | Seiko Epson Corp | 映像処理装置、映像表示装置及び映像処理方法 |
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