JPH03259492A

JPH03259492A - Ｄｒａｍコントローラ

Info

Publication number: JPH03259492A
Application number: JP2056463A
Authority: JP
Inventors: Yasunao Unno; 泰直海野
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1990-03-09
Filing date: 1990-03-09
Publication date: 1991-11-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「産業上の利用分野」本発明はダイナミックランダムアクセスメモリに係わり
、特にダイナミックランダムアクセスメモリのリフレッ
シュを行うＤＲＡＭコントローラに関する。

「従来の技術」大容量のメモリシステムを構築する場合には、ダイナミ
ックランダムアクセスメモリ　（以下、ＤＲＡＭと呼ぶ
。〉が用いられることが多い。このＤＲＡＭは、記憶セ
ルとしてコンデンサを使用しているため、定期的にリフ
レッシュを行うことにより電荷の放電によるデータ消失
を防ぐ必要がある。このため、通常のＤＲＡＭでは、様
々なリフレッシュ・サイクルが用意されている。そのリ
フレッシュ・サイクルとしては、例えばＣＡＳビフォア
ＲＡＳリフレッシュ・サイクルやヒドンリフレッシュ・
サイクルなどがある。

一方、ＤＲＡＭの同一の領域に対して、リフレッシュ要
求とマイクロプロセッサ（以下、ＣＰＵと呼ぶ。）から
の読み書き要求とが同時に威され、競合することがある
。このようなときには、その競合を避けるため、どちら
か一方のみを優先させる調停（アービトレーション〉が
行われるようになっていた。

第５図は、従来のＤＲＡＭコントローラによるリフレッ
シュ動作を表わしたものである。この図に示すように、
リフレッシュ・サイクル６１〜６３はリード・サイクル
６４．６５またはライト・サイクル６６．６７の間に挿
入されてリフレッシュが行われる。また、リードまたは
ライト要求６８とリフレッシュ要求６９が競合したとき
には、通常リフレッシュが優先され、その間ＣＰＵは待
たされることとなる。

「発明が解決しようとする課題」このように、従来のＤＲＡＭコントローラでは、アービ
トレーションによりリフレッシュ要求とＣＦ）Ｕからの
アクセス要求のうち、いずれか一方のみが優先されるよ
うになっていた。

ところで、システム全体の要請から、ＣＰＵのもつ最大
速度で読み書きを行わなければならない場合がある。こ
のような場合には、ＣＰＵの速度に追随させるためにリ
フレッシュ・サイクルを挿しはさまず、データ読み書き
を行うリード・サイクルとライト・サイクルのみを連続
させることができれば都合がよい。しかしながら、リフ
レッシュは必ず行わなければならない動作なので、実際
にはリード・サイクルやランダム・サイクルの間に独立
したリフレッシュ・サイクルを作らざるを得なかった。

例えば、ヒドンリフレッシュ・サイクルを用いてリフレ
ッシュを行う場合、リフレッシュ・サイクルのかなりの
部分をリード・サイクルやライト・サイクルの中に入れ
込むことができるものの、ＣＰＵに対してウェイトを要
求することとなる。また、ＣＡＳビフォアＲＡＳリフレ
ッシュ・サイクルを用いたリフレッシュを行う場合テモ
、アービトレーションにより単独のリフレッシュ・サイ
クルを作ることとなる。

このように、従来のＤＲＡＭコントローラでは、独立し
たリフレッシュ・サイクルによりリフレッシュを行うよ
うになっていたので、ＣＰＵにウェイト状態が存在する
こととなる。このため、特にメモリ間転送やメモリアク
セスが頻繁に行われるシステムでは、ＣＰＵのもつ最大
速度を引き出すことができないという欠点があった。

そこで、本発明の目的は、アービトレーションが起きた
場合にＣＰＵの待ちを作らないようなリフレッシュ・サ
イクルを作ることができるＤＲＡＭコントローラを提供
することにある。

「課題を解決するための手段」本発明では、（ｉ）メモリからのデータの読み出しを要
求するデータ読出要求信号とメモリへのデータの書き込
みを要求するデータ書込要求信号とを受信するデータ読
み書き要求信号受信手段と、（ｉｉ）このデータ読み書
き要求信号受信手段によりデータ読出要求信号またはデ
ータ書込要求信号が受信されたとき、メモリのリフレッ
シュを要求するリフレッシュ要求信号が入力されている
か否かを検出するリフレッシュ要求信号検出手段と、（
ｊｉ　）このリフレッシュ要求信号検出手段がリフレッ
シュ要求信号を検出したとき、データを読み出すための
リード・サイクルまたはデータを書き込むためのライト
・サイクルの中にリフレッシュを行うためのリフレッシ
ュ・サイクルを埋め込んだバス・サイクルを生成するバ
ス・サイクル生成手段とをＤＲＡＭコントローラに具備
させる。

そして、請求項１記載の発明では、データ読み出しまた
は書き込みの要求と同時にリフレッシュ要求が行われた
とき、ライト・サイクルまたはリード・サイクル中にリ
フレッシュを行うバス・サイクルを実行する旨の決定を
行う。

また、請求項２記載の発明では、（ｉ）メモリからデー
タを読み出すためのリード・サイクルの後半に、メモリ
のリフレッシュを行うリフレッシュ・サイクルを埋め込
んだバス・サイクルを生成する第１のバス・サイクル生
成手段と、（ｉｉ）メモリにデータを書き込むためのラ
イト・サイクルの前半に、メモリのリフレッシュを行う
ためのリフレッシュ・サイクルを埋め込んだバス・サイ
クルを生成する第２のバス・サイクル生成手段とをＤＲ
ＡＭコントローラに具備させる。

そして、請求項２記載の発明では、リード・サイクルに
おいてはその後半部分でリフレッシュを行い、ライト・
サイクルにおいてはその前半部分でリフレッシュを行う
こととする。

「実施例」以下、実施例につき本発明の詳細な説明する。

第１図は、本発明の一実施例におけるＤＲＡＭコントロ
ーラを用いたメモリシステムを表わしたものである。こ
の図に示すように、ＤＲＡＭコントローラ１１はＣＰＵ
１２とＤＲＡＭＩ３との間に設けられ、ＤＲＡＭＩ　３
の制御を行うようになっている。このＤＲＡＭコントロ
ーラ１１の入力側には、ＣＰＵ１２よりアドレス（ＡＤ
Ｒ）信号１５、リード（ＲＤ）信号１６、ライト　（Ｗ
Ｒ）信号１７、およびアドレスライトイネーブル（ＡＬ
Ｅ）信号１８が入力されると共に、リフレッシュ要求信
号生成部２１よりリフレッシュ要求（ＲＥＦ）信号２２
が入力される。

一方、ＤＲＡＭコントローラ１１の出力側からは、ロウ
アドレス信号２５、カラムアドレス信号２６、リフレッ
シュアドレス信号５１の他、ロウアドレスストローブ（
ＲＡＳ）信号２７、カラムアドレスストローブ（ＣＡＳ
）信号２８、ライトイネーブル（ＷＥ）信号２９ｔ；ど
の制御信号が出力され、ＤＲＡＭＩ３に供給されるよう
になっている。

また、ＣＰＵ１２のデータ端子に接続されたデータバス
３１は、バッファ３２を介して直接ＤＲＡＭ１３に接続
されている。

第２図は、ＤＲＡＭコントローラ１１の内部を詳細に表
わしたものである。このＤＲＡＭコントローラ１１には
、ＣＰＵ１２からのリード信号１６、ライト信号１７を
受は付けて認識するＩＪ−ド・ライト要求認識部４１と
、ＡＬＥ信号１８とリフレッシュ要求信号２２とを受は
付けて認識するリフレッシュ要求認識部４２が備えられ
ている。

これら２つの認識部の出力側はいずれもモード選択部４
３に接続され、さらにこのモード選択部４３の出力側は
タイミング生成部４５へと接続されている。これらモー
ド選択部４３およびタイミング生成部４５には、所定の
周波数のタイミングクロック信号４６が与えられている
。また、リード信号１６、ライト信号１７、リフレッシ
ュ要求信号２２）およびアドレス信号１５はそれぞれ２
つに分岐され、それぞれの一方がこのタイミング生成部
４５に入力されている。アドレス信号１５の分岐された
他方は、アドレスマルチプレクサ４７に入力され、ロウ
アドレス信号２５、カラムアドレス信号２６の切り換え
が行われるようになっている。また、このアドレスマル
チプレクサ４７では、リフレッシュアドレスカウンタ４
８から与えられるリフレッシュアドレスカウント値４９
を基に、リフレッシュアドレス信号５１が作成される。

そして、タイミング生成部４５からは、ＲＡＳ信号２７
、ＣＡＳ信号２８、およびＷＥ信号２９が出力される。

第３図と共に、以上のような構成のＤＲＡＭコントロー
ラの動作を説明する。リード・ライト認識部４１は、Ｃ
ＰＵからのリード信号１６とライト信号１７をモニタし
、これらのいずれかの入力が確定したとき（第３図ステ
ップ■）、その旨をモード選択部４３に通知する。また
、リフレッシュ要求認識部４２は、リフレッシュ要求信
号２２とＡＬＥ信号１８をモニタし、リフレッシュ要求
が確定したとき、その旨をモード選択部４３に通知する
。

モード選択部４３では、リード要求が確定したときに（
ステップ■：Ｙ〉　リフレッシュ要求が確定していれば
〈ステップ■：Ｙ）、！Ｊフレッシュ付きのリード・サ
イクルを実行することを決定しくステップ■〉、その旨
をタイミング生成部４５に通知する。また、ライト要求
が確定したときに（ステップ■：Ｎ）リフレッシュ要求
が確定していれば（ステップ■：Ｙ）、リフレッシュ付
きのライト・サイクルを実行することを決定しくステッ
プ■〉、その旨をタイミング生成部４５に通知する。

一方、リード要求が確定したときに（ステップ■：Ｙ）
ＩＪフレッシュ要求が確定していなければ（ステップ■
：Ｎ）、リフレッシュのない単なるリード・サイクルを
実行することを決定しくステップ■〉、その旨をタイミ
ング生ｔＮ４５に通知する。また、ライト要求が確定し
たときに（ステップ■：Ｎ）リフレッシュ要求が確定し
ていなければ（ステップ■：Ｎ〉、リフレッシュのｔ：
い単なるライト・サイクルを実行することを決定しくス
テップ■）、その旨をタイミング生成部４５に通知する
。

タイミング生成部４５では、リード信号１６、ライト信
号１７、アドレス信号の１部４４、およびリフレッシュ
要求信号２２とタイミングクロック信号４６を基に、モ
ード選択部４３で選択されたバスサイクルを実行するの
に必要なタイミングのＲＡＳ信号２７、ＣＡＳ信号２８
、およびＷＥ信号２９を生成し出力する。このとき、ア
ドレスマルチプレクサ４７ではアドレス信号１５を、決
定されたバスサイクルに応じてマルチプレクサし、ロウ
アドレス信号２５、カラムアドレス信号２６、またはリ
フレッシュアドレス信号５１を出力する。

そして、これらのアドレス信号で指定されたアドレスに
対してデータの読み書き、またはリフレッシュが行われ
る（ステップ■〜０）。このバスサイクルがリフレッシ
ュ付きのリードまたはライト・サイクルであったときは
、サイクル終了後、リフレッシュアドレスカウント値４
９が１つカウントアツプされ（ステップ０〉、次にリフ
レッシュするロウアドレスが指定される。

次に、第４図と共に、データ読み出し時のリフレッシュ
動作を具体的に説明する。なお、ここではＲＡＳ信号２
７とＣＡＳ信号２８は負論理、その他は正論理の信号と
する。

ＡＬＥ信号１８がアクティブＨ”となったのち、所定の
タイミングｔ１　でサンプリングが行われる。この場合
、リード信号１Ｇがアクティブ“Ｈ”であるので、この
時点でとりあえずリード・サイクルが開始される。すな
わち、ＲＡＳ信号２７がアクティブＬ”になるタイミン
グでロウアドレス２５が取り込まれ、続いてＣＡＳ信号
２８がアクティブＬ′″になるタイミングでカラムアド
レス２６が取り込まれる。そして、これらのアドレス信
号で指定されたアドレスからデータ３１が読み出される
。このリード信号１６は、ヒドンリフレッシュを行うの
に十分なタイミングでＣＰＵ１２から出力される。

ＲＡＳ信号２７が一旦非アクチイブＨ”となると、この
時点でリフレッシュ要求信号２２がチエツクされ、この
値により引き続きリフレッシュを行うか否かが決定され
る。すなわち、アクティブＨ”であれば次のＲＡＳ信号
２７の立ち下がりのタイミングでリフレッシュ・サイク
ルに入り、その後リフレッシュ要求信号２２を取り下げ
る。

この間、ＣＡＳ信号２８は引き続きアクティブ“Ｌ”で
あるので、見掛は上リード・サイクル中にリフレッシュ
が行われることとなる。

一方、ＲＡＳ信号２７が一旦非アクチイブＨ″となった
とき、リフレッシュ要求信号２２が非アクティブＬ”で
あれば、ＣＡＳ信号２８を非アクティブＨ”にしてリー
ド・サイクルを終了する。こ−の場合には、通常のリー
ド・サイクルが行われたことになる。

次に、第５図と共に、データ書き込み時のリフレッシュ
動作を具体的に説明する。

ＡＬＥ信号１８がアクティブＨ”となったのち、所定の
タイミングｔ２　てサンプリングが行われるが、データ
書き込み時は読み出し時と異なり、この時点でリフレッ
シュ要求が受付られる。この図では、サンプリング時、
ライト信号１７とリフレッシュ要求信号２２が共にアク
ティブＨ”であるので、リフレッシュ付きのライト・サ
イクルを実行する旨の決定が行われる。そして、ＣＡＳ
信号２８がアクティブＬ”となるとリフレッシュが開始
され、その後−旦アクチイブＬ”となったＲＡＳ信号２
７が再び立ち上がるまでの間に終了する。こののち、Ｒ
ＡＳ信号２７は再び立ち下がるが、このタイミングでア
ーリライト・サイクルが実行される。リフレッシュ要求
信号２２は、リフレッシュ・サイクル中にＣＡＳ信号２
８とＲＡＳ信号２７が共にアクティブＬ”になった時点
で取り下げてよい。

このように、書き込み時においては、ライト・サイクル
の前半にＣＡＳビフォアＲＡＳリフレッシュを行い、そ
の後アーリライトによりライトを行うが、これはアクセ
スタイムの遅いＤＲＡＭを用いた場合などのようにデー
タの確定が遅れるときのことを考慮したためである。す
なわち、ライト動作の場合には、他からデータをもらう
場合があるので、遅いＩｌｏからはデータがかなり遅れ
て出てくる可能性がある。このため、書込データのラッ
チがサイクルの一番後ろで行われるようになっており、
前半は空いている。そこで、本実施例ではこのサイクル
の前半部分にリフレッシュ・サイクルを埋め込むことに
した。

なお、リード信号１６およびライト信号１７が共に非ア
クティブＬ″のときにリフレッシュ要求信号２２がアク
ティブＨ″となった場合には、ＣＡＳビフォアＲＡ　Ｓ
　ＩＪフレッシュなどの単なるリフレッシュだけが行わ
れることは言うまでもない。

「発明の効果」以上説明したように、請求項１記載の発明によれば、リ
ード・サイクルやライト・サイクル中にリフレッシュ・
サイクルを埋め込んでリフレッシュを行うこととしたの
で、リード・サイクルやライト・サイクルを連続して実
行することができる。

これにより、ＣＰＵのもつ最大速度で処理を行うことが
できるという効果がある。

また、請求項２記載の発明によれば、リード・サイクル
の場合はその後半にリフレッシュ・サイクルを埋め込み
、ライト・サイクルの場合はその前半にリフレッシュ・
サイクルを埋め込むこととしたので、アクセスタイムの
長いデバイスを使用した場合であっても、ＣＰＵはウェ
イトなしにデータの読み書きを行うことができるという
効果がある。

【図面の簡単な説明】

第１〜第５図は本発明の一実施例を説明するためのもの
で、このうち第１図はＤＲＡＭコントローラを用いたメ
モリシステムを示すブロック図、第２図はＤＲＡＭコン
トローラを示すブロック図、第３図はＤＲＡＭコントロ
ーラの動作を説明するタメの流れ図、第４図はＤＲＡＭ
コントローラのリード動作を説明するためのタイミング
図、第５図はＤＲＡＭコントローラのライト動作を説明
するためのタイミング図、第６図は従来のＤＲＡＭコン
トローラによるリード・ライト動作を示す説明図である
。１・・・・・・ＤＲＡＭコントローラ、２・・・・・・
ＣＰＵ、１３・・・・・・ＤＲＡＭ。２・・・・・・リフレッシュ要求信号発生部、１・・・
・・・リード・ライト認識部、２・・・・・・リフレッ
シュ要求認識部、３・・・・・・モード選択部、５・・・・・・タイミング生成部。

Claims

【特許請求の範囲】１）メモリからのデータの読み出しを要求するデータ読
出要求信号とメモリへのデータの書き込みを要求するデ
ータ書込要求信号とを受信するデータ読み書き要求信号
受信手段と、このデータ読み書き要求信号受信手段によりデータ読出
要求信号またはデータ書込要求信号が受信されたとき、
メモリのリフレッシュを要求するリフレッシュ要求信号
が入力されているか否かを検出するリフレッシュ要求信
号検出手段と、このリフレッシュ要求信号検出手段がリ
フレッシュ要求信号を検出したとき、データを読み出す
ためのリード・サイクルまたはデータを書き込むための
ライト・サイクルの中にリフレッシュを行うためのリフ
レッシュ・サイクルを埋め込んだバス・サイクルを生成
するバス・サイクル生成手段とを具備することを特徴と
するＤＲＡＭコントロ２）メモリからデータを読み出す
ためのリード・サイクルの後半に、前記メモリのリフレ
ッシュを行うリフレッシュ・サイクルを埋め込んだバス
・サイクルを生成する第１のバス・サイクル生成手段と
、前記メモリにデータを書き込むためのライト・サイクル
の前半に、前記メモリのリフレッシュを行うためのリフ
レッシュ・サイクルを埋め込んだバス・サイクルを生成
する第２のバス・サイクル生成手段とを具備することを特徴とするＤＲＡＭコントローラ。