JP3962850B2 - Ｓｄｒａｍの制御装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ＳＤＲＡＭの制御装置に関し、特にセルフリフレッシュモード中のＳＤＲＡＭの制御装置に関する。
【０００２】
【従来の技術】
今日各種電子機器において記憶装置が広く使用され、特にＤＲＡＭ（ダイナミック・ランダムアクセスメモリ）は、ＳＲＡＭ（スタテック・ランダムアクセスメモリ）に比べメモリ容量、及び価格において優れている。また、ＤＲＡＭの中でＳＤＲＡＭ（シンクロナスＤＲＡＭ）は、ＣＰＵのシステムクロックの周波数とメモリ（ＲＡＭ）のバスクロックの周波数が同期し、高速処理を行うことができるので、ＤＲＡＭの主流となっている。
【０００３】
図８はＳＤＲＡＭの制御を説明するタイムチャートである。尚、同図に示すタイムチャートにおいて、ＲＡＳ（ロウアドレスストローブ）、ＣＡＳ（カラムアドレスストローブ）、書き込み信号（Ｗ信号）、及びチップセレクト信号（Ｓ）は負論理で示している。
【０００４】
例えば、データの書き込み処理はＲＡＳ（ロウアドレスストローブ）を出力し、メモリ内のワード線を指定した後、ＣＡＳ（カラムアドレスストローブ）を出力し、対応するデータ線を指定し、書き込み信号（Ｗ信号）の出力によって指定された素子にデータの書き込み処理を行う（図８に示す▲１▼）。また、セルフリフレッシュの設定は、上述のＲＡＳ（ロウアドレスストローブ）、ＣＡＳ（カラムアドレスストローブ）、及びクロックイネーブル（ＣＫＥ）をローレベルに設定することによって行う。すなわち、セルフリフレッシュモードの設定は、Ｉ／Ｏ命令によって、上記ＲＡＳ（ロウアドレスストローブ）、ＣＡＳ（カラムアドレスストローブ）、クロックイネーブル（ＣＫＥ）を全て“Ｌ”レベルに設定し、セルフリフレッシュモードの設定を行う（図８に示す▲２▼）。このセルフリフレッシュの設定によって、メモリ内の各素子（コンデンサ）には、電荷の充電放電が繰り返され、セルフリフレッシュ処理が行われる。
【０００５】
その後、例えば保持するデータに代えて新たなデータをメモリに書き込む際、セルフリフレッシュ処理を終了する。例えば、図８において▲３▼に示すタイミングでセルフリフレッシュ処理を終了する。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来のＳＤＲＡＭの制御では以下の問題がある。すなわち、例えばパラレルインターフェイスに新たなデータが供給され、メモリ（ＳＤＲＡＭ）に対してＤＭＡ（ダイレクト・メモリ・アクセス）の要求が発生しても、直ちにパラレルインターフェイスからメモリ（ＳＤＲＡＭ）に対してデータ転送を行うことができない。その理由はＣＰＵからの指示によって上記セルフリフレッシュモードを解除した後、新たなデータ入力を行う必要があるからである。 図９はこのことを説明するタイムチャートである。尚、同図に示す▲１▼の処理は、前述の図８の▲１▼で示したセルフリフレッシュの開始処理と同じ処理である。先ず、新たなデータ受信があると、パラレルインターフェイスがデータを受信し、ＤＭＡ転送のためのインタラプトを発生させる（図９に示す▲２▼）。次に、ＣＰＵからＳＤＲＡＭのセルフリフレッシュ解除を指示するＩ／Ｏ命令を出力し、セルフリフレッシュ処理を終了させ（図９に示す▲３▼）、その後メモリへのデータ転送処理を行う。したがって、上記複雑なアクセス処理のため、データのＤＭＡ転送に時間を要する。
【０００７】
本発明の課題は、セルフリフレッシュモードにおいても、データのＤＭＡ転送を迅速に行うことが可能なＳＤＲＡＭの制御装置を提供することである。
【０００８】
【課題を解決するための手段】
上記課題は請求項１記載の発明によれば、セルフリフレッシュのステータスを設定するステータス設定手段と、該セルフリフレッシュのステータスを判断し、セルフリフレッシュモードに設定するモード設定手段と、該モード設定手段によってセルフリフレッシュモードに設定した後、該セルフリフレッシュモードを解除する解除手段と、前記ステータスを監視する監視手段とを有し、前記セルフリフレッシュモードの設定、及び該セルフリフレッシュモードの解除は、前記監視手段によって行うとともに、前記監視手段は、一定時間毎に前記ステータスの設定の有無を監視することを特徴とするＳＤＲＡＭの制御装置を提供することによって達成できる。
【０００９】
ここで、セルフリフレッシュモードは、ＲＡＳ（ロウアドレスストローブ）、ＣＡＳ（カラムアドレスストローブ）を供給することなく、ＳＤＲＡＭ内で行うリフレッシュ処理であり、書き込みデータの保持処理モードである。また、セルフリフレッシュのステータスは、ＳＤＲＡＭをセルフリフレッシュモードに設定する際のステータスコードであり、例えばコードデータとして設定される。
【００１０】
モード設定手段は、ＳＤＲＡＭをセルフリフレッシュモードに設定する際、上記ステータスコードを確認し、該ステータスコードが設定されている場合、ＳＤＲＡＭをセルフリフレッシュモードに設定する。ここで、ステータスコードの確認は、例えばリフレッシュ信号の入力時、又はタイマー出力時などのタイミングに従って実行する。
【００１１】
また、セルフリフレッシュモードの解除も上記ステータスコードを確認して行い、例えばステータスコードが設定されている場合、ステータスコードを消去することなく、セルフリフレッシュモードを終了し、例えば再度のリフレッシュ信号の入力によってセルフリフレッシュモードの自動設定を行う。
【００１２】
このように構成することにより、セルフリフレッシュモードの設定の際、及びセルフリフレッシュモードの解除の際、ＣＰＵを介する必要がなく、データのＤＭＡ転送を迅速に行うことができる。
【００１３】
また、前記セルフリフレッシュモードの設定、及び該セルフリフレッシュモードの解除は、前記ステータスを監視する監視手段によって行う構成である。
【００１４】
このように構成することにより、監視手段はステータスコードの有無を判断し、その結果によってＳＤＲＡＭのセルフリフレッシュの設定状態を確認でき、ＣＰＵを介することなくセルフリフレッシュモードの設定、又は解除を迅速に行うことができる。
【００１５】
さらに、前記監視手段は、例えば一定時間毎に前記ステータスの設定の有無を監視する構成である。ここで、セルフリフレッシュの設定の有無は、上記ステータスコードの有無を確認することによって実行され、ステータスコードの設定の有無を例えばタイマー出力に従って一定時間毎に行う。
【００１６】
このように構成することにより、ステータスコードが設定されている場合には、必ず一定時間内にセルフリフレッシュモードの再設定がＣＰＵを介することなく行われる。
【００１７】
請求項２の記載は、前記請求項１の記載において、前記一定時間は、例えばリフレッシュ周期である。このように構成することにより、上記一定時間を、リフレッシュ信号が出力されるリフレッシュ周期に合わせることができ、例えばタイマー等の計数回路や、計数処理を省略することができる。
【００１８】
請求項３の記載は、前記請求項１記載の発明において、前記セルフリフレッシュモードの解除は、例えばデータの書き込み指示、又はデータの読み出し指示によって行われる構成である。
【００１９】
このセルフリフレッシュモードの解除も、上記監視手段がステータスコードを判断することによって実行され、ＣＰＵを介することなく、容易にセルフリフレッシュモードの解除処理を行うことができる。
【００２０】
このように構成することにより、セルフリフレッシュモードを解除し、メモリへのデータのＤＭＡ転送を迅速に行うことができる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明する。
図１は、本実施形態のＳＤＲＡＭ制御装置を示すシステムブロック図である。同図において、本システムはＳＤＲＡＭ１、及びＳＤＲＡＭ１のデータ書き込みやリフレッシュ制御等を行うコントローラ２、ＣＰＵ３、リフレッシュタイマ４、セルフリフレッシュステータス５、ＤＭＡ（ダイレクト・メモリ・アクセス）６で構成されている。
【００２２】
ＤＲＡＭ１は、例えば記憶セルが縦及び横方向に多数個配設され、横（ロー）方向ラインと縦（カラム）方向ラインの交点位置に記憶素子が設けられている。ここで、横（ロー）方向ラインはワード線であり、上記ＲＡＳ（ロウアドレスストローブ）によって選択される。また、縦（カラム）方向ラインはデータ線であり、ＣＡＳ（カラムアドレスストローブ）によって指定される。また、書き込み信号（Ｗ信号）は、コントローラ２から出力されるデータ（ＳＤＡＴＡ）をＤＲＡＭ１に書き込む際の指示信号であり、上記ＲＡＳ（ロウアドレスストローブ）とＣＡＳ（カラムアドレスストローブ）によって選択されたアドレスにデータが書き込まれる。尚、ＳＤＲＡＭ１は例えば複数枚のメモリで構成され、チップセレクト信号（Ｓ信号）によってメモリが選択される。
【００２３】
コントローラ２は、ＣＰＵ３又はＤＭＡ６から供給されるアドレス信号（Address ）に従って上記ＲＡＳ（ロウアドレスストローブ）及びＣＡＳ（カラムアドレスストローブ）を作成する。また、コントローラ２はＤＭＡ６から出力されるデータ（Data）を上記ＲＡＳ／ＣＡＳによって指定するアドレスに書き込む。
【００２４】
また、コントローラ２にはリフレッシュタイマ４からリフレッシュタイミングを示す一定周期のリフレッシュ信号が供給される。このリフレッシュタイマ４はＣＰＵ３から出力される制御信号に従って制御される。また、コントローラ２にはセルフリフレッシュステータス５からセルフリフレッシュモードの設定を行うためのステータスコードが供給される。また、このステータスコードの出力は、ＣＰＵ３から出力される制御信号に従って実行される。コントローラ２は供給されるステータスコードに基づいて後述する各種制御を行う。
【００２５】
ＤＭＡ（ダイレクト・メモリ・アクセス）６は、上記のようにアドレス信号（Address ）、及びデータ（Data）をコントローラ２に供給する。ここで、アドレス信号（Address ）はＣＰＵ３から供給され、ＣＰＵ３から供給されるアドレス信号（Address ）は、例えば一連のデータの初期アドレスであり、当該初期アドレスから順次所定ビット毎に更新するアドレスデータを出力する。例えば、一連のデータがフレームメモリに記憶された画像データであれば、当該フレームメモリの初期アドレスデータ（アドレス信号）がＤＭＡ（ダイレクト・メモリ・アクセス）６に供給される。また、この場合ＤＭＡ（ダイレクト・メモリ・アクセス）６に供給されるデータは、不図示のフレームメモリから供給され、上記アドレスデータに対応するデータである。
【００２６】
以上の構成において、以下に本例のＤＲＡＭ制御装置の処理動作について説明する。図２は本例のＳＤＲＡＭの制御装置が行う処理動作を説明するフローチャートである。
【００２７】
先ず、図１に示す本システムの初期設定処理を行い、例えばＳＤＲＡＭ１のメモリ内のデータクリア処理、リフレッシュタイマ４のイニシャライズ処理、セルフリフレッシュステータス５のイニシャライズ処理等を行い、アイドル状態とする（ステップ（以下Ｓで示す）１）。
【００２８】
次に、この状態においてＣＰＵ３からの直接制御によってプリチャージ処理、及びリフレッシュ処理を開始する。図３はこの処理を説明するタイムチャートであり、先ずＣＰＵ３からプリチャージ命令が供給される。コントローラ２はこのプリチャージ命令に従ってコマンド準備（Command 準備）を行う（Ｓ２）。すなわち、ＲＡＳ（ロウアドレスストローブ）、及び書き込み信号（Ｗ信号）の準備を行い、コントローラ２からＲＡＳ（ロウアドレスストローブ）、及び書き込み信号（Ｗ信号）を出力する（Ｓ３）。また、チップセレクト信号（Ｓ信号）を出力する。尚、図３において、上記各信号は負論理で示している。
【００２９】
上記信号の供給により、ＳＤＲＡＭ１内のワード線がアクティブとなり、書き込み信号（Ｗ信号）の供給により、例えばワード線に電荷を蓄積する（ワード線の浮遊容量に電荷を蓄積する）。
【００３０】
次に、ＣＰＵ３からリフレッシュ命令を送り、ＲＡＳ（ロウアドレスストローブ）、ＣＡＳ（カラムアドレスストローブ）、書き込み信号（Ｗ信号）をコントローラ２から出力する。このリフレッシュ処理によってプリチャージされた電荷が保持される。
【００３１】
一方、前述のリフレッシュタイマ４を使用してＳＤＲＡＭ１のリフレッシュ処理を行う場合には、ＣＰＵ３はリフレッシュタイマ４に制御信号を送り、タイマの起動を行う。この制御により、リフレッシュタイマ４は一定時間を計数し、一定周期のリフレッシュ信号をコントローラ２に供給する。リフレッシュ信号が供給されたコントローラ２ではリフレッシュ処理の準備を行い（Ｓ４）、ＲＡＳ（ロウアドレスストローブ）、ＣＡＳ（カラムアドレスストローブ）をチップセレクト信号（Ｓ信号）に同期して出力する。
【００３２】
尚、図４は上記リフレッシュ処理を示すタイムチャートである。また、このリフレッシュ処理は、以後リフレッシュタイマ４がタイマ処理を継続する間同様に行われる。
【００３３】
また、ＣＰＵ３又はＤＭＡ６からデータをデータの書き込み、読み出し要求（リード／ライト要求）が出力されると、コントローラ２は以下の処理を行う。図５はこの処理を説明するタイムチャートである。
【００３４】
先ず、同図に示すタイミングでＣＰＵ３からリードアクセス要求が出力され、コントローラ２はデータ読み出し処理（リード処理）の準備を行う（Ｓ６、図５に示す▲１▼））。そして、先ずコントローラ２からチップセレクト信号（Ｓ信号）に同期してＲＡＳ（ロウアドレスストローブ）を出力し（ＲＡＳ（カラムアドレスストローブ）をアクティブとし）（Ｓ７）、次にＣＡＳ（カラムアドレスストローブ）を出力し、ＳＤＲＡＭ１の対応するアドレスからデータを読み出す（Ｓ８）（図５に示す▲２▼）。その後、ＲＡＳ（ロウアドレスストローブ）、書き込み信号（Ｗ信号）を出力し、プリチャージ処理を行う（Ｓ８、図５に示す▲３▼）。
【００３５】
次に、図５に示すタイミングでＣＰＵ３からライトアクセス要求が出力されると、上記と同様コントローラ２はデータ書き込み処理（ライト処理）の準備を行い、チップセレクト信号（Ｓ信号）に同期してＲＡＳ（ロウアドレスストローブ）を出力し（ＣＡＳ（カラムアドレスストローブ）をアクティブとし）（Ｓ７、図５に示す▲４▼）、次にＲＡＳ（カラムアドレスストローブ）、及び書き込み信号（Ｗ信号）を出力し、ＳＤＲＡＭ１の対応するアドレスからデータを読み出す（Ｓ８）（図５に示す▲５▼）。その後、前述と同様ＲＡＳ（ロウアドレスストローブ）、書き込み信号（Ｗ信号）を出力し、プリチャージ処理を行う（Ｓ９、図５に示す▲６▼）。
【００３６】
次に、セルフリフレッシュモードについて説明する。図６及び図７はセルフリフレッシュモード処理について説明するタイムチャートである。先ず、セルフリフレッシュの設定を行う。この場合、ＣＰＵ３はセルフリフレッシュステータス５に対し制御信号を送り、セルフリフレッシュステータス５からコントローラ２に対し、ステータコードの出力を行わせる。コントローラ２では供給されるステータスコードを保持し、以下の制御に際しステータスコードを参照する（監視する）。
【００３７】
上記のようにステータスコードを設定した後、リフレッシュ処理の要求があると、コントローラ２は上記ステータコードを確認し、セルフリフレッシュモードの設定を行う。図６に示す▲１▼はリフレッシュ要求に基づいてセルフリフレッシュモードの設定処理を示すものである。具体的な処理は、図２に示すフローチャートに記載するように、先ずセルフリフレッシュモードへの移行のための準備を行い、ＲＡＳ（ロウアドレスストローブ）、ＣＡＳ（カラムアドレスストローブ）をＳＤＲＡＭ１の設定を行う（Ｓ１０）。次に、この状態において、チップセレクト信号（Ｓ信号）に同期して、ＲＡＳ（ロウアドレスストローブ）、ＣＡＳ（カラムアドレスストローブ）、及びクロックイネーブル信号（ＣＫＥ）をＳＤＲＡＭ１に出力し、セルフリフレッシュモードの設定を行う（Ｓ１１）。
【００３８】
その後、ＳＤＲＡＭ１はセルフリフレッシュ処理を開始する。そして、ＣＰＵ３からの直接の制御要求、又はＣＰＵ３、ＤＭＡ６からのリード要求又はライト要求、又はセルフリフレッシュの解除要求があるとリカバリ処理を行い、セルフリフレッシュモードを解除する。例えば、図６の▲２▼に示す処理はセルフリフレッシュの解除要求がある場合の処理を説明する部分である。セルフリフレッシュの解除要求があると、クロックイネーブル信号（ＣＫＥ）をハイレベルとし、リカバリ処理を行う（Ｓ１２）。
【００３９】
一方、図７はセルフリフレッシュの設定後、ＤＭＡ６からライトアクセス要求がある場合の処理を示す。ここで、図７に示す▲１▼はセルフリフレッシュモードへの移行処理であり、上述の図６に示す▲１▼と同じ処理である。したがって、上記処理と同様にして、セルフリフレッシュモードに移行した後、ＤＭＡ６からライトアクセス要求があると、コントローラ２ではステータスコードの設定の有無を判断する。そして、ステータスコードの設定がある場合、データをＤＭＡ転送するため上記と同じリカバリ処理を行い（Ｓ１２）、セルフリフレッシュモードを解除する（図７に示す▲２▼）。その後、ライトアクセス要求に従ってＲＡＳ（ロウアドレスストローブ）、ＣＡＳ（カラムアドレスストローブ）、及び書き込み信号（Ｗ信号）を出力し、データの書き込み処理を行う（図７に示す▲３▼）。
【００４０】
その後、新たなリフレッシュ信号が供給されると、前述の図６及び図７に示すようにセルフリフレッシュモードに再設定される。その際、コントローラ２はステータスコードの有無を確認し、セルフリフレッシュモードへの移行を判断する。したがって、ＣＰＵ３はセルフリフレッシュモードの設定の際関与することがなく、ステータスコードの設定のみを行うことでセルフリフレッシュモードへの移行を行うことができる。
【００４１】
尚、本例においてはステータスコードを設定した後、セルフリフレッシュモードへの移行をリフレッシュ信号の出力に対応させたが、リフレッシュ信号に限らず、例えばリフレッシュタイマ４からの出力に従ってセルフリフレッシュモードへの移行処理を行ってもよい。
【００４２】
【発明の効果】
以上詳細に説明したように、本発明によればセルフリフレッシュモードの設定をＣＰＵを介することなく、ステータスコードの有無によって判断でき、ＣＰＵに負担を課すことなく、データ転送を行うことができる。
【図面の簡単な説明】
【図１】本実施形態のＳＤＲＡＭ制御装置を示すシステムブロック図である。
【図２】ＳＤＲＡＭの制御装置が行う処理動作を説明するフローチャートである。
【図３】ＣＰＵからの直接制御によってプリチャージ処理、及びリフレッシュ処理を説明する図である。
【図４】リフレッシュ処理を示すタイムチャートである。
【図５】ＣＰＵ又はＤＭＡからデータをデータの書き込み、読み出し要求（リード／ライト要求）が出力された際のコントローラの処理を示すタイムチャートである。
【図６】セルフリフレッシュ処理を説明するタイムチャートである。
【図７】セルフリフレッシュのステータスコードの設定、及びその後のライトアクセス要求を説明するタイムチャートである。
【図８】従来のＳＤＲＡＭの制御を説明するタイムチャートである。
【図９】従来のＳＤＲＡＭの制御を説明するタイムチャートである。
【符号の説明】
１ ＳＤＲＡＭ
２ コントローラ
３ ＣＰＵ
４ リフレッシュタイマ
５ セルフリフレッシュステータス
６ ＤＭＡ（ダイレクト・メモリ・アクセス）

Claims (3)

1. セルフリフレッシュのステータスを設定するステータス設定手段と、
   該セルフリフレッシュのステータスを判断し、セルフリフレッシュモードに設定するモード設定手段と、
   該モード設定手段によってセルフリフレッシュモードに設定した後、該セルフリフレッシュモードを解除する解除手段と、
   前記ステータスを監視する監視手段とを有し、前記セルフリフレッシュモードの設定、及び該セルフリフレッシュモードの解除は、前記監視手段によって行うとともに、前記監視手段は、一定時間毎に前記ステータスの設定の有無を監視すること
   を特徴とするＳＤＲＡＭの制御装置。
2. 前記一定時間は、リフレッシュ周期である請求項１記載のＳＤＲＡＭの制御装置。
3. 前記セルフリフレッシュモードの解除は、データの書き込み指示、又はデータの読み出し指示によって行われる請求項１記載のＳＤＲＡＭの制御装置。

Images