JPH0745066A - Ｄｒａｍのバックアップ装置 - Google Patents
Ｄｒａｍのバックアップ装置Info
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- JPH0745066A JPH0745066A JP5185997A JP18599793A JPH0745066A JP H0745066 A JPH0745066 A JP H0745066A JP 5185997 A JP5185997 A JP 5185997A JP 18599793 A JP18599793 A JP 18599793A JP H0745066 A JPH0745066 A JP H0745066A
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Abstract
(57)【要約】
【目的】 ＤＲＡＭのバックアップ装置に関し、メイン
電源オフ時に確実データバックアップができるようにし
たＤＲＡＭのバックアップ装置を提供することを目的と
する。 【構成】 メイン電源のオフ時に、セルフリフレッシュ
機能付きＤＲＡＭ２にＣＡＳビフォアＲＡＳリフレッシ
ュ制御を行わさせる信号を出力する信号発生回路５の動
作モードをセルフリフレッシュのモードに切換えるモー
ド切り換え手段が、メイン電源のオフ時の後に次回以後
のＣＡＳビフォアＲＡＳリフレッシュ制御が開始される
はずであったタイミングに同期して信号発生装置５の動
作モードをセルフリフレッシュのモードに移行させるよ
うに構成される。
電源オフ時に確実データバックアップができるようにし
たＤＲＡＭのバックアップ装置を提供することを目的と
する。 【構成】 メイン電源のオフ時に、セルフリフレッシュ
機能付きＤＲＡＭ２にＣＡＳビフォアＲＡＳリフレッシ
ュ制御を行わさせる信号を出力する信号発生回路５の動
作モードをセルフリフレッシュのモードに切換えるモー
ド切り換え手段が、メイン電源のオフ時の後に次回以後
のＣＡＳビフォアＲＡＳリフレッシュ制御が開始される
はずであったタイミングに同期して信号発生装置５の動
作モードをセルフリフレッシュのモードに移行させるよ
うに構成される。
Description
【０００１】
【産業上の利用分野】この発明は、装置電源の停電の際
に、セルフリフレッシュ機能付ダイナミックＲＡＭの記
憶データを確実に保持することが必要とされる各種装
置、例えば、ファクシミリにおける画像データを符号化
して格納するコードメモリに用いられるダイナミックＲ
ＡＭのバックアップ装置に関する。
に、セルフリフレッシュ機能付ダイナミックＲＡＭの記
憶データを確実に保持することが必要とされる各種装
置、例えば、ファクシミリにおける画像データを符号化
して格納するコードメモリに用いられるダイナミックＲ
ＡＭのバックアップ装置に関する。
【０００２】
【従来の技術】例えばファクシミリにおいて、原稿画像
を蓄積する場合には大容量のメモリが必要であり、この
ため、画像データをコード化して、メモリの容量に対し
て多量のデータを蓄積するコードメモリが設けられる。
又、このコードメモリに蓄積されたデータは電源が断た
れても蓄積されたデータを保持し続ける必要がある。
を蓄積する場合には大容量のメモリが必要であり、この
ため、画像データをコード化して、メモリの容量に対し
て多量のデータを蓄積するコードメモリが設けられる。
又、このコードメモリに蓄積されたデータは電源が断た
れても蓄積されたデータを保持し続ける必要がある。
【０００３】このようなコードメモリとしては、スタテ
ィックＲＡＭが用いられることもあるが、タイナミック
ＲＡＭ（以下、ＤＲＡＭという。）を用いることが多
い。このＤＲＡＭは記憶セルにチャージされた電荷が時
間経過とともに次第にディスチャージされ、そのままで
は記憶セルに蓄積されたデータが消滅するという問題が
あり、記憶を書き込んだ後に、ＤＲＡＭのデータをリフ
レッシュする機能を与える必要がある。
ィックＲＡＭが用いられることもあるが、タイナミック
ＲＡＭ（以下、ＤＲＡＭという。）を用いることが多
い。このＤＲＡＭは記憶セルにチャージされた電荷が時
間経過とともに次第にディスチャージされ、そのままで
は記憶セルに蓄積されたデータが消滅するという問題が
あり、記憶を書き込んだ後に、ＤＲＡＭのデータをリフ
レッシュする機能を与える必要がある。
【０００４】このため、ＤＲＡＭの動作を制御するＤＲ
ＡＭコントローラからＤＲＡＭにリフレッシュ動作を制
御する信号を与え、ＤＲＡＭが自動的にリフレッシュ動
作をするように構成されたセルフリフレッシュ機能を備
えるＤＲＡＭが多用されているが、電源をオン・オフし
た時の過渡時や電源停電時にＤＲＡＭのデータをそのま
ま保持させておくためには、そのＤＲＡＭ自体とＤＲＡ
Ｍのリフレッシュ制御を行なう回路、即ち、ＤＲＡＭコ
ントローラとに所定の電圧を印加し続ける必要がある。
ＡＭコントローラからＤＲＡＭにリフレッシュ動作を制
御する信号を与え、ＤＲＡＭが自動的にリフレッシュ動
作をするように構成されたセルフリフレッシュ機能を備
えるＤＲＡＭが多用されているが、電源をオン・オフし
た時の過渡時や電源停電時にＤＲＡＭのデータをそのま
ま保持させておくためには、そのＤＲＡＭ自体とＤＲＡ
Ｍのリフレッシュ制御を行なう回路、即ち、ＤＲＡＭコ
ントローラとに所定の電圧を印加し続ける必要がある。
【０００５】一般に、リフレッシュ制御を行なうＤＲＡ
Ｍコントローラは各種のＣＭＯＳロジック素子からなる
複雑なシーケンス回路を備えているので、オン・オフ動
作時に回路内に大きな電流が流れる。又、一定時間内に
おける各素子のオン・オフの回数は供給されるクロック
信号の周波数に比例して大きくなるので、数十ＭＨｚオ
ーダーの高速クロックが使用されるＤＲＡＭコントロー
ラは多量の電流を消費することになる。
Ｍコントローラは各種のＣＭＯＳロジック素子からなる
複雑なシーケンス回路を備えているので、オン・オフ動
作時に回路内に大きな電流が流れる。又、一定時間内に
おける各素子のオン・オフの回数は供給されるクロック
信号の周波数に比例して大きくなるので、数十ＭＨｚオ
ーダーの高速クロックが使用されるＤＲＡＭコントロー
ラは多量の電流を消費することになる。
【０００６】このような大電流を消費するＤＲＡＭコン
トローラをバックアップするためには、多量のバッテリ
を備えるか、さもなくば、バックアップ時間が非常に短
くなるという問題がある。
トローラをバックアップするためには、多量のバッテリ
を備えるか、さもなくば、バックアップ時間が非常に短
くなるという問題がある。
【０００７】そこで、このＤＲＡＭのリフレッシュ制御
を行う回路の消費電流を小さくするために、例えば図１
０に示すようなＤＲＡＭのバックアップ装置が提案され
ている（特開平３−１９４７９３号公報参照）。図１０
において１０１はＲＯＭ、１０２はＲＡＭ、１０３はＭ
ＰＵ、１０４はＤＲＡＭコントローラ、１０５は切換制
御回路、１０６はＤＲＡＭ、１０７は信号発生回路、１
０８は発振回路、１０９は遅延回路である。
を行う回路の消費電流を小さくするために、例えば図１
０に示すようなＤＲＡＭのバックアップ装置が提案され
ている（特開平３−１９４７９３号公報参照）。図１０
において１０１はＲＯＭ、１０２はＲＡＭ、１０３はＭ
ＰＵ、１０４はＤＲＡＭコントローラ、１０５は切換制
御回路、１０６はＤＲＡＭ、１０７は信号発生回路、１
０８は発振回路、１０９は遅延回路である。
【０００８】この従来のＤＲＡＭのバックアップ装置
は、ＤＲＡＭ１０６をリフレッシュさせるリフレッシュ
信号を発生させる信号発生回路１０７と、装置電源が正
常な場合にそのＤＲＡＭ１０６を専用のＤＲＡＭコント
ローラ１０４とにより制御する一方、装置電源が停電し
た場合には信号発生回路１０７によりリフレッシュ制御
する制御切換回路１０５とを備え、停電時にその制御切
換回路１０５とＤＲＡＭ１０６との電源をバッテリＢで
バックアップすることを特徴としている。
は、ＤＲＡＭ１０６をリフレッシュさせるリフレッシュ
信号を発生させる信号発生回路１０７と、装置電源が正
常な場合にそのＤＲＡＭ１０６を専用のＤＲＡＭコント
ローラ１０４とにより制御する一方、装置電源が停電し
た場合には信号発生回路１０７によりリフレッシュ制御
する制御切換回路１０５とを備え、停電時にその制御切
換回路１０５とＤＲＡＭ１０６との電源をバッテリＢで
バックアップすることを特徴としている。
【０００９】上記信号発生回路１０７は、図１０に示す
ように、発振回路１０８と、遅延回路１０９とを備え、
図１１に示すように、発振回路１０８の出力パルスを所
定時間遅らせる遅延回路１０９の出力の立ち上がりに同
期してオンされ、発振回路１０８の出力パルスの立ち下
がりに同期してオフされる信号ＣＡＳ１と、遅延回路１
０９の出力の立ち下がりに同期してオフされ、発振回路
１０８の出力の立ち上がりに同期してオンされる信号Ｒ
ＡＳ１とを制御切換回路１０５に出力するように構成さ
れている。
ように、発振回路１０８と、遅延回路１０９とを備え、
図１１に示すように、発振回路１０８の出力パルスを所
定時間遅らせる遅延回路１０９の出力の立ち上がりに同
期してオンされ、発振回路１０８の出力パルスの立ち下
がりに同期してオフされる信号ＣＡＳ１と、遅延回路１
０９の出力の立ち下がりに同期してオフされ、発振回路
１０８の出力の立ち上がりに同期してオンされる信号Ｒ
ＡＳ１とを制御切換回路１０５に出力するように構成さ
れている。
【００１０】このＤＲＡＭのバックアップ装置では、電
源オン時のＤＲＡＭ１０６のリフレッシュ動作はＤＲＡ
Ｍコントローラ１０４が出力するＲＡＳ０及びＣＡＳ０
に基づいて制御切換回路１０５が出力するＲＡＳ及びＣ
ＡＳに従ってＤＲＡＭ１０６のリフレッシュ動作が実行
される。
源オン時のＤＲＡＭ１０６のリフレッシュ動作はＤＲＡ
Ｍコントローラ１０４が出力するＲＡＳ０及びＣＡＳ０
に基づいて制御切換回路１０５が出力するＲＡＳ及びＣ
ＡＳに従ってＤＲＡＭ１０６のリフレッシュ動作が実行
される。
【００１１】又、電源オフ時には、ＤＲＡＭコントロー
ラに比べて遥かに素子数が少ない信号発生回路１０７が
出力するＲＡＳ１及びＣＡＳ１に基づいて制御切換回路
１０５がＲＡＳ及びＣＡＳを出力し、これらＲＡＳ及び
ＣＡＳに従ってＤＲＡＭ１０６のリフレッシュ動作が実
行されるので、停電時にＤＲＡＭコントローラ１０４を
休止させることにより消費電力が小さくなる。
ラに比べて遥かに素子数が少ない信号発生回路１０７が
出力するＲＡＳ１及びＣＡＳ１に基づいて制御切換回路
１０５がＲＡＳ及びＣＡＳを出力し、これらＲＡＳ及び
ＣＡＳに従ってＤＲＡＭ１０６のリフレッシュ動作が実
行されるので、停電時にＤＲＡＭコントローラ１０４を
休止させることにより消費電力が小さくなる。
【００１２】
【発明が解決しようとする課題】ところで、この従来例
においては、図１２に点線枠で囲んで示すように、まさ
にＣＡＳビフォアＲＡＳリフレッシュ中にＲＳＯＵＴ信
号が出力された場合、上記ＲＡＳ信号がＲＡＳ信号に要
求される最小パルス幅の規格を満足できない可能性や、
上記ＣＡＳ信号が“ＬＯＷ”のときにＲＡＳ信号“ＬＯ
Ｗ”状態が２度存在する可能性があり、ＲＡＳ及びＣＡ
Ｓに要求される規格が満たされず、アドレスのデータが
破壊される恐れがある。
においては、図１２に点線枠で囲んで示すように、まさ
にＣＡＳビフォアＲＡＳリフレッシュ中にＲＳＯＵＴ信
号が出力された場合、上記ＲＡＳ信号がＲＡＳ信号に要
求される最小パルス幅の規格を満足できない可能性や、
上記ＣＡＳ信号が“ＬＯＷ”のときにＲＡＳ信号“ＬＯ
Ｗ”状態が２度存在する可能性があり、ＲＡＳ及びＣＡ
Ｓに要求される規格が満たされず、アドレスのデータが
破壊される恐れがある。
【００１３】上記のリフレッシュ動作も通常のリード動
作もＤＲＡＭ１０６内では書き込み動作でなるので、通
常のリード／ライト動作の場合にも、例えば図１３に点
線枠で囲んで示すように、ＲＡＳ信号、ＣＡＳ信号がそ
れぞれの信号に要求される最小パルス幅の規格やタイミ
ング条件の規格を満足できない可能性があり、そのアド
レスのデータを破壊してしまう可能性がある。
作もＤＲＡＭ１０６内では書き込み動作でなるので、通
常のリード／ライト動作の場合にも、例えば図１３に点
線枠で囲んで示すように、ＲＡＳ信号、ＣＡＳ信号がそ
れぞれの信号に要求される最小パルス幅の規格やタイミ
ング条件の規格を満足できない可能性があり、そのアド
レスのデータを破壊してしまう可能性がある。
【００１４】なお、セルフリフレッシュ機能を有するＤ
ＲＡＭを用いてＤＲＡＭのデータをバックアップする技
術が特開平４−１１１２９５号公報に開示されている
が、この場合にも同様の問題が生じると考えられる。
ＲＡＭを用いてＤＲＡＭのデータをバックアップする技
術が特開平４−１１１２９５号公報に開示されている
が、この場合にも同様の問題が生じると考えられる。
【００１５】この発明は、上記の事情を鑑みてなされた
ものであり、電源バックアップ時の消費電力を低減で
き、しかも、ＤＲＡＭの記憶データを確実に保護できる
ようにしたＤＲＡＭのバックアップ装置を提供すること
を目的とするものである。
ものであり、電源バックアップ時の消費電力を低減で
き、しかも、ＤＲＡＭの記憶データを確実に保護できる
ようにしたＤＲＡＭのバックアップ装置を提供すること
を目的とするものである。
【００１６】
【課題を解決するための手段】この発明は、セルフリフ
レッシュ機能付きＤＲＡＭにＣＡＳビフォアＲＡＳリフ
レッシュ制御を行わさせる信号を出力する信号発生回路
と、メイン電源のオフを検出する電源電圧監視回路と、
メイン電源のオフ時に上記ＤＲＡＭ及び信号発生回路に
電流を供給するバックアップ電源と、メイン電源がオフ
した後に上記信号発生装置の動作モードをセルフリフレ
ッシュのモードに移行させるモード切換手段とを備える
ＤＲＡＭのバックアップ装置において、上記の目的を達
成するため、次のような手段を講じている。即ち、上記
モード切換手段が、メイン電源のオフ時の後に次回以後
のＣＡＳビフォアＲＡＳリフレッシュ制御が開始される
はずであったタイミングに同期して信号発生装置の動作
モードをセルフリフレッシュのモードに移行させるよう
に構成される。
レッシュ機能付きＤＲＡＭにＣＡＳビフォアＲＡＳリフ
レッシュ制御を行わさせる信号を出力する信号発生回路
と、メイン電源のオフを検出する電源電圧監視回路と、
メイン電源のオフ時に上記ＤＲＡＭ及び信号発生回路に
電流を供給するバックアップ電源と、メイン電源がオフ
した後に上記信号発生装置の動作モードをセルフリフレ
ッシュのモードに移行させるモード切換手段とを備える
ＤＲＡＭのバックアップ装置において、上記の目的を達
成するため、次のような手段を講じている。即ち、上記
モード切換手段が、メイン電源のオフ時の後に次回以後
のＣＡＳビフォアＲＡＳリフレッシュ制御が開始される
はずであったタイミングに同期して信号発生装置の動作
モードをセルフリフレッシュのモードに移行させるよう
に構成される。
【００１７】
【作用】この発明においては、メイン電源にオフ時に信
号発生装置のモードをセルフリフレッシュのモードに移
行させないので、既にＣＡＳビフォアＲＡＳリフレッシ
ュサイクルを開始している時にメイン電源がオフになっ
ても、そのＣＡＳビフォアＲＡＳリフレッシュサイクル
が終了し、次回のＣＡＳビフォアＲＡＳリフレッシュサ
イクルが開始されるまでセルフリフレッシュのモードに
ならない。したがって、平常時のＲＡＳ信号の出力がモ
ードの切換によって中断されてパルス幅が不足したり、
ＣＡＳ信号が“ＬＯＷ”になっている間に正常時のＲＡ
Ｓ信号とセルフリフレッシュモード用のＲＡＳ信号とが
重複することを防止できる。
号発生装置のモードをセルフリフレッシュのモードに移
行させないので、既にＣＡＳビフォアＲＡＳリフレッシ
ュサイクルを開始している時にメイン電源がオフになっ
ても、そのＣＡＳビフォアＲＡＳリフレッシュサイクル
が終了し、次回のＣＡＳビフォアＲＡＳリフレッシュサ
イクルが開始されるまでセルフリフレッシュのモードに
ならない。したがって、平常時のＲＡＳ信号の出力がモ
ードの切換によって中断されてパルス幅が不足したり、
ＣＡＳ信号が“ＬＯＷ”になっている間に正常時のＲＡ
Ｓ信号とセルフリフレッシュモード用のＲＡＳ信号とが
重複することを防止できる。
【００１８】
【実施例】この発明の一実施例に係るＤＲＡＭのバック
アップ装置を図面に基づいて具体的に説明すれば以下の
通りである。
アップ装置を図面に基づいて具体的に説明すれば以下の
通りである。
【００１９】図１はこの発明の一実施例に係るマイクロ
コンピューシステムのブロック構成図であり、１はＣＰ
Ｕ、２はリフレッシュ機能付きＤＲＡＭ、３はＤＲＡＭ
コントローラ、４は発振回路、５は信号発生回路、６は
ＲＯＭ、７はＲＡＭ、８はデータバス、９はアドレスバ
ス、１０は電源電圧監視回路、１１は電源切換回路であ
る。
コンピューシステムのブロック構成図であり、１はＣＰ
Ｕ、２はリフレッシュ機能付きＤＲＡＭ、３はＤＲＡＭ
コントローラ、４は発振回路、５は信号発生回路、６は
ＲＯＭ、７はＲＡＭ、８はデータバス、９はアドレスバ
ス、１０は電源電圧監視回路、１１は電源切換回路であ
る。
【００２０】このシステムの電源としては、メイン電源
Ｖccと、メイン電源Ｖccの電圧が所定値、例えば４．５
Ｖ以下に降下した時のバックアップ用の２次電池（３．
６Ｖ）とがあり、図２に示すように、電源切換回路１１
に設けたメインコンバータ１２から所定の電圧ＶBUをＤ
ＲＡＭ２及び信号発生回路５に出力する。
Ｖccと、メイン電源Ｖccの電圧が所定値、例えば４．５
Ｖ以下に降下した時のバックアップ用の２次電池（３．
６Ｖ）とがあり、図２に示すように、電源切換回路１１
に設けたメインコンバータ１２から所定の電圧ＶBUをＤ
ＲＡＭ２及び信号発生回路５に出力する。
【００２１】即ち、メイン電源がオンの時にはメイン電
源の電圧ＶccがＤＣ−ＤＣコンバータ１２によってほぼ
同じ電圧のＶBUとして、又、メイン電源がオフの時に２
次電池の出力がＤＣ−ＤＣコンバータ１２によって５Ｖ
に昇圧されてＶBUとして、ＤＲＡＭ２及び信号発生回路
５に供給される。なお、メイン電源がオンの時には２次
電池は充電される。
源の電圧ＶccがＤＣ−ＤＣコンバータ１２によってほぼ
同じ電圧のＶBUとして、又、メイン電源がオフの時に２
次電池の出力がＤＣ−ＤＣコンバータ１２によって５Ｖ
に昇圧されてＶBUとして、ＤＲＡＭ２及び信号発生回路
５に供給される。なお、メイン電源がオンの時には２次
電池は充電される。
【００２２】ＣＰＵ１は、ＲＯＭ６に格納された制御プ
ログラムや固定データに基づいてシステム全体を制御
し、ＲＡＭ７はＣＰＵ１が制御プログラムを実行する時
のワークメモリとして機能する。
ログラムや固定データに基づいてシステム全体を制御
し、ＲＡＭ７はＣＰＵ１が制御プログラムを実行する時
のワークメモリとして機能する。
【００２３】ＤＲＡＭ２は各種データを格納するための
ものであり、図１に示すように、２５６ｋ×１６ｂｉｔ
の４つのＤＲＡＭチップ２−ａ、２−ｂ、２−ｃ、２−
２ｄからなり、２Ｍバイト分のメモリ容量を有する。
ものであり、図１に示すように、２５６ｋ×１６ｂｉｔ
の４つのＤＲＡＭチップ２−ａ、２−ｂ、２−ｃ、２−
２ｄからなり、２Ｍバイト分のメモリ容量を有する。
【００２４】ＤＲＡＭチップ２−ａはＲＡＳ０とＣＡＳ
０とが図３に示すような所定のタイミングを満足する時
に選択され、ＤＲＡＭチップ２−ｂはＲＡＳ０とＣＡＳ
１とが図３に示すような所定のタイミングを満足する時
に選択され、ＤＲＡＭチップ２−ｃはＲＡＳ１とＣＡＳ
０とが図３に示すような所定のタイミングを満足する時
に選択され、ＤＲＡＭチップ２−ｄはＲＡＳ１とＣＡＳ
１とが図３に示すような所定のタイミングを満足する時
に選択される。
０とが図３に示すような所定のタイミングを満足する時
に選択され、ＤＲＡＭチップ２−ｂはＲＡＳ０とＣＡＳ
１とが図３に示すような所定のタイミングを満足する時
に選択され、ＤＲＡＭチップ２−ｃはＲＡＳ１とＣＡＳ
０とが図３に示すような所定のタイミングを満足する時
に選択され、ＤＲＡＭチップ２−ｄはＲＡＳ１とＣＡＳ
１とが図３に示すような所定のタイミングを満足する時
に選択される。
【００２５】ＤＲＡＭコントローラ３は、ＤＲＡＭ２に
対してデータの読み書き及びリフレ─ッシュ制御を行な
うものであり、各ＤＲＡＭチップ２−ａ、２−ｂ、２−
ｃ、２ｄのリフレッシシュ動作の制御に用いるＭＲＡＳ
０、ＭＲＡＳ１、ＭＣＡＳ０、ＭＣＡＳ１の各信号及び
メモリアドレス（ＭＡ０〜ＭＡ９）を発生し、信号発生
回路５に出力する。
対してデータの読み書き及びリフレ─ッシュ制御を行な
うものであり、各ＤＲＡＭチップ２−ａ、２−ｂ、２−
ｃ、２ｄのリフレッシシュ動作の制御に用いるＭＲＡＳ
０、ＭＲＡＳ１、ＭＣＡＳ０、ＭＣＡＳ１の各信号及び
メモリアドレス（ＭＡ０〜ＭＡ９）を発生し、信号発生
回路５に出力する。
【００２６】発振回路４はＤＲＡＭコントローラ３と信
号発生回路５にそれぞれの動作タイミングを制御するク
ロックとして３２ＭＨｚを供給し、ＣＰＵ１には１６Ｍ
Ｈｚを供給する。
号発生回路５にそれぞれの動作タイミングを制御するク
ロックとして３２ＭＨｚを供給し、ＣＰＵ１には１６Ｍ
Ｈｚを供給する。
【００２７】信号発生回路５は、図４に示すように、メ
イン電源がオンの時にＤＲＡＭコントローラ３から入力
されてくるＭＲＡＳ０、ＭＲＡＳ１、ＭＣＡＳ０、ＭＣ
ＡＳ１信号を入力し、ＤＲＡＭ２にＲＡＳ０、ＲＡＳ
１、ＣＡＳ０、ＣＡＳ１信号として出力するアンドゲー
トアレイ（負論理オアゲートアレイでもよい。）１３を
備える。又、電源電圧監視回路１０がメイン電源のオフ
を検出した時には、後述するように、電源オフ検出後の
２度目のＣＡＳビフォアＲＡＳリフレッシュのタイミン
グでセルフリフレッシュのタイミングに移行する。
イン電源がオンの時にＤＲＡＭコントローラ３から入力
されてくるＭＲＡＳ０、ＭＲＡＳ１、ＭＣＡＳ０、ＭＣ
ＡＳ１信号を入力し、ＤＲＡＭ２にＲＡＳ０、ＲＡＳ
１、ＣＡＳ０、ＣＡＳ１信号として出力するアンドゲー
トアレイ（負論理オアゲートアレイでもよい。）１３を
備える。又、電源電圧監視回路１０がメイン電源のオフ
を検出した時には、後述するように、電源オフ検出後の
２度目のＣＡＳビフォアＲＡＳリフレッシュのタイミン
グでセルフリフレッシュのタイミングに移行する。
【００２８】電源電圧監視装置１０は、メイン電源の電
圧Ｖccを監視する回路であり、例えば図５の回路図に示
すように、ＶccがオフになるとリセットＩＣ１７から＊
ＮＭＩ（マスク不可能な割り込み）信号を出力し、ＣＰ
Ｕ１と信号発生回路５とに出力し、ＣＰＵ１は、この＊
ＮＭＩを入力するとシャットダウン処理を行なう。＊Ｒ
ＥＳを入力すると初期化処理を実行する。
圧Ｖccを監視する回路であり、例えば図５の回路図に示
すように、ＶccがオフになるとリセットＩＣ１７から＊
ＮＭＩ（マスク不可能な割り込み）信号を出力し、ＣＰ
Ｕ１と信号発生回路５とに出力し、ＣＰＵ１は、この＊
ＮＭＩを入力するとシャットダウン処理を行なう。＊Ｒ
ＥＳを入力すると初期化処理を実行する。
【００２９】電源電圧監視装置１０には、更に例えば図
７に示すように、＊ＮＭＩを出力してからＣＰＵ１がシ
ヤットダウン処理を上手く終えるのに十分な遅延時間
Ｔ、例えば数十ｍｓが経過してから、リセットＩＣ１７
の出力、即ち、＊ＮＭＩを遅延させてリセット信号＊Ｒ
ＥＳとしてＣＰＵ１及び信号発生回路５に出力する遅延
回路１８が設けられ、ＣＰＵ１はこの＊ＲＥＳを入力す
ると、初期化処理を実行する。
７に示すように、＊ＮＭＩを出力してからＣＰＵ１がシ
ヤットダウン処理を上手く終えるのに十分な遅延時間
Ｔ、例えば数十ｍｓが経過してから、リセットＩＣ１７
の出力、即ち、＊ＮＭＩを遅延させてリセット信号＊Ｒ
ＥＳとしてＣＰＵ１及び信号発生回路５に出力する遅延
回路１８が設けられ、ＣＰＵ１はこの＊ＲＥＳを入力す
ると、初期化処理を実行する。
【００３０】今、図６に示すように、時刻ｔ1 の時点で
メイン電源Ｖccのオフが検出され、＊ＮＭＩが発生した
時に、既にＣＡＳビフォアＲＡＳリフレッシュサイクル
に入っていたとする。
メイン電源Ｖccのオフが検出され、＊ＮＭＩが発生した
時に、既にＣＡＳビフォアＲＡＳリフレッシュサイクル
に入っていたとする。
【００３１】この時、信号発生回路５内では、＊ＮＭＩ
発生後の最初のクロック（３２ＭＨｚ）の立ち上がりｔ
a でＭＣＡＳ０、ＭＣＡＳ１がサンプリングされ、図４
に示すＤフリップフロップ１４をセットして、＊ＮＭＩ
発生後の最初（１回目）のＣＡＳビフォアＲＡＳリフレ
ッシュがあったことが記憶される。
発生後の最初のクロック（３２ＭＨｚ）の立ち上がりｔ
a でＭＣＡＳ０、ＭＣＡＳ１がサンプリングされ、図４
に示すＤフリップフロップ１４をセットして、＊ＮＭＩ
発生後の最初（１回目）のＣＡＳビフォアＲＡＳリフレ
ッシュがあったことが記憶される。
【００３２】次に、図６に示すように、この時から例え
ば数十μｓ程度経過し、２度目のＣＡＳビフォアＲＡＳ
リフレッシュがあった時ｔb に図４に示す次段のＤフリ
ップフロップ１５を“ＬＯＷ”にセットし、セルフリフ
レッシュのタイミングに移行する。
ば数十μｓ程度経過し、２度目のＣＡＳビフォアＲＡＳ
リフレッシュがあった時ｔb に図４に示す次段のＤフリ
ップフロップ１５を“ＬＯＷ”にセットし、セルフリフ
レッシュのタイミングに移行する。
【００３３】このようにして２度目のＣＡＳビフォアＲ
ＡＳリフレッシュのタイミングに合わせて、セルフリフ
レッシュのタイミングに移行すれば、ＲＡＳ信号がＲＡ
Ｓ信号に要求される最小パルス幅の規格を満足できない
可能性や、上記ＣＡＳ信号が“ＬＯＷ”のときにＲＡＳ
信号“ＬＯＷ”状態が２度存在する可能性がなくなり、
確実にセルフリフレッシュモードに移行することができ
る。
ＡＳリフレッシュのタイミングに合わせて、セルフリフ
レッシュのタイミングに移行すれば、ＲＡＳ信号がＲＡ
Ｓ信号に要求される最小パルス幅の規格を満足できない
可能性や、上記ＣＡＳ信号が“ＬＯＷ”のときにＲＡＳ
信号“ＬＯＷ”状態が２度存在する可能性がなくなり、
確実にセルフリフレッシュモードに移行することができ
る。
【００３４】ここで、セルフリフレッシュモードとは、
ＲＡＳ信号及びＣＡＳ信号を図１０に示すような規定の
タイミングで“ＬＯＷ”状態に保持することにより、Ｄ
ＲＡＭ２内で自動的にリフレッシュを行なうモードのこ
とである。
ＲＡＳ信号及びＣＡＳ信号を図１０に示すような規定の
タイミングで“ＬＯＷ”状態に保持することにより、Ｄ
ＲＡＭ２内で自動的にリフレッシュを行なうモードのこ
とである。
【００３５】電源オフ検出と同時にセルフリフレッシュ
のタイミングに移行すると、既にＣＡＳビフォアＲＡＳ
リフレッシュに入っている可能性があり、ＲＡＳ及びＣ
ＡＳに要求される規格が満たされず、アドレスのデータ
が破壊される恐れがあるが、このように２度目のＣＡＳ
ビフォアＲＡＳリフレッシュのタイミングでセルフリフ
レッシュのタイミングに移行すれば、正しくセルフリフ
レッシュのタイミングに移行できる。
のタイミングに移行すると、既にＣＡＳビフォアＲＡＳ
リフレッシュに入っている可能性があり、ＲＡＳ及びＣ
ＡＳに要求される規格が満たされず、アドレスのデータ
が破壊される恐れがあるが、このように２度目のＣＡＳ
ビフォアＲＡＳリフレッシュのタイミングでセルフリフ
レッシュのタイミングに移行すれば、正しくセルフリフ
レッシュのタイミングに移行できる。
【００３６】もっとも、３度目以後のＣＡＳビフォアＲ
ＡＳリフレッシュのタイミングでセルフリフレッシュの
タイミングに移行することも可能であり、後述するよう
に、電源オフ後にＣＰＵ１がシヤットダウン処理する時
間に依存して何度目のＣＡＳビフォアＲＡＳリフレッシ
ュのタイミングでセルフリフレッシュのタイミングに移
行するかを決定すればよい。
ＡＳリフレッシュのタイミングでセルフリフレッシュの
タイミングに移行することも可能であり、後述するよう
に、電源オフ後にＣＰＵ１がシヤットダウン処理する時
間に依存して何度目のＣＡＳビフォアＲＡＳリフレッシ
ュのタイミングでセルフリフレッシュのタイミングに移
行するかを決定すればよい。
【００３７】このようにして、セルフリヤレッシュのモ
ードが確立された後は、信号処理回路５のＤフリップフ
ロップ１４、１５などのＣＭＯＳはスタティックな状態
になる。したがって、２次電池の電力消費が少なくな
り、バックアップ時間を延長することができる。
ードが確立された後は、信号処理回路５のＤフリップフ
ロップ１４、１５などのＣＭＯＳはスタティックな状態
になる。したがって、２次電池の電力消費が少なくな
り、バックアップ時間を延長することができる。
【００３８】なお、データバス８はＣＰＵ１、ＤＲＡＭ
２、ＲＯＭ６、ＲＡＭ７相互間でデータを転送し、アド
レスバス９はＣＰＵが出力するアドレスをＤＲＡＭコン
トローラ２、ＲＯＭ６、ＲＡＭ７に提供する。
２、ＲＯＭ６、ＲＡＭ７相互間でデータを転送し、アド
レスバス９はＣＰＵが出力するアドレスをＤＲＡＭコン
トローラ２、ＲＯＭ６、ＲＡＭ７に提供する。
【００３９】次に、メイン電源の電圧Ｖccが図８に示す
ように時刻ｔ2 で復活したとすると、電源電圧監視回路
１０では図５に示すリセットＩＣ１７によって、時刻ｔ
2 からＣＰＵ１の初期化処理に十分な時間、例えば数十
ｍｓが経過した後、＊ＮＨＩ及び＊ＲＥＳを“ＨＩＧ
Ｈ”に戻す。
ように時刻ｔ2 で復活したとすると、電源電圧監視回路
１０では図５に示すリセットＩＣ１７によって、時刻ｔ
2 からＣＰＵ１の初期化処理に十分な時間、例えば数十
ｍｓが経過した後、＊ＮＨＩ及び＊ＲＥＳを“ＨＩＧ
Ｈ”に戻す。
【００４０】なお、上記リセットＩＣ１７としては例え
ば三菱電気（株）製のＭＢ５１９５７Ｂなどを使用する
ことができる。
ば三菱電気（株）製のＭＢ５１９５７Ｂなどを使用する
ことができる。
【００４１】信号発生回路５では、図４に示す立ち上が
りエッジ検出回路１６で＊ＲＥＳの立ち上がりエッジが
検出され、先に“ＬＯＷ”にセットしたＤフリップフロ
ップ１５を“ＨＩＧＨ”に戻し、セルフリフレッシュの
モードを抜ける。
りエッジ検出回路１６で＊ＲＥＳの立ち上がりエッジが
検出され、先に“ＬＯＷ”にセットしたＤフリップフロ
ップ１５を“ＨＩＧＨ”に戻し、セルフリフレッシュの
モードを抜ける。
【００４２】ところで、上記のように、ＤＲＡＭコント
ローラ３にメイン電源Ｖccから電力供給され、信号発生
回路５にバックアップ電源ＶBUから電力供給する場合に
は、メイン電源Ｖccのオンオフといった過渡時において
ＤＲＡＭコントローラ３から信号発生回路５に入力され
る各信号もメイン電源の過渡変化に伴ってなだらかに変
化しながら信号発生回路５に入力され、このため、ＣＭ
ＯＳのスレッショルホルド電圧付近での時間が長くな
り、信号発生回路５の消費電力が増大すると言う問題を
招来する。しかも、メイン電源の過渡時においては、信
号発生回路５の電源は２次電池となるので、バックアッ
プ時間が短くなり、又、場合によってはＤＣ−ＤＣコン
パータ１２が過電流を取りすぎてしまい、ＶBUの電圧低
下をもたらすことがある。
ローラ３にメイン電源Ｖccから電力供給され、信号発生
回路５にバックアップ電源ＶBUから電力供給する場合に
は、メイン電源Ｖccのオンオフといった過渡時において
ＤＲＡＭコントローラ３から信号発生回路５に入力され
る各信号もメイン電源の過渡変化に伴ってなだらかに変
化しながら信号発生回路５に入力され、このため、ＣＭ
ＯＳのスレッショルホルド電圧付近での時間が長くな
り、信号発生回路５の消費電力が増大すると言う問題を
招来する。しかも、メイン電源の過渡時においては、信
号発生回路５の電源は２次電池となるので、バックアッ
プ時間が短くなり、又、場合によってはＤＣ−ＤＣコン
パータ１２が過電流を取りすぎてしまい、ＶBUの電圧低
下をもたらすことがある。
【００４３】そこで、この実施例では、図４に示すよう
に、信号発生回路５の入力インターフェース１９の各信
号入力線にそれぞれシュミトトリガバッファ１９−１〜
１９−１７を介在させ、一度バッファリングしてから上
記の信号処理を行なうようにしている。これにより、信
号発生回路５内のＣＭＯＳのスレッショルホルド電圧付
近での時間がきわめて短くなり、信号発生回路５の消費
電力を著しく削減することができ、バックアップ時間を
大幅に延長することができた。
に、信号発生回路５の入力インターフェース１９の各信
号入力線にそれぞれシュミトトリガバッファ１９−１〜
１９−１７を介在させ、一度バッファリングしてから上
記の信号処理を行なうようにしている。これにより、信
号発生回路５内のＣＭＯＳのスレッショルホルド電圧付
近での時間がきわめて短くなり、信号発生回路５の消費
電力を著しく削減することができ、バックアップ時間を
大幅に延長することができた。
【００４４】
【発明の効果】以上に説明したように、この発明におい
ては、メイン電源のオフの検出と同時にセルフリフレッ
シュのモードに移行させずに、その後に繰り返されるは
ずであったＣＡＳビフォアＲＡＳリフレッシュ制御に同
期してセルフリフレッシのモードに移行するので、セル
フリフレッシュに要求されるＲＡＳ信号及びＣＡＳ信号
のタイミング規格を確実に守ってセルフリフレッシュの
モードに移行することができ、確実なデータバックアッ
プができる。
ては、メイン電源のオフの検出と同時にセルフリフレッ
シュのモードに移行させずに、その後に繰り返されるは
ずであったＣＡＳビフォアＲＡＳリフレッシュ制御に同
期してセルフリフレッシのモードに移行するので、セル
フリフレッシュに要求されるＲＡＳ信号及びＣＡＳ信号
のタイミング規格を確実に守ってセルフリフレッシュの
モードに移行することができ、確実なデータバックアッ
プができる。
【００４５】また、メイン電源のオフ後、セルフリフレ
ッシュのモードに移行してからはモードをセルフリフレ
ッシュモードに変える回路がスタティックな状態になる
ので消費電力を低減することができ、バックアップ時間
の延長を図る上で有利になる。
ッシュのモードに移行してからはモードをセルフリフレ
ッシュモードに変える回路がスタティックな状態になる
ので消費電力を低減することができ、バックアップ時間
の延長を図る上で有利になる。
【図１】この発明のブロック構成図である。
【図２】この発明の電源切換回路の回路図である。
【図３】この発明のＤＲＡＭチップのリフレッシュ制御
用信号のタイミング図である。
用信号のタイミング図である。
【図４】この発明の信号発生回路の回路図である。
【図５】この発明の電源電圧監視回路の回路図である。
【図６】メイン電源オフ時のこの発明の信号発生回路の
各部のタイミング図である。
各部のタイミング図である。
【図７】この発明の電源電圧監視回路の出力信号のタイ
ミング図である。
ミング図である。
【図８】メイン電源回復時のこの発明の信号発生回路の
各部のタイミング図である。
各部のタイミング図である。
【図９】リフレッシュ制御用ＲＡＳ、ＣＡＳ両各信号の
タイミング図である。
タイミング図である。
【図１０】従来例のブロック構成図である。
【図１１】従来例の動作タイミング図である。
【図１２】従来例の問題点を示すタイミング図である。
【図１３】従来例の問題点を示すタイミング図である。
２ ＤＲＡＭ ５ 信号発生回路 １０ 電源電圧監視回路 １１ 電源切換回路 １４，１５ Ｄフリップフロップ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年９月２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】このため、ＤＲＡＭの動作を制御するＤＲ
ＡＭコントローラからＤＲＡＭにリフレッシュ動作を制
御する信号を与えると、ＤＲＡＭが自動的にリフレッシ
ュ動作をするように構成されたＤＲＡＭが多用されてい
るが、電源をオン・オフした時の過渡時や電源停電時に
ＤＲＡＭのデータをそのまま保持させておくためには、
そのＤＲＡＭ自体とＤＲＡＭのリフレッシュ制御を行な
う回路、即ち、ＤＲＡＭコントローラとに所定の電圧を
印加し続ける必要がある。
ＡＭコントローラからＤＲＡＭにリフレッシュ動作を制
御する信号を与えると、ＤＲＡＭが自動的にリフレッシ
ュ動作をするように構成されたＤＲＡＭが多用されてい
るが、電源をオン・オフした時の過渡時や電源停電時に
ＤＲＡＭのデータをそのまま保持させておくためには、
そのＤＲＡＭ自体とＤＲＡＭのリフレッシュ制御を行な
う回路、即ち、ＤＲＡＭコントローラとに所定の電圧を
印加し続ける必要がある。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】この従来のＤＲＡＭのバックアップ装置
は、装置電源が停電した場合には、ＤＲＡＭ１０６をリ
フレッシュさせるリフレッシュ信号を発生させる信号発
生回路１０７と、装置電源が正常な場合にそのＤＲＡＭ
１０６を専用のＤＲＡＭコントローラ１０４とにより制
御する一方、装置電源が停電した場合には信号発生回路
１０７によりリフレッシュ制御する制御切換回路１０５
とを備え、停電時にその制御切換回路１０５とＤＲＡＭ
１０６との電源をバッテリＢでバックアップすることを
特徴としている。
は、装置電源が停電した場合には、ＤＲＡＭ１０６をリ
フレッシュさせるリフレッシュ信号を発生させる信号発
生回路１０７と、装置電源が正常な場合にそのＤＲＡＭ
１０６を専用のＤＲＡＭコントローラ１０４とにより制
御する一方、装置電源が停電した場合には信号発生回路
１０７によりリフレッシュ制御する制御切換回路１０５
とを備え、停電時にその制御切換回路１０５とＤＲＡＭ
１０６との電源をバッテリＢでバックアップすることを
特徴としている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】
【発明が解決しようとする課題】ところで、この従来例
においては、図１２に点線枠で囲んで示すように、まさ
にＣＡＳビフォアＲＡＳリフレッシュ中にＲＳＯＵＴ信
号が出力された場合、上記ＲＡＳ信号がＲＡＳ信号に要
求される最小パルス幅の規格を満足できない可能性や、
上記ＣＡＳ信号が“ＬＯＷ”のときにＲＡＳ信号“ＬＯ
Ｗ”状態が２度存在する可能性があり、ＲＡＳ及びＣＡ
Ｓに要求される規格が満たされず、そのアドレスのデー
タが破壊される恐れがある。
においては、図１２に点線枠で囲んで示すように、まさ
にＣＡＳビフォアＲＡＳリフレッシュ中にＲＳＯＵＴ信
号が出力された場合、上記ＲＡＳ信号がＲＡＳ信号に要
求される最小パルス幅の規格を満足できない可能性や、
上記ＣＡＳ信号が“ＬＯＷ”のときにＲＡＳ信号“ＬＯ
Ｗ”状態が２度存在する可能性があり、ＲＡＳ及びＣＡ
Ｓに要求される規格が満たされず、そのアドレスのデー
タが破壊される恐れがある。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】
【作用】この発明においては、メイン電源のオフ時に直
ちに、信号発生装置のモードをセルフリフレッシュのモ
ードに移行させないので、既にＣＡＳビフォアＲＡＳリ
フレッシュサイクルを開始している時にメイン電源がオ
フになっても、そのＣＡＳビフォアＲＡＳリフレッシュ
サイクルが終了し、次回のＣＡＳビフォアＲＡＳリフレ
ッシュサイクルが開始されるまでセルフリフレッシュの
モードにならない。したがって、平常時のＲＡＳ信号の
出力がモードの切換によって中断されてパルス幅が不足
したり、ＣＡＳ信号が“ＬＯＷ”になっている間に正常
時のＲＡＳ信号とセルフリフレッシュモード用のＲＡＳ
信号とが重複することを防止できる。
ちに、信号発生装置のモードをセルフリフレッシュのモ
ードに移行させないので、既にＣＡＳビフォアＲＡＳリ
フレッシュサイクルを開始している時にメイン電源がオ
フになっても、そのＣＡＳビフォアＲＡＳリフレッシュ
サイクルが終了し、次回のＣＡＳビフォアＲＡＳリフレ
ッシュサイクルが開始されるまでセルフリフレッシュの
モードにならない。したがって、平常時のＲＡＳ信号の
出力がモードの切換によって中断されてパルス幅が不足
したり、ＣＡＳ信号が“ＬＯＷ”になっている間に正常
時のＲＡＳ信号とセルフリフレッシュモード用のＲＡＳ
信号とが重複することを防止できる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】電源電圧監視装置１０には、更に例えば図
７に示すように、＊ＮＭＩを出力してからＣＰＵ１がシ
ャットダウン処理を上手く終えるのに十分な遅延時間
Ｔ、例えば数百μｓが経過してから、リセットＩＣ１７
の出力、即ち、＊ＮＭＩを遅延させてリセット信号＊Ｒ
ＥＳとしてＣＰＵ１及び信号発生回路５に出力する遅延
回路１８が設けられ、ＣＰＵ１はこの＊ＲＥＳを入力す
ると、初期化処理を実行する。
７に示すように、＊ＮＭＩを出力してからＣＰＵ１がシ
ャットダウン処理を上手く終えるのに十分な遅延時間
Ｔ、例えば数百μｓが経過してから、リセットＩＣ１７
の出力、即ち、＊ＮＭＩを遅延させてリセット信号＊Ｒ
ＥＳとしてＣＰＵ１及び信号発生回路５に出力する遅延
回路１８が設けられ、ＣＰＵ１はこの＊ＲＥＳを入力す
ると、初期化処理を実行する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】次に、メイン電源の電圧Ｖccが図８に示す
ように時刻ｔ2 で復活したとすると、電源電圧監視回路
１０では図５に示すリセットＩＣ１７によって、時刻ｔ
2 からＣＰＵ１の初期化処理に十分な時間、例えば、数
十ｍｓが経過した後、＊ＮＭＩ及び＊ＲＥＳを“ＨＩＧ
Ｈ”に戻す。
ように時刻ｔ2 で復活したとすると、電源電圧監視回路
１０では図５に示すリセットＩＣ１７によって、時刻ｔ
2 からＣＰＵ１の初期化処理に十分な時間、例えば、数
十ｍｓが経過した後、＊ＮＭＩ及び＊ＲＥＳを“ＨＩＧ
Ｈ”に戻す。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正内容】
【００４０】なお、上記リセットＩＣ１７としては例え
ば三菱電機（株）製のＭＢ５１９５７Ｂなどを使用する
ことができる。
ば三菱電機（株）製のＭＢ５１９５７Ｂなどを使用する
ことができる。
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
Claims (1)
- 【請求項１】 セルフリフレッシュ機能付きＤＲＡＭに
ＣＡＳビフォアＲＡＳリフレッシュ制御を行わさせる信
号を出力するＤＲＡＭコントローラと、メイン電源のオ
フ時にＤＲＡＭコントローラに変わってＤＲＡＭにＣＡ
ＳビフォアＲＡＳリフレッシュ制御を行わさせる信号を
出力する信号発生回路と、メイン電源のオフを検出する
電源電圧監視回路と、メイン電源のオフ時に上記ＤＲＡ
Ｍ及び信号発生回路に電流を供給するバックアップ電源
と、メイン電源がオフした後に上記信号発生装置の動作
モードをセルフリフレッシュのモードに移行させるモー
ド切換手段とを備えるＤＲＡＭのバックアップ装置にお
いて、 上記モード切換手段が、メイン電源のオフ時の後に次回
以後のＣＡＳビフォアＲＡＳリフレッシュ制御が開始さ
れるはずであったタイミングに同期して信号発生装置の
動作モードをセルフリフレッシュのモードに移行させる
ように構成されることを特徴とするＤＲＡＭのバックア
ップ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5185997A JPH0745066A (ja) | 1993-07-28 | 1993-07-28 | Ｄｒａｍのバックアップ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5185997A JPH0745066A (ja) | 1993-07-28 | 1993-07-28 | Ｄｒａｍのバックアップ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745066A true JPH0745066A (ja) | 1995-02-14 |
Family
ID=16180569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5185997A Pending JPH0745066A (ja) | 1993-07-28 | 1993-07-28 | Ｄｒａｍのバックアップ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0745066A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0750312A1 (en) * | 1994-06-07 | 1996-12-27 | Hitachi, Ltd. | Memory circuit control |
| JP2001202777A (ja) * | 2000-01-20 | 2001-07-27 | Casio Electronics Co Ltd | Ｓｄｒａｍの制御装置 |
| JP2011180770A (ja) * | 2010-02-26 | 2011-09-15 | Brother Industries Ltd | メモリ制御装置 |
-
1993
- 1993-07-28 JP JP5185997A patent/JPH0745066A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0750312A1 (en) * | 1994-06-07 | 1996-12-27 | Hitachi, Ltd. | Memory circuit control |
| US5590082A (en) * | 1994-06-07 | 1996-12-31 | Hitachi, Ltd. | Circuit and method for retaining DRAM content |
| JP2001202777A (ja) * | 2000-01-20 | 2001-07-27 | Casio Electronics Co Ltd | Ｓｄｒａｍの制御装置 |
| JP2011180770A (ja) * | 2010-02-26 | 2011-09-15 | Brother Industries Ltd | メモリ制御装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040316 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040601 |
|
| A521 | Written amendment |
Effective date: 20040722 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050927 |