JP2000305610A - プログラマブル・コントローラの情報処理ユニット、および、そのデータ保持方法 - Google Patents
プログラマブル・コントローラの情報処理ユニット、および、そのデータ保持方法Info
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- JP2000305610A JP2000305610A JP11117788A JP11778899A JP2000305610A JP 2000305610 A JP2000305610 A JP 2000305610A JP 11117788 A JP11117788 A JP 11117788A JP 11778899 A JP11778899 A JP 11778899A JP 2000305610 A JP2000305610 A JP 2000305610A
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Abstract
(57)【要約】
【課題】 バッテリバックアップ回路が不要で小型化さ
れたプログラマブル・コントローラの情報処理ユニット
を提供する。 【解決手段】 情報処理ユニットの内部の動作を制御す
るＣＰＵ２２と、ＣＰＵがシーケンス制御をするために
必要なラダープログラムおよびレジスタデータ、並び
に、ＣＰＵが当該情報処理ユニットの内部の動作を制御
するために必要な可変のデータを格納するＳＲＡＭ２４
と、ＣＰＵの動作プログラムを格納するフラッシュメモ
リ２３とを有し、ＣＰＵは、情報処理ユニットに電力を
供給する電源電圧が切断されたときには、該電源電圧が
切断されたときから、当該情報処理ユニットを構成する
回路を動作させるための動作電源電圧ＶCCが情報処理ユ
ニットを正常に動作させ得る正常動作電圧領域を出るま
での時間内に、ＳＲＡＭに蓄積されている情報のうち、
所定の情報を、フラッシュメモリの空き領域に移動させ
る。
れたプログラマブル・コントローラの情報処理ユニット
を提供する。 【解決手段】 情報処理ユニットの内部の動作を制御す
るＣＰＵ２２と、ＣＰＵがシーケンス制御をするために
必要なラダープログラムおよびレジスタデータ、並び
に、ＣＰＵが当該情報処理ユニットの内部の動作を制御
するために必要な可変のデータを格納するＳＲＡＭ２４
と、ＣＰＵの動作プログラムを格納するフラッシュメモ
リ２３とを有し、ＣＰＵは、情報処理ユニットに電力を
供給する電源電圧が切断されたときには、該電源電圧が
切断されたときから、当該情報処理ユニットを構成する
回路を動作させるための動作電源電圧ＶCCが情報処理ユ
ニットを正常に動作させ得る正常動作電圧領域を出るま
での時間内に、ＳＲＡＭに蓄積されている情報のうち、
所定の情報を、フラッシュメモリの空き領域に移動させ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、プログラマブル・
コントローラの情報処理ユニットおよび該情報処理ユニ
ットにおけるデータ保存方法に関する。
コントローラの情報処理ユニットおよび該情報処理ユニ
ットにおけるデータ保存方法に関する。
【０００２】
【従来の技術】図５はプログラマブル・コントローラの
情報処理ユニットの従来例のブロック図である。情報処
理ユニットは、電源電圧検出回路５１、 ＣＰＵ（ＭＰ
Ｕ）５２、ＲＯＭ５３、ＳＲＡＭ５４、およびバッテリ
バックアップ回路５０を備えている。電源電圧検出回路
５１は、情報処理ユニットに電源を供給する電源ユニッ
トの電圧（以下、電源電圧と記す）を検出し、ＣＰＵ５
２に電源正常検出信号（ＰＯＫ信号）を出力する。ＲＯ
Ｍ５３はＣＰＵ（ＭＰＵ）５２の動作プログラムを格納
している。ＣＰＵ５２は、ＰＯＫ信号が電源電圧の正常
を示しているときには、動作プログラムの管理に従って
シーケンス制御を実行する。ＣＰＵ５２は、また、ＰＯ
Ｋ信号が電源電圧の正常を示す論理値から電源オフを示
す論理値に遷移したときには、制御動作を終了するため
の終了動作を行う。ＳＲＡＭ５４は、シーケンス制御を
するために必要なラダープログラムおよびレジスタデー
タ、並びに、ＣＰＵが当該情報処理ユニットの内部の動
作を制御するために必要な可変のデータ、例えば、チェ
ックサムを蓄積する。
情報処理ユニットの従来例のブロック図である。情報処
理ユニットは、電源電圧検出回路５１、 ＣＰＵ（ＭＰ
Ｕ）５２、ＲＯＭ５３、ＳＲＡＭ５４、およびバッテリ
バックアップ回路５０を備えている。電源電圧検出回路
５１は、情報処理ユニットに電源を供給する電源ユニッ
トの電圧（以下、電源電圧と記す）を検出し、ＣＰＵ５
２に電源正常検出信号（ＰＯＫ信号）を出力する。ＲＯ
Ｍ５３はＣＰＵ（ＭＰＵ）５２の動作プログラムを格納
している。ＣＰＵ５２は、ＰＯＫ信号が電源電圧の正常
を示しているときには、動作プログラムの管理に従って
シーケンス制御を実行する。ＣＰＵ５２は、また、ＰＯ
Ｋ信号が電源電圧の正常を示す論理値から電源オフを示
す論理値に遷移したときには、制御動作を終了するため
の終了動作を行う。ＳＲＡＭ５４は、シーケンス制御を
するために必要なラダープログラムおよびレジスタデー
タ、並びに、ＣＰＵが当該情報処理ユニットの内部の動
作を制御するために必要な可変のデータ、例えば、チェ
ックサムを蓄積する。
【０００３】バッテリバックアップ回路（以下、バック
アップ回路と記す）５０は電源オフ時にＳＲＡＭ５４へ
の電源の供給をバックアップする。バックアップ回路５
０は、バッテリ検出回路５５、バッテリ５６およびスー
パーキャパシタ５７を備えている。バッテリ５６は、電
源電圧オフのとき、ＳＲＡＭ５４の電源をバックアップ
する。バッテリ検出回路５５は、バッテリ５６の電圧を
監視し、バッテリ５６の電圧が所定値以下になったと
き、バッテリ電圧低下のアラームを出す。また、スーパ
ーキャパシタの電圧が低下したときに、ＳＲＡＭへの電
源の供給をスーパーキャパシタからバッテリに切り換え
る。
アップ回路と記す）５０は電源オフ時にＳＲＡＭ５４へ
の電源の供給をバックアップする。バックアップ回路５
０は、バッテリ検出回路５５、バッテリ５６およびスー
パーキャパシタ５７を備えている。バッテリ５６は、電
源電圧オフのとき、ＳＲＡＭ５４の電源をバックアップ
する。バッテリ検出回路５５は、バッテリ５６の電圧を
監視し、バッテリ５６の電圧が所定値以下になったと
き、バッテリ電圧低下のアラームを出す。また、スーパ
ーキャパシタの電圧が低下したときに、ＳＲＡＭへの電
源の供給をスーパーキャパシタからバッテリに切り換え
る。
【０００４】
【発明が解決しようとする課題】図５の情報処理ユニッ
トにおいては、ＳＲＡＭ５４にラダープログラム、レジ
スタデータが格納されている。そのため、バックアップ
回路５０を必要とし、その結果、バックアップ回路５０
を構成するバッテリ５６、スーパーキャパシタ５７、バ
ッテリ電圧検出回路５５を必要としている。
トにおいては、ＳＲＡＭ５４にラダープログラム、レジ
スタデータが格納されている。そのため、バックアップ
回路５０を必要とし、その結果、バックアップ回路５０
を構成するバッテリ５６、スーパーキャパシタ５７、バ
ッテリ電圧検出回路５５を必要としている。
【０００５】プログラマブル・コントローラの情報処理
ユニットにおいては、バッテリの使用は、大きな実装ス
ペースを必要とし、また定期的な交換作業も必要である
ので、プログラマブル・コントローラの小型化を考える
とき、バッテリの使用は最も大きな課題である。本発明
の目的は、バッテリの使用、交換等の作業が不要なプロ
グラマブル・コントローラを提供することにある。
ユニットにおいては、バッテリの使用は、大きな実装ス
ペースを必要とし、また定期的な交換作業も必要である
ので、プログラマブル・コントローラの小型化を考える
とき、バッテリの使用は最も大きな課題である。本発明
の目的は、バッテリの使用、交換等の作業が不要なプロ
グラマブル・コントローラを提供することにある。
【０００６】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明の情報処理ユニットは、当該情報処理ユニ
ットの内部の動作を制御するＣＰＵと、ＣＰＵがシーケ
ンス制御をするために必要なラダープログラムおよびレ
ジスタデータ、並びに、ＣＰＵが当該情報処理ユニット
の内部の動作を制御するために必要な可変のデータを格
納するＳＲＡＭと、ＣＰＵの動作プログラムを格納する
消去書き込み可能メモリとを有し、当該情報処理ユニッ
トに電力を供給する電源電圧が切断されるときには、Ｃ
ＰＵは、該電源電圧が切断されたときから、当該情報処
理ユニットを構成する回路を動作させるための動作電源
電圧ＶCCが当該情報処理ユニットを正常に動作させ得る
正常動作電圧領域を出るまでの時間内に、ＳＲＡＭに蓄
積されている情報のうち、所定の情報を、前記書き込み
可能メモリの空き領域に移動させる。
めに、本発明の情報処理ユニットは、当該情報処理ユニ
ットの内部の動作を制御するＣＰＵと、ＣＰＵがシーケ
ンス制御をするために必要なラダープログラムおよびレ
ジスタデータ、並びに、ＣＰＵが当該情報処理ユニット
の内部の動作を制御するために必要な可変のデータを格
納するＳＲＡＭと、ＣＰＵの動作プログラムを格納する
消去書き込み可能メモリとを有し、当該情報処理ユニッ
トに電力を供給する電源電圧が切断されるときには、Ｃ
ＰＵは、該電源電圧が切断されたときから、当該情報処
理ユニットを構成する回路を動作させるための動作電源
電圧ＶCCが当該情報処理ユニットを正常に動作させ得る
正常動作電圧領域を出るまでの時間内に、ＳＲＡＭに蓄
積されている情報のうち、所定の情報を、前記書き込み
可能メモリの空き領域に移動させる。
【０００７】ＣＰＵは、前記所定の情報を、消去書き込
み可能メモリの空き領域に移動させる処理を割り込み処
理によって実行する。また、情報処理ユニットは、電源
電圧の正常・異常を示す電源正常検出信号（ＰＯＫ信
号）を生成する電源電圧検出回路を有し、ＣＰＵは、電
源正常検出信号が異常を示したときには割り込み処理を
実行し、電源投入時には、初期化時に、消去書き込み可
能メモリの空き領域に移動した情報をＳＲＡＭにコピー
することが望ましい実施態様である。さらに、消去書き
込み可能メモリとしては、フラッシュメモリが望ましい
メモリである。
み可能メモリの空き領域に移動させる処理を割り込み処
理によって実行する。また、情報処理ユニットは、電源
電圧の正常・異常を示す電源正常検出信号（ＰＯＫ信
号）を生成する電源電圧検出回路を有し、ＣＰＵは、電
源正常検出信号が異常を示したときには割り込み処理を
実行し、電源投入時には、初期化時に、消去書き込み可
能メモリの空き領域に移動した情報をＳＲＡＭにコピー
することが望ましい実施態様である。さらに、消去書き
込み可能メモリとしては、フラッシュメモリが望ましい
メモリである。
【０００８】本発明のプログラマブル・コントローラの
データ保持方法は、情報処理ユニットに電力を供給する
電源電圧が切断されたとき、該電源電圧の切断を検出
し、該電源電圧の切断が検出されたときから、当該情報
処理ユニットを構成する回路を動作させるための動作電
源電圧が当該情報処理ユニットを正常に動作させ得る正
常動作電圧領域を出るまでの時間内に、ＳＲＡＭに蓄積
されている情報のうち、所定の情報を前記消去書き込み
可能メモリの空き領域に移動させる。
データ保持方法は、情報処理ユニットに電力を供給する
電源電圧が切断されたとき、該電源電圧の切断を検出
し、該電源電圧の切断が検出されたときから、当該情報
処理ユニットを構成する回路を動作させるための動作電
源電圧が当該情報処理ユニットを正常に動作させ得る正
常動作電圧領域を出るまでの時間内に、ＳＲＡＭに蓄積
されている情報のうち、所定の情報を前記消去書き込み
可能メモリの空き領域に移動させる。
【０００９】
【作用】電源オフ時に、情報処理ユニット内部のＳＲＡ
Ｍデータを消去書き込み可能メモリ（望ましいメモリと
してはフラッシュメモリ）に移動する。電源がオフする
とき、ＶCCがダウンする前に、電源ユニットからのＰＯ
Ｋ信号（電源正常検出信号）が先にＬＯＷになるので、
ＰＯＫ信号から生成されたＰＯＫ割り込み信号をＣＰＵ
に割込んで入力し、割込み処理で、ＶCCがダウンするま
での時間を利用して、上記の移動処理を行う。それによ
って、ＳＲＡＭデータをフラッシュメモリ上に待避さ
せ、その結果、電源オフに対してＳＲＡＭデータをバッ
クアップすることができる。電源投入時には、初期化時
に、フラッシュメモリのデータをＳＲＡＭにコピーす
る。
Ｍデータを消去書き込み可能メモリ（望ましいメモリと
してはフラッシュメモリ）に移動する。電源がオフする
とき、ＶCCがダウンする前に、電源ユニットからのＰＯ
Ｋ信号（電源正常検出信号）が先にＬＯＷになるので、
ＰＯＫ信号から生成されたＰＯＫ割り込み信号をＣＰＵ
に割込んで入力し、割込み処理で、ＶCCがダウンするま
での時間を利用して、上記の移動処理を行う。それによ
って、ＳＲＡＭデータをフラッシュメモリ上に待避さ
せ、その結果、電源オフに対してＳＲＡＭデータをバッ
クアップすることができる。電源投入時には、初期化時
に、フラッシュメモリのデータをＳＲＡＭにコピーす
る。
【００１０】
【発明の実施の形態】次に、本発明の実施の形態につい
て説明する。図１は本発明のプログラマブル・コントロ
ーラにおける情報処理システムの一実施形態の構成を示
す概念図である。本情報処理システムは、マウントベー
ス７上に電源ユニット１、情報処理ユニット２、通信ユ
ニット３、４、入力ユニット５、出力ユニット６、その
他、システムで使用するユニットを搭載して構成されて
いる。
て説明する。図１は本発明のプログラマブル・コントロ
ーラにおける情報処理システムの一実施形態の構成を示
す概念図である。本情報処理システムは、マウントベー
ス７上に電源ユニット１、情報処理ユニット２、通信ユ
ニット３、４、入力ユニット５、出力ユニット６、その
他、システムで使用するユニットを搭載して構成されて
いる。
【００１１】電源ユニット１は、情報処理システムに電
力を供給する。通信ユニット３および４は、情報処理シ
ステムとＮＣ機械との間、および情報処理システムと外
部回路との間の通信を行う。入力ユニット５、出力ユニ
ット６は、この情報処理システムへの、及びこの情報処
理システムからの信号の入出力を行う。
力を供給する。通信ユニット３および４は、情報処理シ
ステムとＮＣ機械との間、および情報処理システムと外
部回路との間の通信を行う。入力ユニット５、出力ユニ
ット６は、この情報処理システムへの、及びこの情報処
理システムからの信号の入出力を行う。
【００１２】図２は、本発明のプログラマブル・コント
ローラの情報処理ユニットの実施形態の構成を示すブロ
ック図である。情報処理ユニット２は、電源電圧検出回
路２１、ＣＰＵ２２、フラッシュメモリ２３、ＳＲＡＭ
２４を備えている。
ローラの情報処理ユニットの実施形態の構成を示すブロ
ック図である。情報処理ユニット２は、電源電圧検出回
路２１、ＣＰＵ２２、フラッシュメモリ２３、ＳＲＡＭ
２４を備えている。
【００１３】図２において、電源電圧検出回路２１は、
電源電圧の正常・異常を示すＰＯＫ信号（電源正常検出
信号）を生成する。インバータ２５は、ＰＯＫ信号を反
転してＰＯＫ割り込み信号ＰＯＫint２６を生成し、電
源オフ時、または電源電圧低下時の割り込み信号として
ＣＰＵ２２に送出する。ＣＰＵ２２は、動作プログラム
に従って情報処理ユニット２の内部の動作を管理する。
フラッシュメモリ２３は、ＣＰＵの動作プログラムを格
納する。ＳＲＡＭ２４は、動作プログラムが指示する管
理に従って、ＣＰＵがシーケンス制御をするために必要
なラダープログラムおよびレジスタデータ、並びに、Ｃ
ＰＵが当該情報処理ユニットの内部の動作を制御するた
めに必要な可変のデータ、例えば、チェックサムを格納
する。以下、ＣＰＵがシーケンス制御をするために必要
なラダープログラムおよびレジスタデータ、並びに、Ｃ
ＰＵが当該情報処理ユニットの内部の動作を制御するた
めに必要な可変のデータをＳＲＡＭデータと記す。
電源電圧の正常・異常を示すＰＯＫ信号（電源正常検出
信号）を生成する。インバータ２５は、ＰＯＫ信号を反
転してＰＯＫ割り込み信号ＰＯＫint２６を生成し、電
源オフ時、または電源電圧低下時の割り込み信号として
ＣＰＵ２２に送出する。ＣＰＵ２２は、動作プログラム
に従って情報処理ユニット２の内部の動作を管理する。
フラッシュメモリ２３は、ＣＰＵの動作プログラムを格
納する。ＳＲＡＭ２４は、動作プログラムが指示する管
理に従って、ＣＰＵがシーケンス制御をするために必要
なラダープログラムおよびレジスタデータ、並びに、Ｃ
ＰＵが当該情報処理ユニットの内部の動作を制御するた
めに必要な可変のデータ、例えば、チェックサムを格納
する。以下、ＣＰＵがシーケンス制御をするために必要
なラダープログラムおよびレジスタデータ、並びに、Ｃ
ＰＵが当該情報処理ユニットの内部の動作を制御するた
めに必要な可変のデータをＳＲＡＭデータと記す。
【００１４】ＣＰＵ２２は、当該情報処理ユニットに電
力を供給する電源電圧が切断されたときには、該電源電
圧が切断されたときから、当該情報処理ユニットを構成
する回路を動作させるための動作電源電圧ＶCCが当該情
報処理ユニットを正常に動作させ得る正常動作電圧領域
を出るまでの時間内に、ＳＲＡＭ２４に蓄積されている
情報のうち、所定の情報を、割り込みによってフラッシ
ュメモリ２３の空き領域に移動させる。この割り込みは
次のようにして行われる。すなわち、ＣＰＵ２２は、Ｐ
ＯＫ割り込み信号２６を監視しており、ＰＯＫ信号が電
源電圧の異常を示したときには前記割り込み処理を実行
する。ＣＰＵ２２は、また、電源投入時には、初期化動
作として、フラッシュメモリ２３の空き領域に移動して
いた情報をＳＲＡＭにコピーする。
力を供給する電源電圧が切断されたときには、該電源電
圧が切断されたときから、当該情報処理ユニットを構成
する回路を動作させるための動作電源電圧ＶCCが当該情
報処理ユニットを正常に動作させ得る正常動作電圧領域
を出るまでの時間内に、ＳＲＡＭ２４に蓄積されている
情報のうち、所定の情報を、割り込みによってフラッシ
ュメモリ２３の空き領域に移動させる。この割り込みは
次のようにして行われる。すなわち、ＣＰＵ２２は、Ｐ
ＯＫ割り込み信号２６を監視しており、ＰＯＫ信号が電
源電圧の異常を示したときには前記割り込み処理を実行
する。ＣＰＵ２２は、また、電源投入時には、初期化動
作として、フラッシュメモリ２３の空き領域に移動して
いた情報をＳＲＡＭにコピーする。
【００１５】次に図３および図４を参照して本実施形態
の動作を説明する。図３および図４は、それぞれ本実施
形態の動作を表すタイミング図およびフロー図である。
先ず、時刻ｔ0においてＡＣ電源が投入され、動作電源
電圧ＶCCが動作電圧５Ｖに達すると（時刻ｔ1）、ＣＰ
Ｕ２２は初期化動作を実行する。このとき、フラッシュ
メモリ（ＦＬＭ）２３に保存されていたＳＲＡＭデータ
はＳＲＡＭ２４にコピーされる（ステップＳ１）。動作
電源電圧ＶCCが立ち上がると、電源電圧検出回路２１も
動作可能になり（時刻ｔ2）、ＡＣ電源の電圧が正常で
ある間には、電源電圧が正常であることを示す論理１の
ＰＯＫ信号を出力する。ＣＰＵ２２は初期化動作を終了
すると、フラッシュメモリ２３に蓄積されている動作プ
ログラムの管理に従ってラダープログラムを実行すると
共に、ＰＯＫ割り込み信号ＰＯＫint２６を監視する
（ステップＳ２）。そうして、ＰＯＫint信号が不活性
である間には（ステップＳ３）、ＣＰＵ２２はステップ
Ｓ２の動作を実行し続ける。
の動作を説明する。図３および図４は、それぞれ本実施
形態の動作を表すタイミング図およびフロー図である。
先ず、時刻ｔ0においてＡＣ電源が投入され、動作電源
電圧ＶCCが動作電圧５Ｖに達すると（時刻ｔ1）、ＣＰ
Ｕ２２は初期化動作を実行する。このとき、フラッシュ
メモリ（ＦＬＭ）２３に保存されていたＳＲＡＭデータ
はＳＲＡＭ２４にコピーされる（ステップＳ１）。動作
電源電圧ＶCCが立ち上がると、電源電圧検出回路２１も
動作可能になり（時刻ｔ2）、ＡＣ電源の電圧が正常で
ある間には、電源電圧が正常であることを示す論理１の
ＰＯＫ信号を出力する。ＣＰＵ２２は初期化動作を終了
すると、フラッシュメモリ２３に蓄積されている動作プ
ログラムの管理に従ってラダープログラムを実行すると
共に、ＰＯＫ割り込み信号ＰＯＫint２６を監視する
（ステップＳ２）。そうして、ＰＯＫint信号が不活性
である間には（ステップＳ３）、ＣＰＵ２２はステップ
Ｓ２の動作を実行し続ける。
【００１６】時刻ｔ3にＡＣ電源がオフになると、ＰＯ
Ｋ信号は立ち下がり、ＰＯＫint信号がアクティブにな
る（時刻ｔ4）。通常、情報処理ユニット２を構成して
いる抵抗と容量による時定数Ｔ0のために、動作電源電
圧ＶCCは、ＡＣ電源のオフ後、ほぼ、時間Ｔ0を経過し
て立ち下がる。一方、ＰＯＫ信号は動作電源電圧ＶCCよ
りも早く立ち下がる。この立ち下がり時刻の関係を、図
３においては、ＰＯＫin t信号がアクティブになった
（時刻ｔ4）後、時間Ｔ1が経過した時（時刻ｔ5）に動
作電源電圧ＶCCが立ち下がるように描かれている。
Ｋ信号は立ち下がり、ＰＯＫint信号がアクティブにな
る（時刻ｔ4）。通常、情報処理ユニット２を構成して
いる抵抗と容量による時定数Ｔ0のために、動作電源電
圧ＶCCは、ＡＣ電源のオフ後、ほぼ、時間Ｔ0を経過し
て立ち下がる。一方、ＰＯＫ信号は動作電源電圧ＶCCよ
りも早く立ち下がる。この立ち下がり時刻の関係を、図
３においては、ＰＯＫin t信号がアクティブになった
（時刻ｔ4）後、時間Ｔ1が経過した時（時刻ｔ5）に動
作電源電圧ＶCCが立ち下がるように描かれている。
【００１７】ＣＰＵ２２は、時刻ｔ4にＰＯＫint信号が
アクティブになったことを検出すると（ステップＳ
３）、割り込み処理によってＳＲＡＭデータをＳＲＡＭ
２４からフラッシュメモリ（ＦＬＭ）２３に移動する
（ステップＳ４）。ＣＰＵ２２は、ステップＳ４を終了
した後、動作プログラムに従ってプログラマブル・コン
トローラの終了動作を行い（ステップＳ５）、動作を終
了する。このようにして、ＳＲＡＭ４の電源のバックア
ップがなくてもＳＲＡＭデータを安全に保存することが
できる。
アクティブになったことを検出すると（ステップＳ
３）、割り込み処理によってＳＲＡＭデータをＳＲＡＭ
２４からフラッシュメモリ（ＦＬＭ）２３に移動する
（ステップＳ４）。ＣＰＵ２２は、ステップＳ４を終了
した後、動作プログラムに従ってプログラマブル・コン
トローラの終了動作を行い（ステップＳ５）、動作を終
了する。このようにして、ＳＲＡＭ４の電源のバックア
ップがなくてもＳＲＡＭデータを安全に保存することが
できる。
【００１８】
【発明の効果】以上説明したように、本発明は、ＡＣ電
源がオフになった時以後、動作電源電圧が立ち下がる迄
の時間に、ＳＲＡＭデータをフラッシュメモリに移動す
ることにより次の効果を有する。 １）プログラマブル・コントローラにおいて、従来、Ｓ
ＲＡＭデータをバックアップするために使用していたバ
ッテリ、スーパーキャパシタ、バッテリ電圧検出回路を
備えたバッテリバックアップ回路が不要になり、小型化
が容易になる。また、バッテリの定期的な保守（交換）
が不要にもなる。 ２）部品点数が削減されるので、コストダウン、高品質
化の効果がある。
源がオフになった時以後、動作電源電圧が立ち下がる迄
の時間に、ＳＲＡＭデータをフラッシュメモリに移動す
ることにより次の効果を有する。 １）プログラマブル・コントローラにおいて、従来、Ｓ
ＲＡＭデータをバックアップするために使用していたバ
ッテリ、スーパーキャパシタ、バッテリ電圧検出回路を
備えたバッテリバックアップ回路が不要になり、小型化
が容易になる。また、バッテリの定期的な保守（交換）
が不要にもなる。 ２）部品点数が削減されるので、コストダウン、高品質
化の効果がある。
【図１】本発明のプログラマブル・コントローラにおけ
る情報処理システムの一実施形態の構成を示す概念図で
ある。
る情報処理システムの一実施形態の構成を示す概念図で
ある。
【図２】本発明のプログラマブル・コントローラの情報
処理ユニットの実施形態の構成を示すブロック図であ
る。
処理ユニットの実施形態の構成を示すブロック図であ
る。
【図３】図２の実施形態の動作を表すタイミング図であ
る。
る。
【図４】図２の実施形態の動作を表すフロー図である。
【図５】プログラマブル・コントローラの情報処理ユニ
ットの従来例のブロック図である。
ットの従来例のブロック図である。
１ 電源ユニット ２ 情報処理ユニット ３、４ 通信ユニット ５ 入力ユニット ６ 出力ユニット ７ マウントベース ２１、５１ 電源電圧検出回路 ２２、５２ ＣＰＵ ２３、５３ フラッシュメモリ ２４、５４ ＳＲＡＭ ２５ インバータ ２６ ＰＯＫ割り込み信号（ＰＯＫint） ５０ バッテリバックアップ回路 ５５ バッテリ検出回路 ５６ バッテリ ５７ スーパーキャパシタ
フロントページの続き Ｆターム(参考） 5B011 DA01 EA10 EB01 GG01 HH03 JA04 5B018 GA06 HA13 HA31 KA02 KA03 KA22 KA23 LA03 NA03 QA05 QA06 RA11 RA12 5H209 CC03 DD13 GG16 HH40 JJ01 5H220 BB09 CC03 CX04 DD04 FF01 FF03 FF07 JJ02 JJ28 MM01 MM07
Claims (5)
- 【請求項１】 プログラマブル・コントローラの情報処
理ユニットにおいて、当該情報処理ユニットの内部の動
作を制御するＣＰＵと、ＣＰＵがシーケンス制御をする
ために必要なラダープログラムおよびレジスタデータ、
並びに、ＣＰＵが当該情報処理ユニットの内部の動作を
制御するために必要な可変のデータを格納するＳＲＡＭ
と、ＣＰＵの動作プログラムを格納する消去書き込み可
能メモリとを有し、当該情報処理ユニットに電力を供給
する電源電圧が切断されるときには、前記ＣＰＵは、該
電源電圧が切断されたときから、当該情報処理ユニット
を構成する回路を動作させるための動作電源電圧が当該
情報処理ユニットを正常に動作させ得る正常動作電圧領
域を出るまでの時間内に、前記ＳＲＡＭに蓄積されてい
る情報のうち、所定の情報を、前記書き込み可能メモリ
の空き領域に移動させることを特徴とするプログラマブ
ル・コントローラの情報処理ユニット。 - 【請求項２】 前記ＣＰＵは、前記所定の情報を、前記
消去書き込み可能メモリの空き領域に移動させる処理を
割り込み処理によって実行する請求項１に記載の情報処
理ユニット。 - 【請求項３】 前記電源電圧の正常・異常を示す電源正
常検出信号を生成する電源電圧検出回路を有し、前記Ｃ
ＰＵは、電源正常検出信号が異常を示したときには前記
割り込み処理を実行し、電源投入時には、初期化時に、
前記消去書き込み可能メモリの空き領域に移動した情報
をＳＲＡＭにコピーする請求項２に記載の情報処理ユニ
ット。 - 【請求項４】 前記消去書き込み可能メモリがフラッシ
ュメモリである請求項１に記載の情報処理ユニット。 - 【請求項５】 ＣＰＵと、ＣＰＵがシーケンス制御をす
るために必要なラダープログラムおよびレジスタデー
タ、並びに、ＣＰＵが当該情報処理ユニットの内部の動
作を制御するために必要な可変のデータを格納するＳＲ
ＡＭと、ＣＰＵの動作プログラムを格納する消去書き込
み可能メモリとを有する、プログラマブル・コントロー
ラの情報処理ユニットにおけるデータ保持方法におい
て、 前記情報処理ユニットに電力を供給する電源電圧が切断
されたとき、該電源電圧の切断を検出し、該電源電圧の
切断が検出されたときから、当該情報処理ユニットを構
成する回路を動作させるための動作電源電圧が当該情報
処理ユニットを正常に動作させ得る正常動作電圧領域を
出るまでの時間内に、前記ＳＲＡＭに蓄積されている情
報のうち、所定の情報を、前記消去書き込み可能メモリ
の空き領域に移動させることを特徴とするプログラマブ
ル・コントローラのデータ保持方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11117788A JP2000305610A (ja) | 1999-04-26 | 1999-04-26 | プログラマブル・コントローラの情報処理ユニット、および、そのデータ保持方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11117788A JP2000305610A (ja) | 1999-04-26 | 1999-04-26 | プログラマブル・コントローラの情報処理ユニット、および、そのデータ保持方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000305610A true JP2000305610A (ja) | 2000-11-02 |
Family
ID=14720330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11117788A Pending JP2000305610A (ja) | 1999-04-26 | 1999-04-26 | プログラマブル・コントローラの情報処理ユニット、および、そのデータ保持方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000305610A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1999
- 1999-04-26 JP JP11117788A patent/JP2000305610A/ja active Pending
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