WO2013186888A1 - プログラマブルコントローラおよび電源切断対処方法 - Google Patents

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WO2013186888A1
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power supply
power
processor
supply voltage
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PCT/JP2012/065192
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植田　基之
正 長谷川
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富士電機株式会社
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    • G—PHYSICS
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Definitions

  • the present invention relates to a programmable controller capable of programming control processing for a controlled device, and a method for coping with power-off at the time of power-off.
  • one or more programmable controllers are connected to the upper management apparatus, and the programmable controllers control a plurality of controlled devices. Therefore, the programmable controller receives a control command from the upper management apparatus, analyzes the control command, controls the lower controlled device, and holds parameters and status information required for control.
  • the lower-level controlled devices since the lower-level controlled devices often have power, it is necessary to safely and reliably perform various control operations as the entire programmable control system by appropriately controlling the controlled devices in the programmable controller. . For example, even if the power is cut off while the programmable control system is in operation, the programmable controller must reliably back up data indicating the operating state at the time of the cut and safely stop the controlled device. Also, when the power is turned on again, the programmable controller should rearrange the backed up data and quickly return to the original operating state.
  • Patent Document 1 a technology in which a processor (CPU) backs up a part of data stored in the SRAM to a flash memory when it detects the power-off.
  • Patent Document 2 a technique for detecting such power supply disconnection based on the power supply voltage and securing a sufficient processable period for backup processing.
  • the processor performs all processing related to backup through its own program. Therefore, the processor temporarily reads the information from the backup target memory storing the information to be backed up, and writes the information in the backup destination backup memory at different timings.
  • the programmable controller of the present invention is an access connected to a backed up memory controllable via a common bus, a backup memory controllable via a common bus, a backed up memory and a backup memory via a common bus
  • the access element includes an element and a power detection unit that detects that the power supply voltage has become less than a predetermined first threshold, and the access element is configured to transmit data of the backed up memory when the power supply voltage becomes less than the first threshold. Save to backup memory.
  • the access element may read data of the backup target memory and write the data to the backup memory while the data is output to the common bus.
  • the electronic device may further include a processor connected to the common bus, and the access device may shift the operating mode of the processor to a power saving mode which consumes less power than the normal mode when the power supply voltage falls below the first threshold.
  • the processor may have a dedicated memory accessible only by the processor, and the access element may shift the operating mode of the processor to a power saving mode after the processor saves the data of the dedicated memory to a backup memory.
  • the power consumption of the access element is less than the power consumption of the processor.
  • the power supply line from the power supply further includes a capacitor for storing power, connected via a backflow preventing diode and a switch, and the power detection unit is configured to, in addition to the fact that the power supply voltage falls below the first threshold, If it detects that it is less than the second threshold smaller than one threshold, and the switch keeps the capacitor and the processor disconnected while the power supply voltage is equal to or higher than the second threshold, and the power supply voltage falls below the second threshold , A capacitor and a processor may be connected.
  • the power supply line further includes a capacitor connected to the power supply line from the power supply via the switch, and the power detection unit detects the power supply voltage below the first threshold, and the second power supply is smaller than the first threshold. Detecting that it is below the threshold, the switch keeps the capacitor and the processor disconnected while the power supply voltage is below the first threshold and above the second threshold, and the power supply voltage is above the first threshold or the second The capacitor and processor may be connected while being below the threshold.
  • another programmable controller of the present invention comprises a processor and a capacitor for storing power, connected to a power supply line from a power source to the processor via a backflow preventing diode and a switch. And a power detection unit that detects that the power supply voltage is less than a first predetermined threshold and is less than a second threshold smaller than the first threshold, and the power supply voltage is less than the first threshold. Then, the operating mode of the processor is shifted to the power saving mode which consumes less power than usual, and the switch keeps the capacitor and the processor disconnected while the power supply voltage is higher than the second threshold, and the power supply voltage When the value is less than the second threshold value, the capacitor and the processor are connected.
  • another programmable controller comprises a processor, a capacitor connected to a power supply line from the power supply to the processor via a switch, and a capacitor for storing power and a power supply voltage predetermined.
  • a power detection unit for detecting that the power supply voltage is less than the first threshold and less than the second threshold that is smaller than the first threshold, and the processor operates when the power supply voltage becomes less than the first threshold.
  • the mode is shifted to a power saving mode that consumes less power than normal, and the switch keeps the capacitor and processor disconnected while the power supply voltage is less than the first threshold and greater than or equal to the second threshold, and the power supply voltage
  • the capacitor is connected to the processor while the threshold is greater than or equal to one threshold or less than the second threshold.
  • the power supply disconnection countermeasure method of the present invention is connected to a backed up memory controllable via a common bus, a backup memory controllable via a common bus, a backed up memory and a backup memory via a common bus
  • the access element is backed up when the power supply voltage is lower than the first threshold. It is characterized in that the data is read from the memory and the data is written to the backup memory.
  • the access element may read data of the backup target memory and write the data to the backup memory while the data is output to the common bus.
  • another power supply disconnection countermeasure method of the present invention is a capacitor for storing power, connected to a processor and a power supply line from the power supply to the processor via a backflow preventing diode and a switch. And a power detection unit that detects that the power supply voltage is lower than a predetermined first threshold and is lower than a second threshold smaller than the first threshold. When it is less than the first threshold, the processor operation mode is shifted to the power saving mode which consumes less power than usual, and the switch keeps the capacitor and the processor disconnected while the power supply voltage is higher than the second threshold. And connecting the capacitor and the processor when the power supply voltage is less than the second threshold.
  • another power supply disconnection countermeasure method of the present invention comprises: a processor, a capacitor for storing power, connected via a switch to a power supply line from the power supply to the processor;
  • a programmable controller including: a power detection unit that detects becoming less than a first predetermined threshold and becoming less than a second threshold smaller than the first threshold, wherein the power supply voltage is less than the first threshold.
  • the operating mode of the processor is shifted to a power saving mode which consumes less power than usual, and the switch keeps the capacitor and the processor disconnected while the power supply voltage is below the first threshold and above the second threshold.
  • connecting the capacitor and the processor while the power supply voltage is equal to or higher than the first threshold or lower than the second threshold.
  • FIG. 1 is an explanatory view showing a schematic relationship of devices constituting the programmable control system 100.
  • the programmable control system 100 includes a management device 110, one or more programmable controllers 120, and one or more controlled devices 130. Further, the management apparatus 110 and one or more programmable controllers 120 are connected by, for example, Ethernet (registered trademark) network wiring 140 such as Gig (G) base. The programmable controller 120 and one or more controlled devices 130 are connected through, for example, a dedicated connection wiring 142.
  • Ethernet registered trademark
  • G Gig
  • the management device 110 reads the status information from the one or more programmable controllers 120, and outputs various control commands to the one or more programmable controllers 120 so as to follow the flow of steps in the entire programmable control system 100.
  • the programmable controller 120 includes a plurality of modules such as a power supply module, a CPU module, an input / output module, and a communication module, and is also called a PLC (Programmable Logic Controller).
  • the CPU module has a control program for sequence control generated through a ladder diagram or the like, and is based on the control command from the management device 110 and the sensor detection result of the controlled device 130 input through the input / output module.
  • the controlled device 130 is controlled.
  • the controlled device 130 is configured of a sensor that detects various states in FA (Factory Automation), and an electric device such as a motor or an encoder that operates according to the detection result of the sensor.
  • FA Vectory Automation
  • Such programmable control system 100 can be applied to various control targets.
  • MES Manufacturing Execution System
  • it is programmable to production equipment such as a center sealer unit (Center Sealer Unit) or a film unit (Film Unit) as the controlled device 130.
  • the controller 120 is connected.
  • the programmable controller 120 reads the operation state of the production device from the input / output module etc., and controls the rotation of the motor in the production device through a motor driver or the like.
  • the management device 110 collects information of each programmable controller 120 and transmits a control command. In this way, as the entire programmable control system 100, it is possible to comprehensively perform production support management such as process control, quality control, and manufacturing quantity control.
  • the programmable controller 120 is connected to the upper management apparatus 110 and the lower control apparatus 130, and controls parameters and status information regarding control commands from the upper management apparatus 110, and for control of the lower control apparatus 130. Parameters and status information are stored in their respective memories.
  • Such a memory needs to be rewritten according to the operating state. That is, a read only memory (a mere ROM) can not be applied.
  • the controlled device 130 may have power, and in order to enhance the responsiveness of its drive control, it is necessary to quickly read and write data to the memory. Therefore, a relatively fast and volatile SRAM is often used as a memory.
  • volatile RAMs such as SRAM may erase their stored contents when the power is turned off, and when the power is turned on again, parameters and status information may become unintended values. Then, there is a possibility that the safe and reliable control operation of the controlled device 130 may be hindered. Therefore, when the programmable controller 120 detects that the power is cut, a part of the parameter or status information is indicated from the backed up memory such as SRAM to the backup memory capable of maintaining data even while the power is cut. Transfer data. Thus, the parameter and status information are maintained. Then, when the power is turned on again, the programmable controller 120 rearranges the backed up data, and promptly restores to the original operating state.
  • FIG. 2 is a block diagram showing a schematic configuration of programmable controller 120.
  • the programmable controller 120 includes a first diode 150, a voltage conversion unit 152, a main circuit 154, a capacitor unit 156, and a power detection unit 158.
  • the first diode 150 has an anode 150 a connected to the power supply 148 and a cathode 150 b connected to the voltage converter 152 to prevent the backflow of power from the capacitor unit 156.
  • the voltage conversion unit 152 is configured of a regulator or the like that stabilizes the output voltage at a constant level, and converts the power supply voltage V S (for example, 24 V) into a voltage V R (for example, 3.3 V) available in the main circuit 154.
  • the main circuit 154 is connected to the management device 110 and the controlled device 130, and main control of the programmable controller 120 is performed. The specific configuration of the main circuit 154 will be described in detail later.
  • the capacitor unit 156 receives supply of power from the power supply 148 and stores the power during normal operation of the main circuit 154, and supplies power to the main circuit 154 instead of the power supply 148 when the power supply 148 is disconnected.
  • the power detection unit 158 detects that the power supply 148 is disconnected, for example, through the decrease of the power supply voltage V S , and outputs an interrupt signal serving as a backup trigger to the main circuit 154.
  • the power detection unit 158 detects the disconnection of the power supply 148, the data of the memory to be backed up is transferred to the backup memory, and backup processing is performed against the interruption of the power supply.
  • power detection unit 158 is at a stage before main circuit 154 becomes inoperable, that is, power supply voltage V S is lower than the rating but lower than first threshold V 1 higher than the power supply voltage at which main circuit 154 becomes inoperable. It is detected that the power supply 148 is cut off when it becomes, and the fact is transmitted to the main circuit 154.
  • the capacitor unit 156 described above is provided in order to reliably supply power while transferring data even if the power supply 148 is disconnected.
  • a capacitor 156a having a relatively large capacity is used, and conventionally, one end of the capacitor 156a is directly connected to the power supply line 160 extending from the first diode 150 to the voltage conversion unit 152.
  • simply connecting the capacitor 156 a directly to the power supply line 160 may not allow effective use of power as described below.
  • FIG. 3 is an explanatory view showing the transition of the power when the power supply 148 is disconnected. Assuming that the capacitor 156a is directly connected to the power supply line 160, as in the prior art, the voltage changes as shown in FIG. 3A. That is, when the power supply 148 is cut off and the power supply voltage V S starts to fall, power based on the charge stored in the capacitor 156a starts to be supplied to the main circuit 154, and from the power supply 148 the voltage becomes lower than that of the capacitor 156a. Power will not be supplied.
  • the voltage V C of the capacitor 156a decreases with the consumption of the power based on the charge of the capacitor 156a, and the main circuit 154 operates after a lapse of time t 1 since the power supply voltage V S becomes lower than the first threshold V 1.
  • the disabled voltage (second threshold V 2 ) is reached.
  • the main circuit 154 since the voltage V C of the capacitor 156a continues to be higher than the power supply voltage V S after the power supply 148 is cut off, the main circuit 154 is turned on after the power supply voltage V S starts to fall. Does not receive power from the power supply 148. That is, the energy from the time of the voltage drop with respect to the power supply voltage V S to the second threshold V 2 shown by hatching in FIG. 3A is consumed wastefully.
  • the main circuit 154 up to the second threshold value V 2, receives supply of power only from the capacitor 156a.
  • the configuration of the capacitor unit 156 is devised to improve the power supply mode.
  • the capacitor unit 156 includes a second diode for reverse current prevention (a diode for reverse current prevention) 156 b and a switch 156 c that can be turned on / off, and the capacitor 156 a includes the second diode 156 b and the switch 156 c. It is connected to the power supply line 160.
  • the second diode 156b allows the flow of power from the power supply line 160 to the capacitor 156a, so that power is normally stored in the capacitor 156a.
  • the power detection unit 158 determines that the power supply voltage V S has become less than the first threshold V 1 (for example, 19 V) and less than the second threshold V 2 (for example, 3.5 V) smaller than the first threshold V 1 . It detects that it has become, and outputs an interrupt signal respectively.
  • the first threshold V 1 for example, 19 V
  • the second threshold V 2 for example, 3.5 V
  • the power detection unit 158 determines that the power supply voltage V S has become less than the first threshold V 1 (for example, 19 V) and less than the second threshold V 2 (for example, 3.5 V) smaller than the first threshold V 1 . It detects that it has become, and outputs an interrupt signal respectively.
  • two different voltages are detected by one power detection unit 158, but two power detection units 158 having different detection voltages may be provided to output interrupt signals.
  • the drop of the power supply voltage V S can be detected in two stages.
  • the power detection unit 158 When the power supply voltage V S is less than the first threshold V 1 , the power detection unit 158 outputs an interrupt signal to an access element described later provided in the main circuit 154, and the processor operation mode in the main circuit 154 is normally Switch to a power saving mode that consumes less power than the mode.
  • the normal mode is a mode in which the programmable controller 120 is performing an assumed operation.
  • the power saving mode is a mode (resume mode, standby mode) in which the programmable controller 120 stops its original operation but performs at least a minimum function such as being able to receive an interrupt signal.
  • the main circuit 154 executes data backup processing.
  • the backup process will be described in detail later.
  • the switch 156 c of the capacitor unit 156 is set so as not to connect the capacitor 156 a and the power supply line 160, and the power supply voltage V S is the second threshold to below V 2 to maintain the state of the disconnected.
  • capacitor 156a and main circuit 154 are not connected by switch 156c, and since voltage V C of capacitor 156a is higher than power supply voltage V S , second diode 156b connects capacitor 156a to power supply line 160. There is no power flow. Then, the power from the power supply 148 is supplied to the main circuit 154, and the energy shown by hatching in FIG. 3B until the power supply voltage V S falls below the second threshold V 2 is effectively used. It will be.
  • the power detection unit 158 inverts the status signal (interrupt signal) output to the switch 156 c (for example, it reverses from Low to High).
  • the switch 156 c switches the disconnection state between the capacitor 156 a and the main circuit 154 to the connection state in response to the inversion of the state signal.
  • the power supply voltage V S is less than the second threshold V 2 , power can not be supplied from the power supply 148 any longer.
  • main circuit 154 can receive power supply based on the charge of capacitor 156a after receiving power supply from power supply 148. It becomes.
  • the main circuit 154 after the power supply voltage V S is until the second less than the threshold V 2, supplied with electric power from a power source 148, the power supply voltage V S becomes smaller than the second threshold value V 2, the first capacitor 156a Supply of power based on the charge of the Thus, the energy from the power supply 148 can be effectively utilized until the power supply voltage V S becomes less than the second threshold V 2 .
  • the time power 148 minute time plus t 2 is It is the maximum time allowed for backup.
  • the voltage V C of the capacitor 156 a is higher than the power supply voltage V S.
  • the first diode 150 prevents backflow of power from the capacitor 156 a to the power supply 148, the power stored in the capacitor 156 a is consumed only in the main circuit 154.
  • the main circuit 154 completes the backup processing, and the processor completes the transition to the power saving mode.
  • the capacitor unit 156 of the present embodiment can extend the maximum time allowed for backup. Therefore, even when data to be backed up increases, it is possible to stably and reliably back up without increasing the capacity of capacitor 156a. In addition, when there is no increase in data that needs to be backed up, conversely, the capacity of the capacitor 156a can be changed small, and the occupied area and cost can be reduced.
  • the switch 156 c keeps the capacitor 156 a and the power supply line 160 disconnected while the power supply voltage V S is less than the first threshold V 1 and not less than the second threshold V 2 . Also, the switch 156 c connects the capacitor 156 a and the power supply line 160 while the power supply voltage V S is equal to or higher than the first threshold V 1 or lower than the second threshold V 2 .
  • the voltage transition as shown in FIG. 3B can be obtained as in the configuration including the second diode 156b. Moreover, in this configuration, not only the second diode 156b becomes unnecessary, but also the voltage drop due to the second diode 156b can be ignored.
  • FIG. 4 is a block diagram showing a schematic configuration of main circuit 154 of programmable controller 120.
  • the main circuit 154 includes a processor 170, a first communication element 172, a first memory (dedicated memory) 174, a common bus 176, an access element 178, a second communication element 180, and a second memory (backup memory) ) And a third memory (backup memory) 184.
  • the processor (microcomputer) 170 is configured by a semiconductor integrated circuit including a central processing unit (CPU), a ROM in which programs and the like are stored, and has a bus master function. Then, the processor 170 controls the entire main circuit 154 and controls one or more controlled devices 130 based on the control program for sequence control stored in the ROM.
  • the first communication element 172 communicates with the management apparatus 110 or another programmable controller 120 through the network wiring 140 by Ethernet (registered trademark) such as Gig (G) -based.
  • the first memory 174 is a volatile SDRAM (not connected through the common bus 176) directly connected to the processor 170, and functions as a work area of the processor 170.
  • the first memory 174 stores at least RAS (Reliability, Availability, Serviceability) information such as a communication state in communication with the management apparatus 110 or another programmable controller 120 or an abnormality history.
  • RAS Reliability, Availability, Serviceability
  • the access element 178 is formed of an integrated circuit such as a programmable gate array (PGA) or an application specific integrated circuit (ASIC), for example, connected to the common bus 176, and is responsible for logic calculation in the main circuit 154.
  • the access element 178 has a bus master function, and can access the second memory 182 and the third memory 184 through the common bus 176.
  • the second communication element 180 communicates with the controlled device 130 through the dedicated connection wiring 142.
  • the second memory 182 is a volatile and relatively fast SRAM connected to the common bus 176.
  • the second memory 182 stores at least a communication state in communication with the controlled device 130, RAS information such as an abnormality history, and information indicating an operating state of the controlled device 130 acquired through the input / output module.
  • the third memory 184 is a non-volatile RAM connected to the common bus 176.
  • the third memory 184 is used to back up part of data stored in the first memory 174 or the second memory 182 when the power supply 148 is disconnected. Therefore, it has a function of holding data at least while the power supply 148 is disconnected.
  • a non-volatile RAM is mentioned here, a volatile RAM which can hold the stored contents of the memory for a supposed time can be used by using a built-in or external capacitor or the like. The flow of the power-off handling method for performing backup by the functional unit of the main circuit 154 will be described below.
  • FIG. 5 is a flowchart showing the process flow of the power-off handling method.
  • the power detection unit 158 monitors whether or not the power supply voltage V S is less than the first threshold V 1 (S 1), and while the power supply voltage V S is equal to or more than the first threshold V 1 (NO in S 1) repeat.
  • the power detection unit 158 transmits an interrupt signal to the access element 178 (S2).
  • the access element 178 When the access element 178 receives from the power detection unit 158 that the power supply voltage V S has become lower than the first threshold V 1 , the access element 178 transmits that effect to the processor 170, and the processor 170, the access element 178, and the first memory 174.
  • the elements other than the second memory 182 and the third memory 184 are stopped (S3).
  • the processor 170 transfers data necessary for backup, which is stored in the first memory 174, to the third memory 184 to back up the information in the first memory 174 based on its own control program, and the transfer is completed.
  • a completion signal is transmitted to the access element 178 (S4).
  • the start timing of the backup process is the first threshold V 1 , and the main circuit 154 does not have to be aware of the second threshold V 2 .
  • the processor 170 transmits the address and size of the data to be backed up in the second memory 182 and the address to be stored in the third memory 184 to the access element 178, and the access element 178 Information is held (S5).
  • the access element 178 When the transfer of data from the first memory 174 to the third memory 184 is completed (when the completion signal is received), the access element 178 outputs a change signal of the operation mode to set the operation mode of the processor 170 from the normal mode. It shifts to the power saving mode (S6). Also, the access element 178 may stop the processor 170 if a separate monitoring device is provided that can start and stop the processor 170. Then, the access element 178 transfers the data required to be backed up, which is stored in the second memory 182, to the third memory 184 (S7).
  • the access device 178 is connected to the second memory 182 and the third memory 184 through the common bus 176, and transfers data from the second memory 182 to the third memory 184 independently of the processor 170.
  • Transfer independent of the processor 170 is to transfer data based on the judgment of the access element 178 without receiving a control command from the processor 170 or leaving processing to the processor 170.
  • the access element (PGA or ASIC) 178 can arbitrarily set the logic circuit and its operation timing. Therefore, the logic circuit is enabled based on the interrupt signal indicating that the first threshold value V1 has become less than the first threshold value V 1 and the completion signal from the processor 170, and the control signal to the second memory 182 and the third memory 184 is appropriately selected. It can be generated at timing. Control signals to the second memory 182 and the third memory 184 will be described in detail later.
  • the data of the second memory 182 is also transferred to the third memory 184.
  • the processor 170 is not involved in the data transfer from the second memory 182 to the third memory 184, and the data transfer is realized by only the access element 178 (hardware) which consumes less power than the processor 170.
  • the processor 170 can be quickly transferred to the power saving mode. Therefore, it is possible to reduce the power consumption required for the backup process as compared with the case where the processor 170 participates in the backup process of all the memories as in the conventional case.
  • the access element 178 when transferring data from the second memory 182 to the third memory 184, the access element 178 reads data from the second memory 182, while data is being output to the common bus 176. , Write data to the third memory 184.
  • FIG. 6 is a timing chart showing the detailed timing of data transfer.
  • data B stored at an arbitrary address A of the second memory 182 is transferred to the third memory 184
  • the storage capacity of the third memory 184 is equal to or greater than the storage capacity of the second memory 182, and the address spaces (memory maps) of the second memory 182 and the third memory 184 are made equal.
  • the access element 178 designates an arbitrary address A of the second memory 182 and the third memory 184 by outputting the address A to the address line of the common bus 176, and directly controls only the / RD signal of the second memory 182. Thus, the data B of the second memory 182 is read out to the data line of the common bus 176.
  • other permission signals such as CS (Chip Select) are omitted.
  • the access element 178 directly outputs only the / WR signal of the third memory 184.
  • the data B output to the data line of the common bus 176 can be written to the third memory 184.
  • the maximum time allowed for backup can be extended by delaying the timing of receiving power from the capacitor 156a.
  • stable and reliable backup can be achieved without increasing the capacity of the capacitor 156a.
  • the capacity of the capacitor 156a can be changed small, and the occupied area and cost can be reduced.
  • the access element 178 performs data transfer processing independently of the processor 170, whereby the processor 170 can be shifted to the power saving mode to reduce power consumption. Further, in the backup processing, by matching the timing of reading and writing, it is possible to further reduce time and reduce power consumption.
  • the steps of the power supply disconnection countermeasure method of the present specification do not necessarily have to be processed in chronological order according to the order described as the flowchart, and may include parallel processing or processing by a subroutine.
  • the present invention can be used for a programmable controller capable of programming control processing for a controlled device, and a power supply disconnection countermeasure method at the time of power supply cutoff.
  • programmable control system 110 ... management device 120 ... programmable controller 130 ... controlled device 148 ... power supply 156a ... capacitor 156b ... second diode (diode for backflow prevention) 156c ... switch 158 ... power detection unit 160 ... power supply line 170 ... processor 176 ... common bus 178 ... access element 182 ... second memory (memory to be backed up) 184 ... 3rd memory (backup memory)

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Abstract

　プログラマブルコントローラ（１２０）は、共通バスを通じて制御可能な被バックアップメモリと、共通バスを通じて制御可能なバックアップメモリと、被バックアップメモリおよびバックアップメモリに共通バスを通じて接続されたアクセス素子（１７８）と、電源電圧が、予め定められた第１閾値（Ｖ１）未満となったことを検出する電力検出部（１５８）とを備え、アクセス素子は、電源電圧が第１閾値未満となると、被バックアップメモリのデータをバックアップメモリに退避する。このように、バックアップ処理の手順を工夫し、コンデンサの容量の不要な増大化を回避する。

Description

プログラマブルコントローラおよび電源切断対処方法
　本発明は、被制御機器に対する制御処理をプログラミング可能なプログラマブルコントローラ、および、電源切断時における電源切断対処方法に関する。
　プログラマブルコントロールシステムでは、上位の管理装置に、１または複数のプログラマブルコントローラが接続され、プログラマブルコントローラが、それぞれ複数の被制御機器を制御する。したがって、プログラマブルコントローラは、上位の管理装置から制御指令を受けて、その制御指令を解析し、下位の被制御機器を制御するとともに、制御に要するパラメータやステータス情報を保持しなければならない。
　また、下位の被制御機器は動力を有する場合も多いので、プログラマブルコントローラにおいて被制御機器を適切に制御することで、プログラマブルコントロールシステム全体として、様々な制御動作を安全かつ確実に遂行しなければならない。例えば、プログラマブルコントロールシステムの稼働中にその電源が切断されたとしても、プログラマブルコントローラは、切断された時点の動作状態を示すデータを確実にバックアップし、安全に被制御機器を停止させなければならない。また、電源が再投入されると、プログラマブルコントローラは、バックアップされたデータを再配置し、速やかに元の動作状態に復帰させるべきである。
　そこで、電源の切断を検知すると、プロセッサ（ＣＰＵ）が、ＳＲＡＭに蓄積されている一部のデータをフラッシュメモリにバックアップする技術が知られている（例えば、特許文献１）。また、そのような電源の切断を、電源電圧に基づいて検出し、バックアップ処理のための十分な処理可能期間を確保する技術も開示されている（例えば、特許文献２）。
特開２０００－３０５６１０号公報 特開２００９－１９３３７１号公報
　しかし、上述した特許文献１および２の技術では、プロセッサが、自己のプログラムを通じて、バックアップに関する全ての処理を実行する。したがって、プロセッサは、バックアップ対象である情報を格納した被バックアップメモリから、その情報を一旦読み出し、タイミングを異にして、バックアップ先のバックアップメモリに情報を書き込む。
　そうすると、バックアップに用いることができる多くの電力と時間を、消費電力の大きいプロセッサが、データの読み出しや書き込みのために費やしてしまう。そのため、バックアップが必要なデータを確実にバックアップするために、バックアップの電力源であるコンデンサの容量を増大しなければならず、占有面積やコスト面で問題が生じることとなる。
　そこで、本発明は、このような課題に鑑み、バックアップ処理の手順を工夫し、コンデンサの容量の不要な増大化を回避可能なプログラマブルコントローラおよび電源切断対処方法を提供することを目的としている。
　上記課題を解決するために、本発明のプログラマブルコントローラは、共通バスを通じて制御可能な被バックアップメモリと、共通バスを通じて制御可能なバックアップメモリと、被バックアップメモリおよびバックアップメモリに共通バスを通じて接続されたアクセス素子と、電源電圧が、予め定められた第１閾値未満となったことを検出する電力検出部と、を備え、アクセス素子は、電源電圧が第１閾値未満となると、被バックアップメモリのデータをバックアップメモリに退避する。
　アクセス素子は、被バックアップメモリのデータの読み出しを行い、データが共通バスに出力されている間に、データをバックアップメモリに書き込んでもよい。
　共通バスに接続されたプロセッサをさらに備え、アクセス素子は、電源電圧が第１閾値未満となると、プロセッサの動作モードを、通常モードより消費電力の少ない省電力モードに移行させてもよい。
　プロセッサは、プロセッサのみがアクセス可能な専用メモリを有し、プロセッサが、専用メモリのデータをバックアップメモリに退避した後、アクセス素子は、プロセッサの動作モードを省電力モードに移行させてもよい。
　アクセス素子の消費電力は、プロセッサの消費電力より少ない。
　電源からの電力供給ラインに、逆流防止用ダイオードおよびスイッチを介して接続された、電力を蓄積するコンデンサをさらに備え、電力検出部は、電源電圧が第１閾値未満になったことに加え、第１閾値より小さい第２閾値未満になったことを検出し、スイッチは、電源電圧が第２閾値以上である間、コンデンサとプロセッサとを非接続に維持し、電源電圧が第２閾値未満となると、コンデンサとプロセッサとを接続してもよい。
　電源からの電力供給ラインにスイッチを介して接続された、電力を蓄積するコンデンサをさらに備え、電力検出部は、電源電圧が第１閾値未満になったことに加え、第１閾値より小さい第２閾値未満になったことを検出し、スイッチは、電源電圧が第１閾値未満かつ第２閾値以上である間、コンデンサとプロセッサとを非接続に維持し、電源電圧が第１閾値以上または第２閾値未満である間、コンデンサとプロセッサとを接続してもよい。
　上記課題を解決するために、本発明の他のプログラマブルコントローラは、プロセッサと、電源からプロセッサまでの電力供給ラインに、逆流防止用ダイオードおよびスイッチを介して接続された、電力を蓄積するコンデンサと、電源電圧が、予め定められた第１閾値未満となったこと、および、第１閾値より小さい第２閾値未満になったことを検出する電力検出部と、を備え、電源電圧が第１閾値未満となると、プロセッサの動作モードを、通常より消費電力の少ない省電力モードに移行させ、スイッチは、電源電圧が第２閾値以上である間、コンデンサとプロセッサとを非接続に維持し、電源電圧が第２閾値未満となると、コンデンサとプロセッサとを接続することを特徴とする。
　上記課題を解決するために、本発明の他のプログラマブルコントローラは、プロセッサと、電源からプロセッサまでの電力供給ラインにスイッチを介して接続された、電力を蓄積するコンデンサと、電源電圧が、予め定められた第１閾値未満となったこと、および、第１閾値より小さい第２閾値未満になったことを検出する電力検出部と、を備え、電源電圧が第１閾値未満となると、プロセッサの動作モードを、通常より消費電力の少ない省電力モードに移行させ、スイッチは、電源電圧が第１閾値未満かつ第２閾値以上である間、コンデンサとプロセッサとを非接続に維持し、電源電圧が第１閾値以上または第２閾値未満である間、コンデンサとプロセッサとを接続することを特徴とする。
　上記課題を解決するために、本発明の電源切断対処方法は、共通バスを通じて制御可能な被バックアップメモリと、共通バスを通じて制御可能なバックアップメモリと、被バックアップメモリおよびバックアップメモリに共通バスを通じて接続されたアクセス素子と、電源電圧が、予め定められた第１閾値未満となったことを検出する電力検出部とを備えるプログラマブルコントローラにおいて、アクセス素子は、電源電圧が第１閾値未満となると、被バックアップメモリからデータを読み出し、バックアップメモリにデータを書き込むことを特徴とする。
　アクセス素子は、被バックアップメモリのデータの読み出しを行い、データが共通バスに出力されている間に、データをバックアップメモリに書き込んでもよい。
　上記課題を解決するために、本発明の他の電源切断対処方法は、プロセッサと、電源からプロセッサまでの電力供給ラインに、逆流防止用ダイオードおよびスイッチを介して接続された、電力を蓄積するコンデンサと、電源電圧が、予め定められた第１閾値未満となったこと、および、第１閾値より小さい第２閾値未満になったことを検出する電力検出部とを備えるプログラマブルコントローラにおいて、電源電圧が第１閾値未満となると、プロセッサの動作モードを、通常より消費電力の少ない省電力モードに移行させ、スイッチは、電源電圧が第２閾値以上である間、コンデンサとプロセッサとを非接続に維持し、電源電圧が第２閾値未満となると、コンデンサとプロセッサとを接続することを特徴とする。
　上記課題を解決するために、本発明の他の電源切断対処方法は、プロセッサと、電源からプロセッサまでの電力供給ラインにスイッチを介して接続された、電力を蓄積するコンデンサと、電源電圧が、予め定められた第１閾値未満となったこと、および、第１閾値より小さい第２閾値未満になったことを検出する電力検出部と、を備えるプログラマブルコントローラにおいて、電源電圧が第１閾値未満となると、プロセッサの動作モードを、通常より消費電力の少ない省電力モードに移行させ、スイッチは、電源電圧が第１閾値未満かつ第２閾値以上である間、コンデンサとプロセッサとを非接続に維持し、電源電圧が第１閾値以上または第２閾値未満である間、コンデンサとプロセッサとを接続することを特徴とする。
　本発明によれば、バックアップ処理の手順を工夫し、コンデンサの容量の不要な増大化を回避することが可能となる。
プログラマブルコントロールシステムを構成する各装置の概略的な関係を示した説明図である。 プログラマブルコントローラの概略的な構成を示したブロック図である。 電源の切断時における電力の推移を示した説明図である。 プログラマブルコントローラの主回路の概略的な構成を示すブロック図である。 電源切断対処方法の処理の流れを示したフローチャートである。 データ転送の詳細なタイミングを示したタイミングチャートである。
　以下に添付図面を参照しながら、本発明の好適な実施形態について詳細に説明する。かかる実施形態に示す寸法、材料、その他具体的な数値などは、発明の理解を容易とするための例示にすぎず、特に断る場合を除き、本発明を限定するものではない。なお、本明細書及び図面において、実質的に同一の機能、構成を有する要素については、同一の符号を付することにより重複説明を省略し、また本発明に直接関係のない要素は図示を省略する。
（プログラマブルコントロールシステム１００）
　図１は、プログラマブルコントロールシステム１００を構成する各装置の概略的な関係を示した説明図である。プログラマブルコントロールシステム１００は、管理装置１１０と、１または複数のプログラマブルコントローラ１２０と、１または複数の被制御機器１３０とを含んで構成される。また、管理装置１１０と１または複数のプログラマブルコントローラ１２０とは、例えば、ギガ（Ｇ）ベース等のＥｔｈｅｒｎｅｔ（登録商標）によるネットワーク配線１４０によって接続される。プログラマブルコントローラ１２０と１または複数の被制御機器１３０とは、例えば、専用の接続配線１４２を通じて接続されている。
　管理装置１１０は、１または複数のプログラマブルコントローラ１２０からステータス情報を読み出し、プログラマブルコントロールシステム１００全体における工程の流れに沿うように、１または複数のプログラマブルコントローラ１２０に各種制御指令を出力する。
　プログラマブルコントローラ１２０は、電源モジュール、ＣＰＵモジュール、入出力モジュール、通信モジュール等の複数のモジュールからなり、ＰＬＣ（Programmable Logic Controller）とも呼ばれる。例えば、ＣＰＵモジュールは、ラダー図等を通じて生成されたシーケンス制御のための制御プログラムを有し、管理装置１１０から制御指令と、入出力モジュールを通じて入力された被制御機器１３０のセンサ検出結果とに基づいて被制御機器１３０を制御する。
　被制御機器１３０は、ＦＡ（Factory Automation）における様々な状態を検知するセンサ、そのセンサの検知結果に応じて動作する電動機、エンコーダ等の電気機器で構成される。
　このようなプログラマブルコントロールシステム１００は、様々な制御対象に適用できる。例えば、生産実行システム（ＭＥＳ：Manufacturing Execution System）にプログラマブルコントロールシステム１００を適用した場合、被制御機器１３０としての、センタシーラユニット（Center Sealer Unit）やフィルムユニット(Film Unit)等の生産機器にプログラマブルコントローラ１２０を接続する。
　プログラマブルコントローラ１２０は、入出力モジュール等から生産機器の動作状態を読み出し、モータドライバ等を通じて生産機器内の電動機を回転制御する。管理装置１１０は、各プログラマブルコントローラ１２０単位の情報の収集および制御指令の送信を実行する。こうして、プログラマブルコントロールシステム１００全体として、工程管理、品質管理、製造量管理等の生産支援管理を総合的に行うことが可能となる。
　以下、プログラマブルコントローラ１２０の具体的な動作について、電源が切断された場合の電力供給と、バックアップ処理とに分けて説明する。
（電源が切断された場合の電力供給）
　プログラマブルコントローラ１２０は、上位の管理装置１１０および下位の被制御機器１３０にそれぞれ接続され、上位の管理装置１１０からの制御指令に関するパラメータやステータス情報、および、下位の被制御機器１３０の制御のためのパラメータやステータス情報を、それぞれのメモリに保持している。
　このようなメモリは、動作状態に応じて書き換えを要する。すなわち、読み出し専用のメモリ（単なるＲＯＭ）を適用できない。また、被制御機器１３０が動力を有する場合があり、その駆動制御の反応性を高めるため、メモリへのデータの読み書きが迅速に為される必要がある。したがって、メモリとして比較的高速であり揮発性のＳＲＡＭが用いられる場合が多い。
　しかし、ＳＲＡＭ等の揮発性のＲＡＭは、電源が切断されると、その記憶内容が消去されてしまい、電源を再投入したときにパラメータやステータス情報が意図していない値となることがある。すると、被制御機器１３０の安全かつ確実な制御動作に支障を来すおそれがある。そこで、プログラマブルコントローラ１２０では、電源の切断を検知すると、ＳＲＡＭ等の被バックアップメモリから、電源が切断されている間でもデータを維持することが可能なバックアップメモリに、パラメータやステータス情報を示す一部のデータを転送する。こうして、パラメータやステータス情報の維持を図る。そして、電源が再投入されると、プログラマブルコントローラ１２０は、バックアップされたデータを再配置し、速やかに元の動作状態に復帰させる。
　図２は、プログラマブルコントローラ１２０の概略的な構成を示したブロック図である。プログラマブルコントローラ１２０は、第１ダイオード１５０と、電圧変換部１５２と、主回路１５４と、コンデンサユニット１５６と、電力検出部１５８とを含んで構成される。
　第１ダイオード１５０は、アノード１５０ａが電源１４８と接続され、カソード１５０ｂが電圧変換部１５２に接続され、コンデンサユニット１５６からの電力の逆流を防止する。電圧変換部１５２は、出力電圧を一定に安定化させるレギュレータ等で構成され、電源電圧ＶＳ（例えば２４Ｖ）を主回路１５４で利用可能な電圧ＶＲ（例えば３．３Ｖ）に変換する。主回路１５４は、管理装置１１０および被制御機器１３０に接続され、プログラマブルコントローラ１２０の主たる制御が実行される。主回路１５４の具体的な構成は後ほど詳述する。
　コンデンサユニット１５６は、主回路１５４の通常動作時において、電源１４８から電力の供給を受けて蓄電するとともに、電源１４８が切断されると、電源１４８の代わりに主回路１５４に電力を供給する。電力検出部１５８は、電源１４８が切断されたことを、例えば、電源電圧ＶＳの低下を通じて検出し、主回路１５４に対してバックアップ契機となる割込信号を出力する。主回路１５４では、電力検出部１５８によって電源１４８の切断が検出されると、それに応じて、被バックアップメモリのデータをバックアップメモリに転送し、電力供給が途絶えることに対するバックアップ処理を行う。
　このように、プログラマブルコントローラ１２０では、電源１４８からの電力の供給が途絶えそうになると、電源１４８の切断を早期に検出し、まだ電力の利用が可能な状態でデータを転送しなければならない。したがって、電力検出部１５８は、主回路１５４が動作不能となる前段階、すなわち、電源電圧ＶＳが、定格よりは低いが主回路１５４が動作不能となる電源電圧より高い第１閾値Ｖ１未満となったことをもって電源１４８が切断されることを検出し、主回路１５４にその旨伝達することとなる。
　一方、電源１４８が切断されたとしてもデータを転送する間の電力供給を確実に行うため、上述したコンデンサユニット１５６が設けられている。コンデンサユニット１５６としては、比較的容量の大きいコンデンサ１５６ａが用いられ、従来では、第１ダイオード１５０から電圧変換部１５２に至る電力供給ライン１６０にコンデンサ１５６ａの一端部を直接接続していた。しかし、コンデンサ１５６ａを電力供給ライン１６０に直接接続するだけでは、以下のように、電力の有効利用が図られない場合がある。
　図３は、電源１４８の切断時における電力の推移を示した説明図である。仮に、従来同様、電力供給ライン１６０にコンデンサ１５６ａを直接接続したとすると、図３（ａ）に示すように電圧が推移する。すなわち、電源１４８が切断され、電源電圧ＶＳが降下しだすと、コンデンサ１５６ａに蓄積された電荷に基づく電力が主回路１５４に供給され始め、コンデンサ１５６ａより電圧が低くなる電源１４８からは主回路１５４に電力が供給されなくなる。したがって、コンデンサ１５６ａの電圧ＶＣは、コンデンサ１５６ａの電荷に基づく電力の消費に伴い下降し、電源電圧ＶＳが第１閾値Ｖ１未満となってから時間ｔ１経過後に、主回路１５４が動作不能となる電圧（第２閾値Ｖ２）に達することとなる。
　図３（ａ）においては、電源１４８が切断された以後、コンデンサ１５６ａの電圧ＶＣが電源電圧ＶＳより高い状態が継続するので、電源電圧ＶＳが降下し始めた後は、主回路１５４が電源１４８から電力の供給を受けることはない。すなわち、図３（ａ）においてハッチングで示した、電源電圧ＶＳに関する電圧降下時から第２閾値Ｖ２までのエネルギーは、無駄に消費されてしまう。主回路１５４は、第２閾値Ｖ２に至るまで、コンデンサ１５６ａからのみ電力の供給を受ける。
　したがって、バックアップが必要なデータが増加した場合、バックアップメモリへの退避に要する時間が長時間化したり、それに伴って、バックアップ時の電力を確保するためのコンデンサ１５６ａの容量を増大しなければならなかった。
　そこで、本実施形態では、コンデンサユニット１５６の構成を工夫して、電力の供給態様を改善する。コンデンサユニット１５６は、図２の如く、逆流防止用の第２ダイオード（逆流防止用ダイオード）１５６ｂおよびＯＮ／ＯＦＦが可能なスイッチ１５６ｃを備え、コンデンサ１５６ａは、第２ダイオード１５６ｂおよびスイッチ１５６ｃを介して電力供給ライン１６０に接続される。第２ダイオード１５６ｂは、電力供給ライン１６０からコンデンサ１５６ａへの電力の流れを許容するので、通常時にはコンデンサ１５６ａに電力が蓄積される。
　そして、電力検出部１５８は、電源電圧ＶＳが、第１閾値Ｖ１（例えば１９Ｖ）未満になったこと、および、第１閾値Ｖ１より小さい第２閾値Ｖ２（例えば３．５Ｖ）未満になったことを検出し、それぞれ割込信号を出力する。ここでは、１の電力検出部１５８によって相異なる２つの電圧を検出しているが、検出電圧の異なる２つの電力検出部１５８を設けてそれぞれ割込信号を出力するとしてもよい。こうして電源電圧ＶＳの降下を２段階に分けて検出することができる。
　電源電圧ＶＳが第１閾値Ｖ１未満となると、電力検出部１５８は、主回路１５４に設けられた後述するアクセス素子に割込信号を出力し、主回路１５４におけるプロセッサの動作モードを、通常モードより消費電力の少ない省電力モードに移行させる。ここで、通常モードは、プログラマブルコントローラ１２０が想定される動作を実行しているモードである。省電力モードは、プログラマブルコントローラ１２０が本来の動作を停止しているが、少なくとも割込信号を受け付けることができる等の最低限の機能を果たしているモード（レジュームモード、待機モード）である。
　また、電源電圧ＶＳが第１閾値Ｖ１未満となると、主回路１５４では、データのバックアップ処理が実行される。バックアップ処理については後ほど詳述する。電源電圧ＶＳが第１閾値Ｖ１未満となった直後では、コンデンサユニット１５６のスイッチ１５６ｃは、コンデンサ１５６ａと電力供給ライン１６０とを非接続に設定されており、電源電圧ＶＳが第２閾値Ｖ２未満になるまで非接続の状態を維持する。
　したがって、コンデンサ１５６ａと主回路１５４とがスイッチ１５６ｃによって接続されず、また、電源電圧ＶＳよりコンデンサ１５６ａの電圧ＶＣの方が高いので、第２ダイオード１５６ｂによって、コンデンサ１５６ａから電力供給ライン１６０へは電力が流れない。そうすると、主回路１５４には、電源１４８からの電力が供給され、図３（ｂ）にハッチングで示した、電源電圧ＶＳが第２閾値Ｖ２未満となるまでのエネルギーが有効に利用されることとなる。
　そして、電源電圧ＶＳが第２閾値Ｖ２未満となると、電力検出部１５８は、スイッチ１５６ｃに出力している状態信号（割込信号）を反転する（例えば、ＬｏｗからＨｉｇｈに反転する）。スイッチ１５６ｃは、状態信号の反転に応じて、コンデンサ１５６ａと主回路１５４との非接続状態を接続状態に切り換える。電源電圧ＶＳが第２閾値Ｖ２未満となると、最早、電源１４８から電力の供給を受けることはできない。しかし、そのタイミングで、コンデンサ１５６ａと電力供給ライン１６０とを接続することで、主回路１５４は、電源１４８から電力の供給を受けた後に、コンデンサ１５６ａの電荷に基づく電力の供給を受けることが可能となる。
　したがって、主回路１５４は、電源電圧ＶＳが第２閾値Ｖ２未満となるまで、電源１４８から電力の供給を受け、電源電圧ＶＳが第２閾値Ｖ２未満となった後、はじめてコンデンサ１５６ａの電荷に基づく電力の供給を受ける。こうして、電源電圧ＶＳが第２閾値Ｖ２未満となるまでの間、電源１４８によるエネルギーを有効活用することができる。その結果、電源１４８およびコンデンサ１５６ａのいずれからも電力供給を受けることができなくなるまで、すなわち、図３（ａ）で示した時間ｔ１に加え、電源１４８分の時間ｔ２を加えた時間がバックアップに許容される最大時間となる。
　電源電圧ＶＳが第２閾値Ｖ２未満となった後、コンデンサ１５６ａの電圧ＶＣは、電源電圧ＶＳより高い。しかし、第１ダイオード１５０により、コンデンサ１５６ａから電源１４８への電力の逆流は防止されるので、コンデンサ１５６ａに蓄積された電力は主回路１５４のみで費やされることとなる。この間に主回路１５４では、バックアップ処理を完了し、プロセッサは、省電力モードへの移行を完了する。
　以上、説明したように、本実施形態のコンデンサユニット１５６によって、バックアップに許容される最大時間を延長することができる。したがって、バックアップが必要なデータが増加した場合においても、コンデンサ１５６ａの容量を増やすことなく安定かつ確実にバックアップが可能となる。また、バックアップが必要なデータの増加がない場合、逆に、コンデンサ１５６ａの容量を小さく変更することができ、占有面積やコストの低減を図ることも可能となる。
（変形例）
　上記では、コンデンサ１５６ａは、第２ダイオード１５６ｂとスイッチ１５６ｃとを介して電力供給ライン１６０に接続されている例を挙げて説明したが、コンデンサ１５６ａをスイッチ１５６ｃのみを介して電力供給ライン１６０に接続することもできる。
　この場合、スイッチ１５６ｃは、電源電圧ＶＳが第１閾値Ｖ１未満かつ第２閾値Ｖ２以上である間、コンデンサ１５６ａと電力供給ライン１６０とを非接続に維持する。また、スイッチ１５６ｃは、電源電圧ＶＳが第１閾値Ｖ１以上または第２閾値Ｖ２未満である間、コンデンサ１５６ａと電力供給ライン１６０とを接続する。
　スイッチ１５６ｃのみの構成であっても、第２ダイオード１５６ｂを含む構成同様、図３（ｂ）のような電圧推移を得ることができる。また、この構成では、第２ダイオード１５６ｂが不要になるばかりでなく、第２ダイオード１５６ｂによる電圧降下を無視することが可能となる。
（バックアップ処理）
　図４は、プログラマブルコントローラ１２０の主回路１５４の概略的な構成を示すブロック図である。主回路１５４は、プロセッサ１７０と、第１通信素子１７２と、第１メモリ（専用メモリ）１７４と、共通バス１７６と、アクセス素子１７８と、第２通信素子１８０と、第２メモリ（被バックアップメモリ）１８２と、第３メモリ（バックアップメモリ）１８４とを含んで構成される。
　プロセッサ（マイコン）１７０は、中央処理装置（ＣＰＵ）、プログラム等が格納されたＲＯＭ等を含む半導体集積回路で構成され、バスマスタ機能を有する。そして、プロセッサ１７０は、主回路１５４全体を制御するとともに、ＲＯＭに格納されたシーケンス制御のための制御プログラムに基づいて１または複数の被制御機器１３０を制御する。
　第１通信素子１７２は、ギガ（Ｇ）ベース等のＥｔｈｅｒｎｅｔ（登録商標）によるネットワーク配線１４０を通じて管理装置１１０や他のプログラマブルコントローラ１２０との通信を行う。第１メモリ１７４は、プロセッサ１７０と直接接続された（共通バス１７６を通じて接続されていない）揮発性のＳＤＲＡＭであり、プロセッサ１７０のワークエリアとして機能する。第１メモリ１７４には、少なくとも、管理装置１１０や他のプログラマブルコントローラ１２０との通信における通信状態や異常履歴等のＲＡＳ（Reliability, Availability, Serviceability）情報を格納している。
　アクセス素子１７８は、共通バス１７６に接続された、例えば、ＰＧＡ（Programmable Gate Array）またはＡＳＩＣ（Application Specific Integrated Circuit）等の集積回路で構成され、主回路１５４内の論理計算を担う。また、アクセス素子１７８は、バスマスタ機能を有し、第２メモリ１８２および第３メモリ１８４に共通バス１７６を通じてアクセスすることができる。
　第２通信素子１８０は、専用の接続配線１４２を通じて被制御機器１３０との通信を行う。第２メモリ１８２は、共通バス１７６に接続された揮発性かつ比較的高速のＳＲＡＭである。第２メモリ１８２には、少なくとも、被制御機器１３０との通信における通信状態や異常履歴等のＲＡＳ情報や入出力モジュールを通じて取得した被制御機器１３０の動作状態を示す情報を格納している。
　第３メモリ１８４は、共通バス１７６に接続された不揮発性のＲＡＭである。第３メモリ１８４は、電源１４８が切断された場合に、第１メモリ１７４や第２メモリ１８２に格納されたデータの一部をバックアップするために用いられる。したがって、少なくとも、電源１４８が切断されている間、データを保持する機能を有している。ここでは、不揮発性のＲＡＭを挙げているが、内蔵または外付けのコンデンサ等を用い、メモリの記憶内容を想定される時間保持可能な揮発性のＲＡＭを用いることもできる。以下、主回路１５４の機能部によってバックアップを行う電源切断対処方法の流れを説明する。
（電源切断対処方法）
　図５は、電源切断対処方法の処理の流れを示したフローチャートである。電力検出部１５８は、電源電圧ＶＳが第１閾値Ｖ１未満であるか否か監視し（Ｓ１）、電源電圧ＶＳが第１閾値Ｖ１以上の間（Ｓ１におけるＮＯ）、監視処理を繰り返す。ここで、電源電圧ＶＳが第１閾値Ｖ１未満となると（Ｓ１におけるＹＥＳ）、電力検出部１５８は、アクセス素子１７８に割込信号を送信する（Ｓ２）。
　アクセス素子１７８は、電力検出部１５８から電源電圧ＶＳが第１閾値Ｖ１未満となったことを受けると、その旨をプロセッサ１７０に伝達するとともに、プロセッサ１７０、アクセス素子１７８、第１メモリ１７４、第２メモリ１８２、および、第３メモリ１８４以外の素子を停止する（Ｓ３）。
　プロセッサ１７０は、自己の制御プログラムに基づいて、第１メモリ１７４の情報をバックアップすべく、第１メモリ１７４に格納された、バックアップが必要なデータを第３メモリ１８４に転送し、転送が完了するとアクセス素子１７８に完了信号を伝達する（Ｓ４）。バックアップ処理の開始契機は第１閾値Ｖ１であり、主回路１５４では、第２閾値Ｖ２を意識する必要はない。
　また、プロセッサ１７０は、第２メモリ１８２内においてバックアップの対象となるデータのアドレスやサイズ、また、第３メモリ１８４に格納すべきアドレスについて、アクセス素子１７８に伝達し、アクセス素子１７８は、それらの情報を保持する（Ｓ５）。
　第１メモリ１７４から第３メモリ１８４へのデータの転送が完了すると（完了信号を受信すると）、アクセス素子１７８は、動作モードの変更信号を出力して、プロセッサ１７０の動作モードを、通常モードから省電力モードに移行させる（Ｓ６）。また、プロセッサ１７０を起動、停止可能な別途の監視装置が設けられている場合、アクセス素子１７８は、プロセッサ１７０を停止することもできる。そして、アクセス素子１７８は、第２メモリ１８２に格納された、バックアップが必要なデータを第３メモリ１８４に転送する（Ｓ７）。
　このとき、アクセス素子１７８は、第２メモリ１８２および第３メモリ１８４に共通バス１７６を通じて接続されており、プロセッサ１７０と独立して第２メモリ１８２から第３メモリ１８４にデータを転送する。プロセッサ１７０と独立して転送とは、プロセッサ１７０から制御指令を受けたり、プロセッサ１７０に処理を委ねることなく、アクセス素子１７８のみの判断でデータを転送することである。
　アクセス素子（ＰＧＡやＡＳＩＣ）１７８は、論理回路やその動作タイミングを任意に設定することができる。したがって、第１閾値Ｖ１未満となった旨の割込信号と、プロセッサ１７０からの完了信号とに基づいて論理回路を有効化し、第２メモリ１８２や第３メモリ１８４への制御信号を適切なタイミングで生成することができる。第２メモリ１８２や第３メモリ１８４への制御信号は後ほど詳述する。
　このように第１メモリ１７４に引き続き、第２メモリ１８２のデータも第３メモリ１８４に転送される。このとき、第２メモリ１８２から第３メモリ１８４へのデータ転送には、プロセッサ１７０が関与しておらず、プロセッサ１７０より消費電力の少ないアクセス素子１７８（ハードウェア）のみで実現しているので、プロセッサ１７０を迅速に省電力モードに移行することができる。したがって、従来のように、すべてのメモリのバックアップ処理にプロセッサ１７０が関与する場合と比較して、バックアップ処理に要する電力消費の低減を図ることが可能となる。
　また、本実施形態において、アクセス素子１７８は、第２メモリ１８２から第３メモリ１８４へデータを転送する際、第２メモリ１８２のデータの読み出しを行い、データが共通バス１７６に出力されている間に、データを第３メモリ１８４に書き込む。
　図６は、データ転送の詳細なタイミングを示したタイミングチャートである。例えば、第２メモリ１８２の任意のアドレスＡに格納されたデータＢを、第３メモリ１８４に転送する例を挙げる。ここでは、第３メモリ１８４の記憶容量を第２メモリ１８２の記憶容量以上とし、第２メモリ１８２と第３メモリ１８４とのアドレス空間（メモリマップ）を等しくしている。
　アクセス素子１７８は、共通バス１７６のアドレス線にアドレスＡを出力することで第２メモリ１８２および第３メモリ１８４の任意のアドレスＡを指定し、第２メモリ１８２の／ＲＤ信号のみを直接制御することで、第２メモリ１８２のデータＢを共通バス１７６のデータ線に読み出す。ただし、ここでは、ＣＳ（Chip Select）等の他の許可信号を省略している。
　そして、共通バス１７６のアドレス線にアドレスＡが出力され、かつ、共通バス１７６のデータ線にデータＢが出力されている間に、アクセス素子１７８は、第３メモリ１８４の／ＷＲ信号のみを直接制御することで、共通バス１７６のデータ線に出力されているデータＢを第３メモリ１８４に書き込むことができる。
　データの読み出しと書き込みを、従来では、別のタイミングで行っていたところ、本実施形態では、同タイミングで行うことができるので、データ転送を高速化することができ、バックアップ処理の短縮化を図ることができる。また、短縮化に伴う時間を他のバックアップ処理に利用することも可能となる。さらに、データの転送負荷も削減できるので、バックアップ処理に費やす電力も大幅に削減することができる。したがって、コンデンサ１５６ａの容量を小さくすることができ、専有面積やコスト面で有利になる。
　以上、説明した、プログラマブルコントローラ１２０によると、バックアップ処理の手順を工夫し、コンデンサ１５６ａの容量の不要な増大化を回避することが可能となる。
　具体的に、電源１４８が切断された場合の電力供給について、コンデンサ１５６ａから電力の供給を受けるタイミングを遅らせることで、バックアップに許容される最大時間を延長することができる。また、バックアップが必要なデータが増加した場合においてもコンデンサ１５６ａの容量を増やすことなく安定かつ確実にバックアップが可能となる。また、バックアップが必要なデータの増加がない場合、逆に、コンデンサ１５６ａの容量を小さく変更することができ、占有面積やコストの低減を図ることも可能となる。
　また、バックアップ処理においても、アクセス素子１７８がプロセッサ１７０と独立してデータの転送処理を行うことで、プロセッサ１７０を省電力モードに移行させ、消費電力の低減を図ることができる。また、そのバックアップ処理において、読み出しと書き込みのタイミングを合わせることで、さらなる時間短縮と消費電力の低減を図ることが可能となる。
　以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明はかかる実施形態に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
　なお、本明細書の電源切断対処方法の各工程は、必ずしもフローチャートとして記載された順序に沿って時系列に処理する必要はなく、並列的あるいはサブルーチンによる処理を含んでもよい。
　本発明は、被制御機器に対する制御処理をプログラミング可能なプログラマブルコントローラ、および、電源切断時における電源切断対処方法に利用することができる。
１００  …プログラマブルコントロールシステム
１１０  …管理装置
１２０  …プログラマブルコントローラ
１３０  …被制御機器
１４８  …電源
１５６ａ  …コンデンサ
１５６ｂ  …第２ダイオード（逆流防止用ダイオード）
１５６ｃ  …スイッチ
１５８  …電力検出部
１６０  …電力供給ライン
１７０  …プロセッサ
１７６  …共通バス
１７８  …アクセス素子
１８２  …第２メモリ（被バックアップメモリ）
１８４  …第３メモリ（バックアップメモリ）

Claims (13)

  1. 　共通バスを通じて制御可能な被バックアップメモリと、
    　前記共通バスを通じて制御可能なバックアップメモリと、
    　前記被バックアップメモリおよび前記バックアップメモリに前記共通バスを通じて接続されたアクセス素子と、
    　電源電圧が、予め定められた第１閾値未満となったことを検出する電力検出部と、
    を備え、
    　前記アクセス素子は、電源電圧が前記第１閾値未満となると、前記被バックアップメモリのデータを前記バックアップメモリに退避することを特徴とするプログラマブルコントローラ。
  2. 　前記アクセス素子は、前記被バックアップメモリのデータの読み出しを行い、該データが前記共通バスに出力されている間に、該データを前記バックアップメモリに書き込むことを特徴とする請求項１に記載のプログラマブルコントローラ。
  3. 　前記共通バスに接続されたプロセッサをさらに備え、
    　前記アクセス素子は、電源電圧が前記第１閾値未満となると、前記プロセッサの動作モードを、通常モードより消費電力の少ない省電力モードに移行させることを特徴とする請求項１または２に記載のプログラマブルコントローラ。
  4. 　前記プロセッサは、該プロセッサのみがアクセス可能な専用メモリを有し、
    　前記プロセッサが、前記専用メモリのデータを前記バックアップメモリに退避した後、前記アクセス素子は、前記プロセッサの動作モードを前記省電力モードに移行させることを特徴とする請求項３に記載のプログラマブルコントローラ。
  5. 　前記アクセス素子の消費電力は、前記プロセッサの消費電力より少ないことを特徴とする請求項３または４のいずれか１項に記載のプログラマブルコントローラ。
  6. 　電源からの電力供給ラインに、逆流防止用ダイオードおよびスイッチを介して接続された、電力を蓄積するコンデンサをさらに備え、
    　前記電力検出部は、電源電圧が前記第１閾値未満になったことに加え、該第１閾値より小さい第２閾値未満になったことを検出し、
    　前記スイッチは、電源電圧が前記第２閾値以上である間、前記コンデンサと前記プロセッサとを非接続に維持し、電源電圧が前記第２閾値未満となると、前記コンデンサと前記プロセッサとを接続することを特徴とする請求項３から５のいずれか１項に記載のプログラマブルコントローラ。
  7. 　電源からの電力供給ラインにスイッチを介して接続された、電力を蓄積するコンデンサをさらに備え、
    　前記電力検出部は、電源電圧が前記第１閾値未満になったことに加え、該第１閾値より小さい第２閾値未満になったことを検出し、
    　前記スイッチは、電源電圧が前記第１閾値未満かつ第２閾値以上である間、前記コンデンサと前記プロセッサとを非接続に維持し、電源電圧が前記第１閾値以上または前記第２閾値未満である間、前記コンデンサと前記プロセッサとを接続することを特徴とする請求項３から５のいずれか１項に記載のプログラマブルコントローラ。
  8. 　プロセッサと、
    　電源から前記プロセッサまでの電力供給ラインに、逆流防止用ダイオードおよびスイッチを介して接続された、電力を蓄積するコンデンサと、
    　電源電圧が、予め定められた第１閾値未満となったこと、および、該第１閾値より小さい第２閾値未満になったことを検出する電力検出部と、
    を備え、
    　電源電圧が前記第１閾値未満となると、前記プロセッサの動作モードを、通常より消費電力の少ない省電力モードに移行させ、
    　前記スイッチは、電源電圧が前記第２閾値以上である間、前記コンデンサと前記プロセッサとを非接続に維持し、電源電圧が前記第２閾値未満となると、前記コンデンサと前記プロセッサとを接続することを特徴とするプログラマブルコントローラ。
  9. 　プロセッサと、
    　電源から前記プロセッサまでの電力供給ラインにスイッチを介して接続された、電力を蓄積するコンデンサと、
    　電源電圧が、予め定められた第１閾値未満となったこと、および、該第１閾値より小さい第２閾値未満になったことを検出する電力検出部と、
    を備え、
    　電源電圧が前記第１閾値未満となると、前記プロセッサの動作モードを、通常より消費電力の少ない省電力モードに移行させ、
    　前記スイッチは、電源電圧が前記第１閾値未満かつ第２閾値以上である間、前記コンデンサと前記プロセッサとを非接続に維持し、電源電圧が前記第１閾値以上または前記第２閾値未満である間、前記コンデンサと前記プロセッサとを接続することを特徴とするプログラマブルコントローラ。
  10. 　共通バスを通じて制御可能な被バックアップメモリと、該共通バスを通じて制御可能なバックアップメモリと、該被バックアップメモリおよび該バックアップメモリに該共通バスを通じて接続されたアクセス素子と、電源電圧が、予め定められた第１閾値未満となったことを検出する電力検出部とを備えるプログラマブルコントローラにおいて、
    　前記アクセス素子は、
    　電源電圧が前記第１閾値未満となると、前記被バックアップメモリからデータを読み出し、
    　前記バックアップメモリに前記データを書き込むことを特徴とする電源切断対処方法。
  11. 　前記アクセス素子は、前記被バックアップメモリのデータの読み出しを行い、該データが前記共通バスに出力されている間に、該データを前記バックアップメモリに書き込むことを特徴とする請求項１０に記載の電源切断対処方法。
  12. 　プロセッサと、電源から該プロセッサまでの電力供給ラインに、逆流防止用ダイオードおよびスイッチを介して接続された、電力を蓄積するコンデンサと、電源電圧が、予め定められた第１閾値未満となったこと、および、該第１閾値より小さい第２閾値未満になったことを検出する電力検出部とを備えるプログラマブルコントローラにおいて、
    　電源電圧が前記第１閾値未満となると、前記プロセッサの動作モードを、通常より消費電力の少ない省電力モードに移行させ、
    　前記スイッチは、
    　電源電圧が前記第２閾値以上である間、前記コンデンサと前記プロセッサとを非接続に維持し、
    　電源電圧が前記第２閾値未満となると、前記コンデンサと前記プロセッサとを接続することを特徴とする電源切断対処方法。
  13. 　プロセッサと、電源から該プロセッサまでの電力供給ラインにスイッチを介して接続された、電力を蓄積するコンデンサと、電源電圧が、予め定められた第１閾値未満となったこと、および、該第１閾値より小さい第２閾値未満になったことを検出する電力検出部と、を備えるプログラマブルコントローラにおいて、
    　電源電圧が前記第１閾値未満となると、前記プロセッサの動作モードを、通常より消費電力の少ない省電力モードに移行させ、
    　前記スイッチは、
    　電源電圧が前記第１閾値未満かつ第２閾値以上である間、前記コンデンサと前記プロセッサとを非接続に維持し、
    　電源電圧が前記第１閾値以上または前記第２閾値未満である間、前記コンデンサと前記プロセッサとを接続することを特徴とする電源切断対処方法。
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