JPH08161886A

JPH08161886A - 記憶装置

Info

Publication number: JPH08161886A
Application number: JP6299167A
Authority: JP
Inventors: Toshiaki Kakimi; 利明垣見
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-12-02
Filing date: 1994-12-02
Publication date: 1996-06-21
Anticipated expiration: 2017-07-15
Also published as: JP3302847B2; US5640357A

Abstract

(57)【要約】【目的】セルフ・リフレッシュの動作を損うことなくバ
ックアップ電源で動作する回路部を最小限に抑え、また
増設時にバックアップ電源を消費する問題を解消し、バ
ックアップ時間を拡大しバッテリ容量を低減する。【構成】電源遮断でバックアップ電源線７６の電源供給
に切り替わり、バックアップ指示信号により記憶制御部
５２がダイナミックＲＡＭ５０のセルフ・リフレッシュ
動作を起動する。セルフ・リフレッシュ中は、ダイナミ
ックＲＡＭ５０へのＲＡＳ信号Ｅ６とＣＡＳ信号Ｅ７を
プルダウン抵抗６６，６８の接地接続でＬレベルに固定
する。バックアップ電源制御回路７２は、電源線７４か
らの電源入力時は入力電源を直接記憶部４８に出力し、
バックアップ電源線７６の電源入力に切り替わった際
は、バックアップ電源線７６からの入力電源を記憶部４
８に出力する。メモリユニットの増設時は、バックアッ
プ電源線７６から最初の電源入力を受けるが、記憶部４
８に対する電源出力の禁止状態となる。このため増設し
たメモリユニットのダイナミックＲＡＭ５０にはバック
アップ電源は供給されず、電力消費はない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、記憶装置に関し、特
に、装置電源の停止に伴いバックアップ電源に切り替え
ているときにセルフ・リフレッシュ動作で記憶内容を保
持する記憶装置に関する。

【０００２】

【従来の技術】従来、記憶装置にダイナミックＲＡＭを
用いた場合には、通常の動作状態において記憶内容を保
持するため、リフレッシュ動作を行っている。このリフ
レッシュ動作は、通常、上位装置からのアクセスによる
リフレッシュ指示信号をメモリ制御回路部で解読し、ダ
イナミックＲＡＭの制御信号であるＣＡＳ信号（Column
Address Strobe 信号）とＲＡＳ信号（Row Addres Stro
be 信号）を規定のタイミングで順次Ｌレベルとするこ
とで行われ、通常、ＣＡＳビフォーＲＡＳリフレッシュ
動作として知られている。このような通常のリフレッシ
ュ動作による消費電流は、例えば数十ミリアンペア程度
と比較的大きい。

【０００３】一方、装置電源が停止した場合には、バッ
テリ等の予備電源からダイナミックＲＡＭにバックアッ
プ電源を供給し、ダイナミックＲＡＭのもつセルフ・リ
フレッシュ機能を利用することにより、少ない消費電流
でスタティックＲＡＭのようにデータを保持することが
できる。電源バックアップ状態でのデータバックアップ
を実現するダイナミックＲＡＭセルフ・リフレッシュ機
能は、通常時とは異なり、ダイナミックＲＡＭに対しＣ
ＡＳ信号とＲＡＳ信号を規定のタイミングで順番にＬレ
ベルに規定時間以上、固定することで、ダイナミックＲ
ＡＭに内蔵しているリフレッシュ回路を起動し、自動的
にメモリ・セルをリフレッシュさせる。またセルフ・リ
フリッシュの動作中は、ＲＡＳ信号とＣＡＳ信号をＬレ
ベルに固定しておく。

【０００４】このダイナミックＲＡＭのセルフ・リフレ
ッシュ動作の消費電流は、例えば百数十マイクロアンペ
アと少なく、消費電力を抑え、長時間に亘る電源バック
アップを可能とする。また、装置電源をオン／オフする
ときにセルフ・リフレッシュ機能の働きを阻害しないよ
う、ＲＡＳ，ＣＡＳ信号線を確実にＬＯＷレベルに固定
できる回路にしなければならないため、従来の技術で
は、制御回路も含む記憶回路全体に対してバックアップ
電源を供給している。

【０００５】

【発明が解決しようとす課題】しかしながら、従来の記
憶装置にあっては、電源を供給するだけでデータを保持
するスタティックＲＡＭに比べ、セルフ・リフレッシュ
回路を動作させてデータを保持するダイナミックＲＡＭ
の消費電力が大きく、長時間のバックアップを実現する
ためには、かなりの容量を持つバッテリを必要とする。
しかも、従来の回路では、バックアップ中に制御回路部
も電力を消費するため、バックアップ時間を長くできな
い。

【０００６】また予め定めた最大構成になるまでダイナ
ミックＲＡＭを用いた記憶モジュールを増設可能な装置
構成とした場合、装置電源を停止してバックアップ電源
に切り替えた状態で記憶モジュールを増設することにな
る。しかし、新たに増設された記憶モジュールの記憶制
御回路部はバックアップ電源により動作状態となって
も、セルフ・リフレッシュ動作を開始させるシーケンス
動作を実行せず、セルフ・リフレッシュ動作とならない
ために通常動作時と同等の電力をバックアップ電源から
吸い上げる。通常動作時のダイナミックＲＡＭの消費電
力は、セルフ・リフレッシュ機能が働いている時に比べ
て数千倍になるため、急激にバッテリの電荷を消耗する
ことになる。

【０００７】また増設後に、記憶制御回路部からのＲＡ
Ｓ信号、ＣＡＳ信号を順次Ｌレベルにしてセルフ・リフ
レッシュ動作させたとしても、増設してからセルフ・リ
フレッシュ動作するまでに消費される電力は無視でき
ず、バッテリの消費が多くなる問題がある。本発明は、
このような従来の問題点に鑑みてなされたもので、セル
フ・リフレッシュの安定動作を損うことなく、バックア
ップ電源で動作する記憶制御部の回路を最小限に抑え、
同時に増設時にバックアップ電源を消費する問題を解消
し、セルフ・リフレッシュ動作時の消費電力を最小限に
抑えてバックアップ時間の拡大とバッテリ容量を低減で
きる記憶装置を提供することを目的とする。

【０００８】

【問題点を解決するための手段】図１は本発明の原理説
明図である。まず共通部として動作する電源制御部５４
が設けられる。電源制御部５４は、電源投入を指示され
ると、商用交流電源から得られた直流電源を電源線７４
に供給する。また電源遮断を指示されると、バッテリ等
を用いた予備電源からバックアップ電源線７６に直流電
源を供給した後に、電源線７４に対する電源供給を遮断
し、更にバックアップ指示信号Ｅ３を出力する。

【０００９】記憶部４８には、所定周期内のリフレッシ
ュ動作の繰返しにより記憶内容を保持するダイナミック
ＲＡＭ５０が設けられる。このダイナミックＲＡＭ５０
はセルフ・リフレッシュ回路を内蔵したタイプを使用す
る。記憶制御部５２は、上位装置からのアクセスによる
アクセス指示信号Ｅ４を受信すると、ダイナミックＲＡ
Ｍ５０にリード、ライト又はリフレッシュ動作を指示す
る制御信号を出力する。具体的には、所定のタイミング
でＲＡＳ信号とＣＡＳ信号を順次所定時間Ｌレベルにし
てダイナミックＲＡＭ５０にリード、ライト又はリフレ
ッシュ動作を行わせる。

【００１０】また記憶制御部５２は、電源制御回路５４
からバックアップ指示信号Ｅ３を受信した際に、ダイナ
ミックＲＡＭ５０にセルフ・リフレッシュ動作を指示す
る制御信号を出力する。具体的には、所定のタイミング
でＣＡＳ信号とＲＡＳ信号を順次Ｌレベルにしてダイナ
ミックＲＡＭ５０にセルフ・リフレッシュ動作を行わせ
る。

【００１１】ドライバ回路部６４は、記憶制御部５２の
リセット解除時にイネーブル状態となり、リセット状態
でデセーブル状態となり、イネーブル状態において記憶
制御部５２から出力された制御信号（ＣＡＳ，ＲＡＳ）
をダイナミックＲＡＭ５０の駆動信号に変換して記憶部
４８に出力する。バックアップ電源制御部７２は、電源
制御部５２からの電源線７４及びバックアップ電源線７
６を入力し、電源線７４からの電源入力時は、電源線７
４からの入力電源を記憶部４８に出力する。電源線７４
の電源入力からバックアップ電源線７６の電源入力に切
り替わった際は、バックアップ電源線７６からの入力電
源を記憶部４８に出力する。更に、バックアップ電源制
御回路７２は、メモリユニットを増設した場合のよう
に、メモリユニットがバックアップ電源線７６から最初
の電源入力を受けた際は、記憶部４８に対する電源出力
を禁止状態とする。このため増設したメモリユニットの
ダイナミックＲＡＭ５０にはバックアップ電源は供給さ
れず、電力消費はない。

【００１２】また記憶制御部５２は、ダイナミックＲＡ
Ｍ５０のセルフ・リフレッシュ動作を起動する制御信号
Ｅ６，Ｅ７をドライバ回路部６４に出力した後に、ドラ
イバ回路部６４にデセーブル制御信号Ｅ８を出力して、
ドライバ素子５６，５８による制御信号の出力を禁止す
る。ダイナミックＲＡＭ５０に対するドライバ回路部６
４からの信号線は、プルダウン抵抗６６，６８を介して
接地接続され、データバックアップ状態でＬレベルに固
定してダイナミックＲＡＭのセルフ・リフレッシュ動作
を保証する。

【００１３】更に、電源制御回路５４からの電源線７４
の電源電圧を監視し、電源供給の遮断で規定電圧以下に
低下したことを検知して記憶制御部５２にリセット信号
Ｅ５を出力する電源電圧監視部７０を設ける。ドライバ
回路部６４は、記憶制御部５２からのドライバ制御信号
Ｅ８を入力したオープンコレクタ・タイプのＮＡＮＤ回
路を有し、このＮＡＮＤ回路の他方の入力に電源電圧監
視部７０からのリセット信号Ｅ５を入力し、ＮＡＮＤ回
路に入力するドライバ制御信号Ｅ８のイネーブル状態及
び又はリセット信号Ｅ５の解除状態でドライバ素子５
６，５８をイネーブル状態とし、またドライバ制御信号
Ｅ８のデセーブル状態及び又はリセット信号Ｅ５の出力
状態でドライバ回路部６４をデセーブル状態とする。

【００１４】記憶制御部５２は、上位装置からのリード
／ライト指示の処理中に、電源制御部５４からバックア
ップ指示信号Ｅ３を受信した場合には、リード／ライト
指示に基づくダイナミックＲＡＭ５０のリード／ライト
動作を終了した後に、バックアップ指示に基づくダイナ
ミックＲＡＭ５０のセルフ・リフレッシュ動作を起動す
る。これにより装置電源の緊急遮断に伴うアクセス指示
によるリード／ライト処理と、バックアップ指示による
セルフ・リフレッシュ処理にダイナミックＲＡＭ５０の
セルフ・リフレッシュ動作が重複した場合の起動エラー
を防止する。

【００１５】電源制御回路５４は、バックアップ電源の
供給から装置電源の供給に戻した際に、記憶制御部５２
にバックアップ指示信号Ｅ３を出力した後に、バックア
ップ電源の供給を停止する。記憶制御部５２は、装置電
源の供給で動作を開始すると、まずバックアップ指示信
号を受信してダイナミックＲＡＭ５０のセルフ・リフレ
ッシュ動作を継続させ、次にバックアップ信号が停止す
ると、上位装置からリフレッシュ指示信号が正常に受信
されたことを条件に、ダイナミックＲＡＭのセルフ・リ
フレッシュ動作を解除する。これにより装置電源を戻し
た状態で上位装置のアクセスでリフレッシュ指示が正常
に行われない場合のデータ消失を防止する。

【００１６】バックアップ電源制御部７２は、電源線７
４からの電源入力を記憶部４８への電源線７８に直接出
力するダイオードと、このダイオードからの入力電源電
圧によりオンする第１のスイッチング回路と、バックア
ップ電源線７６からの電源入力時に、第１のスイッチン
グ回路がオン状態にあることを条件にオンして、バック
アップ電源線７６からの入力電源を記憶部４８への電源
線７８に出力する第２スイッチング回路とを備える。

【００１７】バックアップ電源制御回路７２は、更に、
電源線７４からの電源入力の停止時に、記憶部５０に対
しバックアップ電源を供給するか否か選択するバックア
ップ選択回路を設ける。このバックアップ選択回路は、
記憶部４８に対するバックアップ電源の供給の有無を選
択する選択スイッチ回路と、この選択スイッチ回路の第
１位置で第１のスイッチング回路の動作を許容し、第２
位置で第１スイッチング回路の動作を禁止する禁止回路
とを備える。更に、選択スイッチ回路は、回路基板に実
装されたオン位置とオフ位置をもつスイッチを使用す
る。また選択スイッチ回路は、上位装置からの指示信号
によりオン又はオフするラッチタイプのリレーユニット
でもよい。

【００１８】本発明の記憶装置は、記憶制御部５２、ダ
イナミックＲＡＭ５０を用いた記憶部４８、ドライバ回
路部６４、及びバックアップ電源回路７２を同じ回路基
板上に実装して筐体に対し着脱自在なメモリモジュール
を構成し、電源制御回路５４を筐体に共通モジュールと
して設け、メモリモジュールを規定の最大構成数の範囲
で筐体に増設自在とする。

【００１９】また１又は複数のメモリモジュールと共通
モジュールでメモリユニットを構成し、このメモリユニ
ットは、計算機装置の外部記憶に用いる半導体ディスク
装置に設けたり、計算機装置の主記憶ユニットに設けた
り、磁気ディスク装置、磁気テープ装置、光ディスク装
置等のデバイス装置を制御するファイル制御装置のバッ
ファメモリを構成したり、更に、磁気ディスク装置を制
御する磁気ディスク制御装置のバッファメモリを構成す
る。

【００２０】

【作用】このような本発明の記憶装置によれば、次の作
用が得られる。まず装置電源を停止した状態でのバック
アップ電源の供給は、ダイナミックＲＡＭとその入力回
路に限られるため、従来の記憶制御部およびドライバ回
路部等の記憶回路全体にバックアップ電源を供給してい
た場合に比べ、消費電力を低減できる。

【００２１】またバックアップ電源に切り替えた状態で
のセルフ・リフレッシュ動作を保証するため、ＲＡＳ信
号及びＣＡＳ信号の各信号線をプルダウン抵抗を介して
接地接続することで、確実にＬレベルを保つ。またバッ
クアップ指示信号に基づいて記憶制御部から所定のタイ
ミングでＣＡＳ信号とＲＡＳ信号を順次Ｌレベルとする
セルフ・リフリッシュ動作の制御シーケンスが終了した
状態で、電源低下を検出して記憶制御部を強制的にリセ
ットすることで、ドライバ回路部をデセーブル状態と
し、この状態に確実にＣＡＳ信号とＲＡＳ信号をＬレベ
ルに固定し、その後の電源遮断でのＬレベルへの固定を
保証する。

【００２２】更にメモリユニットを増設した場合、増設
したメモリユニットには、最初、バックアップ電源が供
給される。このように最初の電源供給がバックアップ電
源であると、バックアップ電源制御回路は、記憶部に対
する電源出力の禁止状態となっており、バックアップ電
源の供給状態での増設メモリユニットの記憶部には電源
は供給されず、不要なバッテリの消耗を防止できる。

【００２３】この結果、バックアップに要する電力消費
を最小に抑えることにより、バックアップ時間を従来よ
りも大幅に延ばすことができ、記憶装置の性能を高める
ことができる。

【００２４】

【実施例】

＜目次＞１．動作環境と筐体構造２．メモリユニットの回路構成３．電源遮断時の動作４．電源投入時の動作５．緊急電源遮断時の動作６．上位モジュール交換時の動作７．メモリユニット増設時の動作８．データバックアップの選択１．動作環境と筐体構造図２は、本発明の記憶装置が適用される動作環境の一例
である。図２において、上位装置として機能するプロセ
ッサユニット１０に対しては、主記憶ユニット１２が設
けられる。プロセッサユニット１０は例えば５つのチャ
ネルユニット１４−１〜１４−５を備えており、例えば
チャネルユニット１４−２からチャネルバス１６−１を
引き出してファイル制御装置２０のポート１８を接続し
ている。

【００２５】またチャネルユニット１４−５からチャネ
ルバス１６−２を引き出し、磁気ディスク制御装置３４
のポート３２に接続し、また半導体ディスク装置３８の
ポート３６を接続している。ファイル制御装置２０は例
えば３つのデバイスポート２２−１〜２２−３をもち、
それぞれデバイスバス２４−１〜２４−３を引き出し
て、磁気ディスク装置２６、磁気テープ装置２８および
光ディスク装置３０を接続している。磁気ディスク制御
装置３４は例えば２台の磁気ディスク装置２６−１，２
６−２を接続している。

【００２６】このような動作環境において、本発明の記
憶装置を構成するメモリユニット４０−１が主記憶ユニ
ット１２に設けられる。またファイル制御装置２０のバ
ッファメモリとして、本発明の記憶装置を構成するメモ
リユニット４０−２が設けられる。また磁気ディスク制
御装置３４のバッファメモリとして、本発明のメモリユ
ニット４０−３が設けられる。更に半導体ディスク装置
３８の記憶部として、本発明の記憶装置を構成するメモ
リユニット４０−４が設けられる。

【００２７】メモリユニット４０−１〜４０−４のそれ
ぞれは、メモリ素子としてダイナミックＲＡＭを使用し
ている。例えば、ディスク装置２６，２６−１，２６−
２のような機械的な動作を伴わない静的なディスク装置
としての半導体ディスク装置は、記憶媒体としてメモリ
ユニット４０−４を備えており、ダイナミックＲＡＭを
使用することにより、例えば最小構成で１２８ＭＢ、最
大構成で５１２ＭＢの記憶容量を実現する。

【００２８】図３は、図２の半導体ディスク装置３８の
筐体構造である。この筐体構造にあっては、上下に分け
て２つのメモリユニット４０−１１，４０−１２が設け
られている。メモリユニット４０−１１を例にとると、
電源制御モジュール４２−１が共通部として設けられて
おり、この電源制御モジュール４２−１に対し５つのメ
モリモジュール４４−１〜４４−５を収納している。下
側のメモリユニット４０−１２も同様であり、共通部と
しての電源制御モジュール４２−２に対し５つのメモリ
モジュール４４−６〜４４−１０を設けている。

【００２９】このような電源制御モジュール４２−１，
４２−２と、メモリモジュール４４−１〜４４−５，４
４−６〜４４−１０の組合せによって、本発明における
１つのメモリユニットが構成されている。メモリユニッ
ト４０−１１，４０−１２に設けられたメモリモジュー
ル４４−１〜４４−５，４４−６〜４４−１０は、最小
構成でメモリモジュールが１台であり、最大構成でメモ
リモジュールが５台となり、この範囲で必要に応じて増
設することが可能である。メモリモジュールの増設は、
装置の通常電源を停止し、バッテリからのバックアップ
電源によるデータバックアップ状態で行う。

【００３０】更に、半導体ディスク装置３８の筐体の左
下側には、予備電源としてバッテリ４６−１〜４６−８
が設けられており、商用交流電源から得ている装置の通
常電源の停止時にバッテリ４６−１〜４６−８からのバ
ックアップ電源の供給に切り替わる。２．メモリユニットの回路構成図４は、本発明による記憶装置一実施例である。本発明
の記憶装置は、メモリユニット４０と、増設可能なメモ
リモジュール４４に対する共通部として設けられた電源
制御回路５４で構成される。メモリモジュール４４には
記憶部４８が設けられ、記憶部４８にはダイナミックＲ
ＡＭ５０が設けられている。ダイナミックＲＡＭ５０と
しては、セルフ・リフレッシュ回路を内蔵したものを使
用する。このようなセルフ・リフレッシュ回路を内蔵し
たダイナミックＲＡＭとしては、例えばＮＥＣ製のμＰ
Ｄ４２Ｓ１６４００Ｌの１６ＭビットダイナミックＲＡ
Ｍを使用することができる。

【００３１】図５は、ダイナミックＲＡＭ５０のパッケ
ージ構造の説明図である。このダイナミックＲＡＭ５０
は２６ピン構造である。各ピンはＡ０〜Ａ１１がアドレ
ス入力Ｉ／Ｏ１〜Ｉ／Ｏ４がデータ入出力端子、ＲＡＳ
がロウ・アドレス・ストローブ端子、ＣＡＳがカラム・
アドレス・ストローブ端子、ＷＥがライト・イネーブル
端子、ＯＥが出力イネーブル端子、Ｖｃｃが電源端子、
ＧＮＤが接地端子となる。

【００３２】図４の記憶部４８にあっては、図５のダイ
ナミックＲＡＭのリフレッシュ動作とセルフ・リフレッ
シュ動作の制御を行うことから、ＲＳ端子とＣＳ端子に
対する制御系のみを示している。図６は、図４の記憶制
御部５２より出力されるＲＡＳ信号Ｅ６とＣＡＳ信号Ｅ
７によるダイナミックＲＡＭ５０のリフレッシュ動作の
タイミングチャートである。

【００３３】まず図６（Ａ）は、通常の電源供給状態に
おいて上位装置からのアクセス指示信号を受けて出力さ
れるリード又はライトのためのタイミングチャートであ
る。即ち、上位装置からのアクセス指示信号を解読する
と、まずＲＡＳ信号Ｅ６が所定のタイミングでＨレベル
からＬレベルに立ち下がり、その後、所定のタイミング
遅れをもってＣＡＳ信号Ｅ７がＨレベルからＬレベルに
立ち下がり、これによってダイナミックＲＡＭ５０にお
けるリード又はライト動作が行われる。

【００３４】図６（Ｂ）は、通常電源を停止してバッテ
リからのバックアップ電源に切り替わる際に、セルフ・
リフレッシュ動作を起動するためのＲＡＳ信号Ｅ６とＣ
ＡＳ信号Ｅ７のタイミングチャートである。例えば時刻
ｔ１で装置電源からバックアップ電源への切替えに伴う
バックアップ指示信号Ｅ３がＬレベルからＨレベルに立
ち上がると、このバックアップ指示信号Ｅ３に基づき、
まず所定のタイミングでＣＡＳ信号Ｅ７がＨレベルから
Ｌレベルに立ち下がり、続いてＲＡＳ信号Ｅ６が所定の
タイミング遅れをもってＨレベルからＬレベルに立ち下
がる。

【００３５】このようなＣＡＳビフォーＲＡＳにより、
ダイナミックＲＡＭ５０に内蔵しているセルフ・リフレ
ッシュ回路が起動し、ＲＡＳ信号Ｅ６およびＣＡＳ信号
Ｅ７が共にＬレベルに固定されている間、百数十マイク
ロアンペア程度の少ない消費電流でメモリセルのリフレ
ッシュ動作を定期的に繰り返すセルフ・リフレッシュ動
作が行われる。

【００３６】図６（Ｃ）は、装置電源による動作中に故
障などによる緊急電源遮断指示が行われて、時刻ｔ１で
図６（Ｂ）のようにバックアップ指示信号Ｅ３がＨレベ
ルに立ち上がって、セルフ・リフレッシュ動作のための
ＲＡＳ信号Ｅ６，ＣＡＳ信号Ｅ７の出力指示が行われ、
このとき上位装置からのアクセスによるリード／ライト
指示で同時に図６（Ａ）によるＲＡＳ信号Ｅ６が時刻ｔ
２で出力指示され、更に続いてＣＡＳ信号Ｅ７の出力指
示が行われたときのＲＡＳ信号Ｅ６，ＣＡＳ信号Ｅ７の
出力状態である。

【００３７】このように図６（Ａ）のアクセスによるリ
ード／ライト指示と図６（Ｂ）の電源バックアップに基
づくセルフ・リフレッシュ指示が重複した場合には、両
者のＯＲによるＲＡＳ信号Ｅ６とＣＡＳ信号Ｅ７の出力
が行われる。即ち、時刻ｔ２のタイミングで図６（Ａ）
のリフレッシュ指示によるＲＡＳ信号Ｅ６によりＨレベ
ルからＬレベルに立ち下がり、その直後のタイミングで
図６（Ｂ）の電源バックアップ指示に基づくＣＡＳ信号
Ｅ７の出力でＨレベルからＬレベルに切り替わる。

【００３８】このような図６（Ｃ）のＲＡＳ信号Ｅ６と
ＣＡＳ信号Ｅ７の出力では、図６（Ｂ）のセルフ・リフ
レッシュ動作のための信号出力とは順番が逆のため、ダ
イナミックＲＡＭ５０のセルフ・リフレッシュ動作を起
動することができず、電源バックアップ状態でデータ保
持が保証できなくなる。本発明にあっては、このような
図６（Ｃ）の状態を発生せずに、確実にバックアップ指
示信号Ｅ３に基づきダイナミックＲＡＭ５０のセルフ・
リフレッシュ動作の起動を可能とする。

【００３９】再び図４を参照するに、ダイナミックＲＡ
Ｍ５０を備えた記憶部４８に対しては、記憶制御部５２
とドライバ回路部６４が設けられる。記憶制御部５２に
対しては、上位装置からアクセス指示信号Ｅ４が入力さ
れている。アクセス指示信号Ｅ４は、その内容を解読す
ることでリード動作、ライト動作あるいはリフレッシュ
動作の各指示を判別することができる。

【００４０】記憶制御部５２でアクセス指示信号Ｅ４か
らリード／ライト動作の指示を判別すると、図６（Ａ）
のようなタイミングでＲＡＳ信号Ｅ６とＣＡＳ信号Ｅ７
をドライバ回路部６４に出力する。ドライバ回路部６４
にはイネーブル端子付きのドライバ５６，５８が設けら
れる。このようなドライバ５６，５８としては、例えば
ＴＩ社製のＳＮ７４ＬＶＴ１６２４４などのドライバ素
子を使用することができる。

【００４１】ドライバ５６，５８のイネーブル端子は、
抵抗６２により電源電圧Ｖｃｃにプルアップされ、更に
ＮＡＮＤ回路６０からの制御信号を受けている。ＮＡＮ
Ｄ回路６０に対しては、記憶制御部５２よりドライバ制
御信号Ｅ８が出力されている。ドライバ制御信号Ｅ８
は、記憶制御部５２のリセット解除状態でＨレベルにあ
り、またリセット解除状態で他方の入力端子のリセット
信号Ｅ５もＨレベルにあることから、Ｌレベル出力を生
じ、ＮＡＮＤ回路６０のＬレベル出力でドライバ５６，
５８をイネーブル状態とし、記憶制御部５２からのＲＡ
Ｓ信号Ｅ６およびＣＡＳ信号Ｅ７をダイナミックＲＡＭ
５０のドライバ信号Ｅ９，Ｅ１０に変換して出力する。

【００４２】一方、記憶制御部５２がリセット状態にな
ると、ドライバ制御信号Ｅ８はＬレベルに変化し、ＮＡ
ＮＤ回路６０の出力がＨレベルとなり、このためドライ
バ５６，５８はデセーブル状態（Ｈインピーダンス出力
状態）に制御され、記憶制御部５２からのＲＡＳ信号Ｅ
６，ＣＡＳ信号Ｅ７に基づくダイナミック５０へのドラ
イバ信号Ｅ９，Ｅ１０の出力を停止する。

【００４３】メモリモジュール４４に対する共通部とし
て設けられた電源制御回路５４は、オペレータの操作あ
るいは上位からの指示に基づく電源投入指示信号Ｅ１を
受けて電源投入動作を行い、一方、電源遮断指示信号Ｅ
２を受けると、バックアップ電源の供給状態に切り替え
た後に通常電源の停止動作を行う。電源制御回路５４か
らメモリモジュール４４に対しては、電源線７４が引き
出されている。

【００４４】電源線７４には電源投入指示信号Ｅ１に基
づく通常電源即ち商用交流電源からの整流で得られた直
流電源が供給され、この電源線７４からはメモリモジュ
ール４４の記憶制御部５２およびドライバ回路部６４に
対し、直接電源供給が行われている。また、ダイナミッ
クＲＡＭ５０を備えた記憶部４８に対しては、バックア
ップ電源制御回路７２のダイオード８０を経由して、記
憶部電源線７８により電源供給が行われている。

【００４５】また電源制御回路５４からメモリモジュー
ル４４に対しては、バックアップ電源線７６が引き出さ
れている。バックアップ電源線７６には、電源遮断指示
信号Ｅ２による電源遮断指示が行われた際に、電源線７
４に対する通常電源の供給状態でバックアップ電源の供
給が行われ、バックアップ電源の供給前に通常電源の供
給が行われたことを条件にバックアップ電源制御回路７
２が動作して、バックアップ電源線７６からの電源入力
を記憶部電源線７８に出力するようになる。

【００４６】バックアップ電源線７６にバックアップ電
源供給が行われて、予め定められた十分な時間が経過す
ると、電源制御回路５４は電源線７４に対する通常電源
の供給を遮断するようになる。更に電源制御回路５４
は、電源遮断指示信号Ｅ２に基づいてバックアップ電源
線７６に対するバッテリからのバックアップ電源の供給
を行うと同時に、記憶制御部５２に対しバックアップ指
示信号Ｅ３を出力する。バックアップ指示信号Ｅ３を受
けた記憶制御部５２は、図６（Ｂ）のタイミングチャー
トに示すように、所定のタイミングでドライバ回路部６
４に対しＣＡＳ信号Ｅ７とＲＡＳ信号Ｅ６を順次Ｌレベ
ルとし、ドライバ５６，５８を介したドライバ信号Ｅ
９，Ｅ１０のＬレベル出力によりダイナミックＲＡＭ５
０のセルフ・リフレッシュ動作を起動する。

【００４７】ダイナミックＲＡＭ５０のセルフ・リフレ
ッシュ動作が起動した後は、ドライバ信号Ｅ９，Ｅ１０
を確実にＬレベルに固定する必要がある。電源制御回路
５４による電源線７４に対する通常電源の供給を停止す
るまでは、記憶制御部５２が正常に動作していることか
ら、Ｌレベル出力となったＲＡＳ信号Ｅ６とＣＡＳ信号
Ｅ７によりダイナミックＲＡＭ５０のセルフ・リフレッ
シュ動作は保証できる。

【００４８】続いてバックアップ電源の供給に切り替え
ると、電源制御回路５４は電源線７４に対する通常電源
の供給を停止する。この電源線７４に対する電源供給の
停止状態で、記憶制御部５２およびドライバ回路部６４
の電源電圧が低下して回路状態が不安定となり、この状
態でのドライバ信号Ｅ９，Ｅ１０のＬレベルの固定状態
を確実に行わなければならない。

【００４９】このため、電源線７４に対し電源電圧監視
部７０が設けられている。電源電圧監視部７０は、電源
線７４の電源電圧が予め定めた規定電圧以下に低下する
とリセット信号Ｅ５を出力する。電源電圧監視部７０と
しては、例えば富士通製ＡＦ７７１の電源電圧監視用Ｉ
Ｃを使用することができる。電源線７０に対する通常電
源の供給停止に伴って、電源電圧監視部７０よりリセッ
ト信号Ｅ５が出力されると、記憶制御部５２はリセット
状態となって、ドライバ制御信号Ｅ８をＬレベルとす
る。このときＮＡＮＤ回路６０に対する他方の入力のリ
セット信号Ｅ５もＬレベルとなるため、ＮＡＮＤ回路６
０の出力はＨレベルとなる。

【００５０】ＮＡＮＤ回路６０としては、オープンコレ
クタ・タイプのものを使用しているため、Ｈレベル出力
状態ではオープンコレクタ状態となって、入出力側は電
気的に切り離され、ドライバ５６，５８は抵抗６２によ
るプルアップで得られたＨレベル状態に基づき、デセー
ブル状態に制御される。このようなドライバ５６，５８
のデセーブル状態の制御で、ダイナミックＲＡＭ５０に
対するドライバ５６，５８からの出力ラインは、プルダ
ウン抵抗６６，６８を介してＬレベルに固定され、ＲＡ
Ｓドライバ信号Ｅ９およびＣＡＳドライバ信号Ｅ１０を
Ｌレベルに固定してダイナミックＲＡＭ５０のセルフ・
リフレッシュ動作を保証する。

【００５１】バックアップ電源制御回路７２は、電源線
７４に電源制御回路５４より通常電源が供給された状態
にあっては、ダイオード８０を介して記憶部電源線７８
に直接電源を供給している。一方、電源線７４に通常電
源が供給された状態で、電源遮断指示信号Ｅ２に基づい
てバックアップ電源線７６にバッテリからのバックアッ
プ電源が供給されると、トランジスタ８２，８８を備え
たスイッチング回路の動作で、トランジスタ８２を経由
して記憶部電源線７８に電源線７４と並列的に電源を供
給する状態になる。

【００５２】このように電源線７４とバックアップ電源
線７６からの記憶部電源線７８に対する並列的な電源供
給状態で電源線７４に対する通常電源の供給を停止する
と、トランジスタ８２，８８のオン状態が維持され、結
果としてバックアップ電源線７６による記憶部電源線７
８に対する電源供給に切り替わる。バックアップ電源制
御回路７２を詳細に説明すると、まずトランジスタ８
８，抵抗９０，９４，９６およびダイオード９２によっ
て第１のスイッチング回路を構成する。この第１のスイ
ッチング回路は、電源線７４に対する通常電源の供給が
あると、抵抗９４，９６によるバイアスでトランジスタ
８８をオンし、抵抗９０，ダイオード９２およびトラン
ジスタ８８となる経路で電流を流している。

【００５３】またトランジスタ８２，抵抗８４，８６に
よって第２のスイッチング回路を構成している。第２の
スイッチング回路は、第１のスイッチング回路のトラン
ジスタ８８のオン状態でバックアップ電源線７６に電源
が供給されると、抵抗８４，８６の分圧電圧によるベー
スバイアスを受けてトランジスタ８２がオンする。この
ため、トランジスタ８２を経由してバックアップ電源線
７６から記憶部電源線７８に対する電源供給が行われる
ことになる。トランジスタ８８，８２のオン状態で電源
線７４に対する通常電源を停止しても、バックアップ電
源線７６からの電源供給でトランジスタ８２，８８のオ
ン状態は維持される。一方、電源線７４に電源供給を行
っていない状態でバックアップ電源線７６にのみ電源供
給を行っても、トランジスタ８８，８２はオンせず、バ
ックアップ電源線７６から記憶部電源線７８に対し電源
を供給することができない。即ち、電源線７４に電源供
給が行われていないことから第１のスイッチング回路の
トランジスタ８８はオフとなっており、この状態でバッ
クアップ電源線７６に電源を供給しても、トランジスタ
８８がオフであることから抵抗８４，８６によるトラン
ジスタ８２のバイアス電圧は生成できず、トランジスタ
８２はオフのままであり、バックアップ電源線７６から
記憶部電源線７８に電源を供給することはできない。こ
のバックアップ電源線７６にのみ最初から電源を供給し
たときの動作は、後の説明で明らかにするように、メモ
リモジュール４４の増設時に起きる。３．電源遮断時の動作図４において、通常時は電源制御回路５４から電源線７
４に対し電源供給が行われており、メモリモジュール４
４の記憶制御部５２とドライバ回路部６４は電源線７４
から直接電源供給を受け、また記憶部４８はバックアッ
プ電源回路７２のダイオード８０を経由して記憶部電源
線７８より電源供給を受けている。この状態で、バック
アップ電源制御回路７２のトランジスタ８８はオン、ト
ランジスタ８２はオフとなっている。

【００５４】電源制御回路５４に対し、電源遮断指示信
号Ｅ２による装置電源の遮断指示が出されると、電源制
御回路５４はメモリモジュール４４の記憶制御部５２に
バックアップ指示信号Ｅ３を出力する。バックアップ指
示信号Ｅ３を受信した記憶制御部５２は、図６（Ｂ）の
ように、ＣＡＳ信号Ｅ７とＲＡＳ信号Ｅ６を順次Ｌレベ
ルとし、ダイナミックＲＡＭ５０のセルフ・リフレッシ
ュ動作を起動する。

【００５５】このとき記憶制御部５２からのドライバ制
御信号Ｅ８はＨレベルにあり、また電源電圧監視部７０
からのリセット信号Ｅ５もリセット解除状態でＨレベル
にあることから、ＮＡＮＤ回路６０の出力はＬレベルと
なり、ドライバ５６，５８をイネーブル状態としてい
る。このため、ＲＡＳ信号Ｅ６，ＣＡＳ信号Ｅ７はドラ
イバ５６，５８でそれぞれドライバ信号Ｅ９，１０に変
換され、ダイナミックＲＡＭ５０のセルフ・リフレッシ
ュ動作を起動する。

【００５６】バックアップ指示信号Ｅ３の出力から規定
時間を経過すると、電源制御回路５４はバックアップ電
源線７６にバッテリからの電源供給を行う。このため、
バックアップ電源制御回路７２のトランジスタ８２がオ
ンし、バックアップ電源線７６からも記憶部電源線７８
に電源供給が行われた状態になる。バックアップ電源の
供給から規定時間を経過すると、電源制御回路５２は電
源線７４に対する装置電源の供給を停止する。

【００５７】装置電源の供給が停止すると電源線７４の
電源電圧が低下し、電源電圧監視部７０は電源電圧が規
定電圧に低下するとリセット信号Ｅ５を記憶制御部５２
およびＮＡＮＤ回路６０に出力する。リセット信号Ｅ５
を受けた記憶制御部５２は、リセット状態となって、ド
ライバ回路部６４に対するドライバ制御信号Ｅ８をＬレ
ベルとする。

【００５８】このときリセット信号Ｅ５もＬレベルにあ
ることから、ＮＡＮＤ回路６０はオーブンコレクタ状態
となって出力がＨレベルとなり、ドライバ５６，５８を
デセーブル状態とし、出力ライン側をＨインピーダンス
状態で切り離す。これによってドライバ５６，５８から
のＲＡＳドライバ信号Ｅ９，ＣＡＳドライバ信号Ｅ１０
の各信号ラインはプルダウン抵抗６６，６８による接地
接続でＬレベルに固定され、バックアップ電源の供給中
におけるダイナミックＲＡＭ５０のセルフ・リフレッシ
ュ動作を保証する。４．電源投入時の動作次に、電源制御回路部５４に対し電源投入指示信号Ｅ１
による装置電源の投入指示が行われると、電源制御回路
５４はメモリモジュール４４の記憶制御部５２にバック
アップ指示信号Ｅ３を出力すると同時に、電源線７４に
対する装置電源の供給を開始する。電源線７４の電源電
圧が規定値になるまでは、電源電圧監視部７０からＬレ
ベルとなるリセット信号Ｅ５が出力されているため、装
置電源の遮断時と同様、電源線７４からの電源供給を受
けた記憶制御部５２およびドライバ回路部６４の各々は
リセット状態に保たれ、ダイナミックＲＡＭ５０に対す
るＲＡＳドライバ信号Ｅ９およびＣＡＳドライバ信号Ｅ
１０のＬレベルの固定状態を継続し、セルフ・リフレッ
シュ動作の安定した継続を保証している。

【００５９】電源線７４に対する装置電源の供給から、
記憶制御部５２、ドライバ回路部６４および記憶部４８
の各々が安定して動作可能な十分な電源電圧の供給を受
ける規定時間を経過すると、電源制御回路５４はバック
アップ電源線７６に対するバッテリからの電源供給を停
止する。これによって、バックアップ電源線７６による
電源供給から電源線７４による装置電源の供給に切り替
わる。

【００６０】更に、電源制御回路５４はバックアップ電
源線７６に対する電源供給を停止すると同時に、記憶制
御部５２に対するバックアップ指示信号Ｅ３の出力を停
止する。バックアップ指示信号Ｅ３の停止を受けた記憶
制御部５２は、この時点で電源電圧監視部７０からのリ
セット信号Ｅ５は解除されてＨレベルになっていること
から、ドライバ回路部６４に対するドライバ制御信号Ｅ
８をＨレベルとし、ＮＡＮＤ回路６０の出力がＬレベル
に立ち下がることで、ドライバ５６，５８をイネーブル
状態に切り替える。

【００６１】これによってドライバ５６，５８は動作可
能となり、記憶制御部５２において上位装置からのアク
セス指示信号Ｅ４からリフレッシュ指示信号を解読した
際のダイナミックＲＡＭ５０のセルフ・リフレッシュ解
除動作が可能となる。記憶制御部５２はドライバ制御信
号Ｅ８をＨレベルとした後、規定のタイミングでＲＡＳ
信号Ｅ６とＣＡＳ信号Ｅ７をＨレベルに戻し、これによ
ってダイナミックＲＡＭ５０のセルフ・リフレッシュ動
作を停止させる。５．緊急電源遮断時の動作通常、装置電源を切断するときは、本発明のメモリモジ
ュール４４を含むシステムの停止に必要な処理動作が完
了しているが、電源供給元の事故や上位装置に接続され
た別の装置の故障などにより、メモリユニットの動作中
に装置電源が強制的に遮断され、バッテリによるバック
アップ電源に切り替わる場合がある。

【００６２】このようにメモリモジュール４４の動作中
に緊急的に電源制御回路５４に電源遮断指示信号Ｅ２に
よる装置電源の遮断が指示された場合は、記憶制御部５
２が上位装置からのリード又はライト動作のためのアク
セス指示信号Ｅ４を受けて処理中に、電源制御回路５４
から同時にバックアップ指示信号Ｅ３を受信することに
なる。

【００６３】この結果、図６（Ｃ）に示すように、上位
装置からのアクセスによるリード／ライト動作とバック
アップ指示信号によるセルフ・リフレッシュの信号が重
なり合い、ダイナミックＲＡＭ５０のセルフ・リフレッ
シュ動作を起動できず、データを消失することになる。
このような図６（Ｃ）の異常タイミングによるセルフ・
リフレッシュ動作の起動不能を回避するため、図４の記
憶制御部５２は、図７の構成を有する。図７において、
記憶制御部５２は、ＡＮＤ回路９８、インバータ１０
０，１０６、プロトコル制御回路１０２、メモリアクセ
ス制御回路１０４、ＯＲ回路１０８およびラッチ回路１
１０で構成される。

【００６４】装置電源が正常に供給されている通常動作
時、リセット信号Ｅ５はＨレベルにあり、またバックア
ップ指示信号Ｅ３はＬレベルとなっている。バックアッ
プ指示信号Ｅ３はインバータ１００による反転でＨレベ
ルとなって、ＡＮＤ回路９８の一方に入力して許容状態
としており、このため、上位装置からのアクセス指示信
号Ｅ４がくるとアクセス指示信号Ｅ４はＡＮＤ回路９８
を通ってラッチ回路１１０に保持され、ラッチ回路１１
０はアクセス指示信号Ｅ４の内容を示すアクセスタイプ
信号Ｅ１８をメモリアクセス制御回路１０４に出力す
る。

【００６５】同時に、ＡＮＤ回路９８を通ったアクセス
指示信号Ｅ４はプロトコル制御回路１０２に入力され、
プロトコル制御回路１０２はメモリアクセス制御回路１
０４にタイミング信号Ｅ１３を出力する。メモリアクセ
ス制御回路１０４は、プロトコル制御回路１０２からの
タイミング信号Ｅ１３およびラッチ回路１１０からのア
クセスタイプ信号Ｅ１８を受けて、アクセス指示信号の
内容がリード、ライトまたはリフレッシュのいずれかを
解読し、解読した指示内容に従ってＲＡＳ信号Ｅ６、Ｃ
ＡＳ信号Ｅ７およびドライバ制御信号Ｅ８を出力する。

【００６６】また一連のアクセス処理が終了すると、プ
ロトコル制御回路１０２はクリア信号Ｅ１４をＯＲ回路
１０８を介してラッチ回路１１０に出力し、ラッチ回路
１１０が保持しているアクセス指示信号Ｅ４の内容を消
去する。更にメモリアクセス制御回路１０４は、ラッチ
回路１１０からアクセスタイプ信号Ｅ１８を受けている
間はバックアップ指示信号Ｅ３を受信してもこれを無視
する回路構成となっている。

【００６７】更に、リセット信号Ｅ５はインバータ１０
６で反転され、プロトコル制御回路１０２、ラッチ回路
１１０およびメモリアクセス制御回路１０４のそれぞれ
のリセット動作を行う。図８は、通常動作時に強制的に
装置電源の遮断が行われたときのタイミングチャートで
ある。まず図８（Ａ）のように、上位装置からのアクセ
ス指示信号Ｅ４が受信されると、このアクセス指示信号
Ｅ４をラッチ回路１１０に取り込んで、図８（Ｅ）のア
クセスタイプ信号Ｅ１８を出力する。同時に、アクセス
指示信号Ｅ４を入力したプロトコル制御回路１０２は図
８（Ｆ）のタイミング信号Ｅ１３を出力する。

【００６８】このアクセスタイプ信号Ｅ１８とタイミン
グ信号Ｅ１３を受けたメモリアクセス制御回路１０４
は、図８（Ｇ）のように、まずＲＡＳ信号Ｅ６をＬレベ
ルに切り替え、続いて図８（Ｈ）のようにＣＡＳ信号Ｅ
７をＬレベルに切り替え、ダイナミックＲＡＭ５０のリ
ード／ライト動作を行わせる。このようなアクセス処理
の実行中に装置電源の遮断が指示されて、ｔ１で図８
（Ｃ）のバックアップ指示信号Ｅ３がＨレベルに立ち上
がったとする。バックアップ指示信号Ｅ３がＨレベルに
立ち上がってもメモリアクセス制御回路１０４はアクセ
ス指示信号Ｅ４の処理を実行中であることから、アクセ
ス処理の方を優先し、実行中のアクセス処理を継続す
る。

【００６９】時刻ｔ３で、実行中のアクセス処理が終了
したとすると、この時点でプロトコル制御回路１０２は
図８（Ｄ）のクリア信号Ｅ１４をＬレベルとして出力
し、ラッチ回路１１０に保持しているアクセス指示信号
Ｅ４の内容を消去する。このためメモリアクセス制御回
路１０４に対するタイミング信号Ｅ１３とアクセスタイ
プ信号Ｅ１８の出力が停止する。

【００７０】この時点でメモリアクセス制御回路１０４
は既にＨレベルに立ち上がっているバックアップ指示信
号Ｅ３を有効に受け入れ、データバックアップのための
処理動作を開始する。メモリアクセス制御回路１０４
は、まずアクセス中にＲＡＳ信号Ｅ６とＣＡＳ信号Ｅ７
がＨレベルに戻った時刻ｔ２から規定のプリチャージタ
イムＴ１，Ｔ２を経過した時刻ｔ４，ｔ５のタイミング
で、ＣＡＳ信号Ｅ７，ＲＡＳ信号Ｅ６の順番にＬレベル
とし、ダイナミックＲＡＭ５０のセルフ・リフレッシュ
動作を起動する。

【００７１】続いて、時刻ｔ６で図８（Ｉ）のドライバ
制御信号Ｅ８をＬレベルに立ち下げ、図４のドライバ回
路部６４のドライバ５６，５８をデセーブル状態とし、
プルダウン抵抗６６，６８によってダイナミックＲＡＭ
５０に対するＲＡＳドライバ信号Ｅ９，ＣＡＳドライバ
信号Ｅ１０をＬレベルに固定する。この状態では、既に
バックアップ電源の供給が行われ、その後に装置電源が
停止しているため、電源線に対する電源電圧の低下で図
８（Ｂ）のリセット信号が時刻ｔ７でＬレベルとなり、
データバックアップ状態への移行が完了する。

【００７２】ｔ３でデータバックアップを開始した後に
図８（Ａ）のアクセス指示信号Ｅ４が受信されている
が、この時点で既にバックアップ指示信号Ｅ３はＨレベ
ルとなって、インバータ１００でＬレベルに反転されて
ＡＮＤ回路９８を禁止状態としているため、アクセス指
示信号Ｅ４はプロトコル制御回路１０２やラッチ回路１
１０に入力されず、結果的にアクセス指示信号Ｅ４を無
視することになる。

【００７３】尚、記憶制御部５２は、図７の実施例に限
定されず、上位装置からの要求を保持する回路と、内部
の動作タイミングを制御する回路と、ダイナミックＲＡ
Ｍ５０のリード、ライト、リフレッシュ、セルフ・リフ
レッシュのための制御信号を出力する回路をもつもので
あれば、適宜の回路構成をとることができる。６．上位モジュール交換時の動作本発明の記憶装置を用いたシステムにあっては、装置電
源を停止したデータバックアップ中にメモリモジュール
４４の上位装置のモジュールを保守などにより交換する
場合があり、上位モジュール交換後に装置電源を投入し
ても、上位モジュールに異常があって正常動作しない
と、装置電源の投入によりデータバックアップ状態から
復帰したメモリユニットのデータが消失してしまうこと
になる。

【００７４】そこで本発明にあっては、装置電源の投入
によりメモリユニットがデータバックアップ状態から復
帰した後に、上位装置からダイナミックＲＡＭのリフレ
ッシュ動作が正常に行われなかった場合には、セルフ・
リフレッシュ機能によるデータ保持で上位装置のモジュ
ール異常によるデータ消失を防止するようにしている。
この機能は、図７の記憶制御部５２に設けたメモリアク
セス制御回路１０４により実現される。

【００７５】図９は図７のメモリアクセス制御回路１０
４のブロック図である。メモリアクセス制御回路１０４
は、デコーダ１１２、アクセス制御信号生成回路１１
４、ＯＲ回路１１６およびラッチ回路１１８で構成され
る。デコーダ１１２は、図７のラッチ回路１１０に保持
されたアクセス指示信号の内容を示すアクセスタイプ信
号Ｅ１８からリードかライトかあるいはリフレッシュか
を判定し、リード判定信号Ｅ１９、ライト判定信号Ｅ２
０またはリフレッシュ判定信号Ｅ２１を出力する。

【００７６】ラッチ回路１１８はＯＲ回路１１６を介し
てデコーダ１１２からのリフレッシュ判定信号Ｅ２１を
ラッチし、アクセス制御信号生成回路１１４にアクセス
許可信号Ｅ２３を出力する。アクセス制御信号生成回路
１１４は、リセット信号Ｅ５がＨレベル状態に解除され
且つバックアップ指示信号Ｅ３がＬレベル状態に解除さ
れた状態で、リフレッシュ判定信号Ｅ２１を受け、続い
てラッチ回路１１８よりリフレッシュ判定信号Ｅ２１の
ラッチに基づくアクセス許可信号Ｅ２３を受けると、Ｒ
ＡＳ信号Ｅ６とＣＡＳ信号Ｅ７を順番にＨレベルに戻
し、それまでＬレベル状態に固定したことによるセルフ
・リフレッシュ動作を解除する。

【００７７】このことは、バックアップ電源から装置電
源に戻した状態でリセット信号Ｅ５がＨレベルに解除さ
れ且つバックアップ指示信号Ｅ３がＬレベルに解除され
た後に、上位装置からのアクセス指示信号Ｅ４に基づく
アクセスタイプ信号Ｅ１８からデコーダ１１２が正常に
リフレッシュ指示を解読してリフレッシュ判定信号Ｅ２
１を出力しなかった場合、即ち上位モジュールに異常が
あった場合には、アクセス制御信号生成回路１１４はド
ライバ制御信号Ｅ８をＬレベルに固定し、更にＲＡＳ信
号Ｅ６とＣＡＳ信号Ｅ７もＬレベルに固定したままとす
ることで、装置電源に戻ってもダイナミックＲＡＭ５０
をセルフ・リフレッシュ動作によるデータバックアップ
状態を継続させることになる。

【００７８】このため、装置電源に戻した状態で上位モ
ジュールに異常があってリフレッシュ動作を示すアクセ
ス指示信号が送信されない場合のダイナミックＲＡＭ５
０のデータ消失を確実に防止できる。次に、図１０のタ
イミングチャートを参照して図９のメモリアクセス制御
回路１０４の装置電源投入時の動作を説明する。データ
バックアップ状態から装置電源が投入されると、図４の
メモリモジュール４４における電源線７４の電源電圧の
上昇に伴って、電源電圧監視部７０から図１０（Ａ）の
Ｌレベルとなるリセット信号Ｅ５が出力される。

【００７９】電源線７４に対する装置電源の供給から予
め定めた十分な所定時間を経過すると、電源制御回路５
４はバックアップ電源線７６に対する電源供給を停止
し、装置電源への切替えが終了する。この間に電源線７
４の電源電圧が上昇して十分な値となり、図１０（Ａ）
のリセット信号Ｅ５は時刻ｔ１でＨレベルに立ち上がっ
てリセット解除状態となり、続いて図１０（Ｂ）のバッ
クアップ指示信号Ｅ３も時刻ｔ２でバックアップ指示を
解除する。

【００８０】このリセット信号Ｅ５のＨレベルへの立上
がりによるリセット解除およびバックアップ指示信号Ｅ
３のＬレベルへの立下がりによるバックアップ指示解除
で、アクセス制御信号生成回路１１４は動作可能状態と
なる。しかし、この状態ではアクセス制御信号生成回路
１１４からのドライバ制御信号Ｅ８は図１０（Ｉ）のよ
うにＬレベルとなって、図４のドライバ５６，５８をデ
セーブル状態としており、またＲＡＳ信号Ｅ６，ＣＡＳ
信号Ｅ７も図１０（Ｇ）（Ｈ）のようにＬレベルにあ
り、したがってダイナミックＲＡＭ５０は、セルフ・リ
フレッシュ動作の継続状態によってデータバックアップ
を行っている。

【００８１】ここで、ダイナミックＲＡＭ５０のセルフ
・リフレッシュ動作がＬレベル状態に固定したＲＡＳ信
号Ｅ６とＣＡＳ信号Ｅ７により保証できれば、リセット
信号Ｅ５またはバックアップ信号Ｅ７によるリセット解
除またはバックアップ解除直後のタイミングでドライバ
制御信号Ｅ８をＨレベルとして、ドライバ５６，５８を
イネーブル状態にしてもよい。

【００８２】装置電源投入に伴う一連の処理が終了した
後、時刻ｔ３で上位装置からリフレッシュ動作を指示す
るためのアクセス信号が受信され、図７のラッチ回路１
１０によるラッチでアクセスタイプ信号Ｅ１８が図１０
（Ｃ）のようにデコーダ１１２に供給されると、デコー
ダ１１２は上位からのアクセス指示がリード、ライト、
またはリフレッシュのいずれであるかを判別し、判別結
果をアクセス制御信号生成回路１１４に出力する。

【００８３】本発明にあっては、装置電源を投入した後
に上位装置は最初にリフレッシュ動作を指示するアクセ
ス指示信号を送信してくる。このため、デコーダ１１２
はアクセスタイプ信号Ｅ１８からリフレッシュ指示を解
読し、リフレッシュ判定信号Ｅ２１を図１０（Ｆ）のよ
うに時刻ｔ３でＨレベルとする。このリフレッシュ判定
信号Ｅ２１は、アクセス制御信号生成回路１１４に与え
られると同時に、ＯＲ回路１１６を介してラッチ回路１
１８にラッチされ、次の時刻ｔ４で図１０（Ｆ）のよう
に、ラッチ回路１１８より出力されるアクセス許可信号
Ｅ２８がＨレベルとなり、アクセス制御信号生成回路１
１４を動作可能状態とする。

【００８４】またアクセス許可信号Ｅ２３はＯＲ回路１
１６の他方の入力に帰還されているため、ラッチ回路１
１８は、次にリセット信号Ｅ５を受信するまでアクセス
許可信号Ｅ２３のＨレベル出力を継続する。アクセス許
可信号Ｅ２３を入力したアクセス制御信号生成回路１１
４は、時刻ｔ４で、まず図１０（Ｅ）のドライバ制御信
号Ｅ８をＨレベルとして、図４のドライバ５６，５８を
イネーブル状態とし、ダイナミックＲＡＭ５０をアクセ
スできる状態とする。

【００８５】続いて図１０（Ｄ）のタイミング信号Ｅ１
３に従って、時刻ｔ５でＲＡＳ信号Ｅ６をＨレベルと
し、また次の時刻ｔ６でＣＡＳ信号Ｅ７をＨレベルと
し、これによってダイナミックＲＡＭ５０のセルフ・リ
フレッシュ動作を停止させる。これ以降は、装置の電源
遮断が行われるまで上位装置からのアクセス指示による
リフレッシュ動作、更にはリード、ライトのアクセス動
作を実行することができる。

【００８６】逆に、上位モジュールに異常があって上位
装置から図１０の時刻ｔ３以降の動作を行わせるための
リフレッシュ指示が正常に送信されない場合は、ドライ
バ制御信号Ｅ８、ＲＡＳ信号Ｅ６およびＣＡＳ信号Ｅ７
が全てＬレベルに固定されているため、ダイナミックＲ
ＡＭ５０のセルフ・リフレッシュ動作が継続され、装置
電源に戻ってもダイナミックＲＡＭ５０のデータが上位
モジュールの異常で消去してしまうことを確実に防止で
きる。

【００８７】尚、図９のメモリアクセス制御回路１０４
にあっては、上位装置からのリフレッシュ指示をアクセ
ス処理を開始するためのトリガとしているが、この理由
は、装置電源を投入した後、各上位モジュールがメモリ
アクセスを開始するまでに少なくとも数秒以上の時間を
必要とし、このためメモリモジュール４４が最初に受信
するアクセス指示がリフレッシュ指示である可能性が高
いことに基づく。また、上位モジュールの故障でリード
またはライトなどのアクセス指示が正常にできなくと
も、リフレッシュ指示さえ実行できればデータを保持す
ることができるため、リフレッシュ指示をアクセス処理
を開始するためのトリガとしている。７．メモリユニット増設時の動作本発明のメモリモジュール４４は、例えば図３の半導体
ディスク装置の筐体構造のように、図４の電源制御回路
５４の共通部に対し、メモリモジュール４４単位、更に
は記憶部４８単位に増設することができる。例えばメモ
リモジュール４４の増設を例にとると、増設時には装置
電源が停止され、バックアップ電源線７６にバッテリか
らの電源供給が行われたデータバックアップ状態で新た
なメモリモジュール４４の増設が行われる。

【００８８】バックアップ電源線７６に対する電源供給
状態でメモリモジュール４４を新たに増設すると、電源
線７４に対する電源供給はないことから、バックアップ
電源制御回路７２のトランジスタ８８はオフであり、こ
のためバックアップ電源線７６から電源供給を受けても
トランジスタ８２もオフとなっており、記憶部電源線７
８に対するバックアップ電源線７６からの電源供給は行
われない。これにより、データバックアップ中に増設し
た新たなメモリモジュール４４に対するバックアップ電
源の供給を禁止し、バッテリの消耗をなくすことができ
る。

【００８９】メモリユニットを増設した後に装置電源を
投入すると、電源線７４からバックアップ電源制御回路
７２のダイオード８０を通って記憶部電源線７８に電源
供給が行われ、記憶制御部５２、ドライバ６４および記
憶部４８は装置電源による動作状態に移行する。このと
き電源線７４からの電源供給でバックアップ電源制御回
路７２のトランジスタ８８がオンとなり、バックアップ
電源線７６の電源入力でトランジスタ８２もオンとな
り、バックアップ電源線７６からも記憶部電源線７８に
並列的に電源供給が行われる。

【００９０】装置電源の供給から所定時間例えば数ミリ
秒後に、バックアップ電源線７６に対するバッテリから
の電源供給が停止される。このときバックアップ電源制
御回路７２のトランジスタ８２がオフし、記憶部電源線
７８にはダイオード８０を介して電源線７４からの電源
供給が行われることになる。勿論、このときバックアッ
プ電源制御回路７２のトランジスタ８８はオン状態を維
持している。

【００９１】その後に装置電源の遮断が指示されてバッ
クアップ電源線７６にバッテリからの電源が供給される
と、この場合は電源線７４の電源供給によりバックアッ
プ電源制御回路７２のトランジスタ８８がオン状態にあ
ることから、バックアップ電源線７６からの電源供給で
トランジスタ８２がオンし、バックアップ電源線７６か
ら記憶部電源線７８に対する電源供給に切り替えること
ができる。

【００９２】本発明の記憶装置は、図４のメモリモジュ
ール４４単位で増設可能な構成をもっているが、使い方
によっては、装置電源の停止状態で全てのデータをバッ
クアップする必要はなく、重要なデータ例えば命令キャ
ッシュメモリとして使用するプログラムなどを格納した
メモリユニットのみをバックアップすればよい場合があ
る。

【００９３】バックアップ対象となるデータが少なけれ
ば、バックアップするダイナミックＲＡＭ５０の数が少
ないことになり、バックアップ時の単位時間当たりのバ
ッテリの消費電力を少なくすることができる。しかしな
がら、バックアップ対象となるデータを格納するメモリ
モジュールとバックアップ対象とならないデータを格納
するメモリモジュール４４を完全に２つに分けてメモリ
モジュールを作った場合には、１つの装置に２種類の回
路モジュールを搭載することになり、運用面で繁雑とな
る。そこで本発明にあっては、メモリモジュール自体に
バックアップ状態と非バックアップ状態を切り替える機
能を設ける。

【００９４】図１１は、バックアップの有無を切り替え
る機能を備えたメモリモジュール４４に設けるバックア
ップ電源制御回路７２の回路図である。このバックアッ
プ電源制御回路７２にあっては、図４の実施例に、トラ
ンジスタ１２０と抵抗１２２を用いたバックアップ選択
回路と、バックアップ選択回路を制御するスイッチ１２
４を設けたことを特徴とする。

【００９５】バックアップ選択回路のトランジスタ１２
０は、第１のスイッチング回路を構成するトランジスタ
８８のベース，エミッタ間に接続した抵抗９６と並列に
接続される。トランジスタ１２０のベースには抵抗１２
１と１２２の分圧電圧を入力し、この抵抗１２１，１２
２の直列回路は電源線７４の接続端子に接続して装置電
源を供給する。スイッチ１２４は、トランジスタ１２０
のベース，エミッタ間の抵抗１２２と並列に接続され
る。

【００９６】スイッチ１２４をオンすると、バックアッ
プモードが選択される。即ち、スイッチ１２４のオンで
抵抗１２２を短絡し、電源線７４に装置電源が供給され
ている状態でトランジスタ１２０がオンしないようにカ
ットオフする。トランジスタ１２０がオンしなければ、
電源７４からの電源供給を受けて抵抗９４，９６の分圧
電圧でトランジスタ８８がオンする。

【００９７】このため、バックアップ電源線７６に装置
電源の停止指示に伴ってバッテリからの電源供給が行わ
れると、トランジスタ８８はオンであることからトラン
ジスタ８２がオンし、バックアップ電源線７６から記憶
部電源線７８に対する電源供給、即ちバックアップを行
うことができる。一方、スイッチ１２４を図示のように
オフした状態にあっては、バックアップ電源の供給が禁
止される。スイッチ１２４がオフの場合、電源線７４に
対する装置電源の供給を受けて抵抗１２１，１２２によ
る分圧電圧でトランジスタ１２０がオンし、抵抗９６を
短絡する。このため、トランジスタ８８の分圧電圧はぼ
ゼロボルトとなってカットオフ状態に置かれる。

【００９８】トランジスタ８８がオフであれば、バック
アップ電源線７６にバッテリからの電源供給を行っても
トランジスタ８２はオフのままであり、バッテリ電源線
７６から記憶部電源線７８に対する電源供給を禁止する
ことができる。このように、メモリモジュール４４のバ
ックアップ電源制御回路７２におけるスイッチ１２４を
オンしておけばデータバックアップが実行でき、スイッ
チ１２４をオフしておけばデータバックアップを禁止す
ることができる。

【００９９】更に図１１のバックアップ電源制御回路７
２にあっては、スイッチ１２４の信号状態を信号線１２
６で引き出して上位装置へ送っている。信号線１２６の
信号状態は、スイッチ１２４をオンしたデータバックア
ップの実行状態でほぼゼロボルトのＬレベルにあり、ス
イッチ１２４をオフしたデータバックアップの禁止状態
では電源電圧に従ったＨレベルにある。

【０１００】このため、上位装置で信号線１２６の信号
状態を読み込むことで、実装している複数のメモリユニ
ットの内、データバックアップを実行するユニットと実
行しないユニットをシステムとして把握することができ
る。更に図１１の実施例にあっては、スイッチ１２４を
設けて人為的な操作でデータバックアップの実行と禁止
を選択するようにしているが、スイッチ１２４をラッチ
タイプのリレーユニットに置き替え、このリレーユニッ
トを上位装置からの制御信号でオン，オフ制御するよう
に構成すれば、人為的なスイッチ操作を必要とせず、上
位装置のシステムを管理するプログラムなどの指示でメ
モリユニットがデータバックアップを実行するか否かを
設定することができる。

【０１０１】なお、本発明は上記の実施例の数値による
限定は受けない。

【０１０２】

【発明の効果】以上説明してきたように本発明によれ
ば、装置電源を停止した状態でのバックアップ電源の供
給はダイナミックＲＡＭを備えた記憶回路部に限定さ
れ、記憶制御部やドライバ回路部に対するバックアップ
電源の供給は必要ないことから、バックアップ状態での
消費電力を大幅に低減できる。

【０１０３】またバックアップ状態でのダイナミックの
セルフ・リフレッシュを保証するためのＲＡＳ信号とＣ
ＡＳ信号のＬレベルへの固定は、それぞれの制御信号線
をプルダウン抵抗を介して接地接続することで確実にＬ
レベル状態を保つことができる。また装置電源からバッ
クアップ電源に切り替える際に、ＣＡＳ信号とＲＡＳ信
号を順次Ｌレベルとすることで、ダイナミックＲＡＭの
セルフ・リフレッシュ動作を起動した後にドライバをデ
セーブル状態とし、更に電源電圧の低下で強制リセット
を掛けることで、ダイナミックＲＡＭのプルダウン抵抗
によるＣＡＳ信号とＲＡＳ信号のＬレベルへの固定を保
証する。

【０１０４】更に、バックアップ電源の供給状態でメモ
リユニットを増設した場合、増設したメモリユニットの
ダイナミックＲＡＭへの電源供給は禁止状態となり、増
設したメモリユニットのダイナミックＲＡＭが通常動作
でバッテリからの電力を大きく消費することを防止し、
増設に伴う余分なバッテリの消耗を防止できる。更に、
バックアップ状態から装置電源に戻した際に、上位装置
の故障で正常にリフレッシュ動作が行われなくとも、装
置電源に戻した状態でダイナミックＲＡＭのセルフ・リ
フレッシュ動作を正常な上位装置のアクセスによるリフ
レッシュが行われるまで継続することで、装置電源に戻
したときの上位装置の異常によるデータ消失を確実に防
止できる。

【図面の簡単な説明】

【図１】本発明の原理説明図

【図２】本発明の動作環境のブロック図

【図３】図２の半導体ディスク装置の筐体構造の説明図

【図４】本発明の実施例を示した回路ブロック図

【図５】本発明で用いるダイナミックＲＡＭのパッケー
ジ説明図

【図６】図５のダイナミックＲＡＭを、リード、ライ
ト、リフレッシュさせる制御信号のタイミングチャート

【図７】図４の記憶制御部の詳細を示した回路ブロック
図

【図８】図７の記憶制御部のデータバックアップ時の動
作のタイミングチャート

【図９】図７のメモリアクセス制御回路の詳細を示した
回路ブロック図

【図１０】図９のメモリアクセス制御回路のデータバッ
クアップ時の動作のタイミングチャート

【図１１】データバックアップ機能を選択可能とした本
発明のバックアップ電源制御回路の他の実施例の回路図

【符号の説明】

１０：プロセッサユニット１２：主記憶ユニット１４−１〜１４−５：チャネル１６−１，１６−２：チャネルバス１８，３２，３６：チャネルポート２０：ファイル制御装置２２−１〜２２−３：デバイスポート２４−１〜２４−３：デバイスバス２６，２６−１，２６−２：磁気ディスク装置２８：磁気テープ装置３０：光ディスク装置３４：磁気ディスク制御装置３８：半導体ディスク装置４０，４０−１〜４０−４：メモリユニット４２−１，４２−２：電源制御モジュール４４−１〜４４−１０：メモリモジュール４６−１〜４６−８：バッテリ４８：記憶部５０：ダイナミックＲＡＭ５２：記憶制御部５４：電源制御回路５６，５８：ドライバ６０：ＮＡＮＤ回路６４：ドライバ回路部６６，６８：プルダウン抵抗７０：電源電圧監視部７２：バックアップ電源制御回路７４：電源線７６：バックアップ電源線７８：記憶部電源線８０，９２：ダイオード８２，８８，１２０：トランジスタ６２，８４，８６，９０，９４，９６，１２２：抵抗９８：ＡＮＤ回路１００，１０６：インバータ１０２：プロトコル制御回路１０４：メモリアクセス制御回路１０８，１１６：ＯＲ回路１１０，１１８：ラッチ回路１１２：デコーダ１１４：アクセス制御信号生成回路１２４：スイッチ

Claims

【特許請求の範囲】

【請求項１】電源投入を指示された際に、直流電源を電
源線に供給し、電源遮断を指示された際には、前記電源
線に対する電源供給を遮断し、予備電源からバックアッ
プ電源線に直流電源を供給する電源制御部と、リフレッシュ動作により記憶内容を保持するダイナミッ
クＲＡＭを用いた記憶部と、前記電源制御部からバックアップ指示信号を受信した際
に、前記ダイナミックＲＡＭにセルフ・リフレッシュ動
作を指示する制御信号を出力する記憶制御部と、前記記憶制御部に対しバックアップ指示を解除した際に
イネーブル状態となり、バックアップ指示を行った際に
デセーブル状態となり、前記イネーブル状態において前
記記憶制御部から出力された制御信号を前記ダイナミッ
クＲＡＭの駆動信号に変換して前記記憶部に出力するド
ライバ回路部と、前記電源制御部からの前記電源線及び前記バックアップ
電源線を入力し、前記バックアップ電源線から最初の電
源入力を受けた際は、前記記憶部に対し電源出力を禁止
するバックアップ電源制御部と、を備えたことを特徴と
する記憶装置。
【請求項２】電源投入を指示された際に、交流電源から
得られた直流電源を電源線に供給し、電源遮断を指示さ
れた際には、予備電源からバックアップ電源線に直流電
源を供給した後に前記電源線に対する電源供給を遮断
し、更にバックアップ指示信号を出力する電源制御部
と、所定周期以内のリフレッシュ動作の繰返しにより記憶内
容を保持するダイナミックＲＡＭを用いた記憶部と、上位装置のリフレッシュ指示信号を受信した際に、前記
ダイナミックＲＡＭにリフレッシュ動作を指示する制御
信号を出力し、前記電源制御部からバックアップ指示信
号を受信した際に、前記ダイナミックＲＡＭにセルフ・
リフレッシュ動作を指示する制御信号を出力する記憶制
御部と、前記記憶制御部に対しバックアップ指示を解除した際に
イネーブル状態となり、バックアップ指示を行った際に
デセーブル状態となり、前記イネーブル状態において前
記記憶制御部から出力された制御信号を前記ダイナミッ
クＲＡＭの駆動信号に変換して前記記憶部に出力するド
ライバ回路部と、前記電源制御部からの前記電源線及び前記バックアップ
電源線を入力し、前記電源線からの電源入力時は、前記
電源線からの入力電源を前記記憶部に出力し、前記電源
線から前記バックアップ線の電源入力に切り替わった際
は、前記バックアップ電源線からの入力電源を前記記憶
部に出力し、更に、前記バックアップ電源線から最初の
電源入力を受けた際は、前記記憶部に対し電源出力を禁
止するバックアップ電源制御部と、を備えたことを特徴
とする記憶装置。
【請求項３】請求項２記載の記憶装置に於いて、前記記
憶制御部は、前記ダイナミックＲＡＭのセルフ・リフレ
ッシュ動作を起動する制御信号を前記ドライバ回路部に
出力した後に、前記ドライバ回路部にデセーブル制御信
号を出力して前記ドライバ回路部に対する制御信号の出
力を禁止することを特徴とする記憶装置。
【請求項４】請求項２記載の記憶装置に於いて、前記ダ
イナミックＲＡＭに対する前記ドライバ回路部からの信
号線を、プルダウン抵抗を介して接地接続したことを特
徴とする記憶装置。
【請求項５】請求項２記載の記憶装置に於いて、更に、
前記電源制御部からの電源線の電源電圧を監視し、電源
供給の遮断で規定電圧以下に低下したことを検知して前
記記憶制御部にリセット信号を出力する電源電圧監視部
を設けたことを特徴とする記憶装置。
【請求項６】請求項５記載の記憶装置に於いて、前記ド
ライバ回路部は、前記電源制御部からのドライバ制御信
号を入力したオープンコレクタ・タイプのＮＡＮＤ回路
を有し、該ＮＡＮＤ回路の他方の入力に前記電源電圧監
視部からのリセット信号を入力し、前記ＮＡＮＤ回路に
入力するドライバ制御信号のイネーブル状態及び又は前
記リセット信号の解除状態で前記ドライバ素子をイネー
ブル状態とし、前記ドライバ制御信号のデセーブル状態
及び又は前記リセット信号の出力状態で前記ドライバ素
子をデセーブル状態とすることを特徴とする記憶装置。
【請求項７】請求項２記載の記憶装置に於いて、前記記
憶制御部は、上位装置からアクセスによるリード／ライ
ト指示の処理中に、前記電源制御部からバックアップ指
示信号を受信した場合には、前記リード／ライト指示に
基づく前記ダイナミックＲＡＭのリード／ライト動作を
終了した後に、前記バックアップ指示に基づく前記ダイ
ナミックＲＡＭのセルフ・リフレッシュ動作を起動する
ことを特徴とする記憶装置。
【請求項８】請求項２記載の記憶装置に於いて、前記電
源制御部は、バックアップ電源の供給から装置電源の供
給に戻した際に、前記記憶制御部にバックアップ指示信
号を出力した後にバックアップ電源の供給を停止し、前記記憶制御部は、前記バックアップ指示信号を受信し
た際に前記ダイナミックＲＡＭのセルフ・リフレッシュ
動作を継続させ、前記バックアップ指示信号が停止した
後で前記上位装置からのアクセスによるリフレッシュ指
示信号が正常に受信された際に、前記ダイナミックＲＡ
Ｍのセルフ・リフレッシュ動作を解除することを特徴と
する記憶装置。
【請求項９】請求項２記載の記憶装置に於いて、前記記
憶制御部は、前記上位装置からリード／ライト指示信号
を受けた際に、前記制御信号として所定のタイミングで
ＲＡＳ信号とＣＡＳ信号を順番にＬレベルに切り替えて
前記ダイナミックＲＡＭにリード／ライト動作を行わせ
ることを特徴とする記憶装置。
【請求項１０】請求項２記載の記憶装置に於いて、前記
記憶制御回路は、前記電源制御回路からバックアップ指
示信号を受けた際に、前記制御信号として所定のタイミ
ングでＣＡＳ信号とＲＡＳ信号を順番に所定時間Ｌレベ
ルにしてダイナミックＲＡＭにセルフ・リフレッシュ動
作を行わせることを特徴とする記憶装置。
【請求項１１】請求項２記載の記憶装置に於いて、前記
バックアップ電源制御部は、前記電源線からの電源入力を前記記憶部への電源線に直
接出力するダイオードと、前記ダイオードからの入力電源電圧によりオンする第１
のスイッチング回路と、前記バックアップ電源線からの電源入力時に、前記第１
のスイッチング回路がオン状態にあることを条件にオン
して、前記バックアップ電源線からの入力電源を前記記
憶部への電源線に出力する第２スイッチング回路と、を
備えたことを特徴とする記憶装置。
【請求項１２】請求項１１記載の記憶装置に於いて、前
記バックアップ電源制御部は、更に、前記電源線からの電源入力の停止時に、前記記憶部に対
しバックアップ電源を供給するか否か選択するバックア
ップ選択回路を設けたことを特徴とする記憶装置。
【請求項１３】請求項１１記載の記憶装置に於いて、前
記バックアップ選択回路は、前記記憶部に対するバックアップ電源の供給の有無を選
択する選択スイッチ回路と、前記選択スイッチ回路の第１切替位置で前記第１のスイ
ッチング回路の動作を許容し、前記選択スイッチ回路の
第２切替位置で前記第１スイッチング回路の動作を禁止
する禁止回路と、を設けたことを特徴とする記憶装置。
【請求項１４】請求項１３記載の記憶装置に於いて、前
記選択スイッチ回路は、回路基板に実装されたオン位置
とオフ位置をもつスイッチを備えたことを特徴とする記
憶装置。
【請求項１５】請求項１３記載の記憶装置に於いて、前
記選択スイッチ回路は、上位装置からの指示信号により
オン又はオフするラッチタイプのリレーユニットである
ことを特徴とする記憶装置。
【請求項１６】請求項２記載の記憶装置に於いて、前記
記憶制御部、ダイナミックＲＡＭを用いた記憶部、ドラ
イバ回路部、及びバックアップ電源回路を同じ回路基板
上に実装して筐体に対し着脱自在なメモリモジュールを
構成し、前記電源制御部を前記筐体に共通モジュールと
して設け、前記メモリモジュールを規定の最大構成数の
範囲で前記筐体に増設自在としたことを特徴とする記憶
装置。
【請求項１７】請求項１６記載の記憶装置に於いて、前
記メモリモジュールと共通モジュールでメモリユニット
を構成し、前記メモリユニットを計算機装置の外部記憶
に用いる半導体ディスク装置に設けたことを特徴とする
記憶装置。
【請求項１８】請求項１６記載の記憶装置に於いて、前
記メモリモジュールと共通モジュールでメモリユニット
を構成し、前記メモリユニットを計算機装置の主記憶ユ
ニットに設けたことを特徴とするダイナミックＲＡＭを
用いた記憶装置。
【請求項１９】請求項１６記載の記憶装置に於いて、前
記メモリモジュールと共通モジュールでメモリユニット
を構成し、前記メモリユニットによって磁気ディスク装
置、磁気テープ装置、光ディスク装置等のデバイス装置
を制御するファイル制御装置のバッファメモリを構成す
ることを特徴とする記憶装置。
【請求項２０】請求項１６記載の記憶装置に於いて、前
記メモリモジュールと共通モジュールでメモリユニット
を構成し、前記メモリユニットによって磁気ディスク装
置を制御する磁気ディスク制御装置のバッファメモリを
構成することを特徴とする記憶装置。