JP2007034508A - リセット回路及びそのリセット回路の動作方法 - Google Patents

Abstract

【課題】電源電圧がＣＰＵの動作電圧を下回っている場合に、外部からのスタンバイモード解除信号を受け付けないようにするマイクロコンピュータを提供する。
【解決手段】電源電圧の状態を示す信号を出力する電圧検出部２と、複数の動作モードで動作するデータ出力回路３とを具備するリセット回路１を構成する。複数の動作モードは、電源電圧が第１閾値電圧以上の電圧であることを示す通常モードと、電源電圧が第１閾値電圧から第２閾値電圧の範囲であることを示すデータ保持モードと、電源電圧が前記第２閾値電圧以下であることを示すデータ消去モードとを含む。データ出力回路２は、データ保持モードからデータ消去モードへの遷移に応答して、保持している前記データをリセットし、データ消去モードへ移行せずに前記データ保持モードから前記通常モードへ遷移するときに、保持されていた前記データを出力する。
【選択図】図１

Description

本発明は、リセット回路及びそのリセット回路の動作方法に関する。

演算処理を行うマイクロプロセッサ（ＣＰＵ）とメモリ（ＳＲＡＭ、ラッチ、Ｆ／Ｆ等）とを一つのＬＳＩチップに集積したＩＣ（以下、マイクロコンピュータと呼ぶ。）が普及している。マイクロコンピュータには、電源が供給されるときの異常動作を防止するために初期化を行なう回路（以下、パワーオンリセット回路と呼ぶ。）が備えられている。パワーオンリセット回路は、ＣＰＵの構成要素であるフリップフロップ、ラッチ、カウンタ、レジスタなどを初期化するためのリセット信号を出力している。一般的に、パワーオンリセット回路には電源電圧を検出する電圧検出回路が備えられており、リセット信号は、その電圧検出回路が検出した電圧に基づいて出力されている。マイクロコンピュータのＣＰＵや周辺ロジックは、電源が供給される時には、そのリセット信号に基づいて初期状態に設定されている。

近年、一つのマイクロコンピュータで多くの機能を実現するために複数のＩ／Ｏ規格に対応した装置が普及してきている。例えば、コア電圧（ＣＰＵ内部に供給される電圧）とＩ／Ｏ電圧（ＣＰＵのセカンドキャッシュ、チップセット、ＳＤＲＡＭ等に供給されている電圧）とが異なるマイクロコンピュータが製造されている。さらには、入出力ピン、入出力バッファ、メモリセルのそれぞれに別々の電源が使われているようなマイクロコンピュータも存在している。そのため、複数の電源電圧を供給するマイクロコンピュータの初期化を適切に実行するための技術が知られている（例えば、特許文献１、２、３参照）。

特許文献１には、電源オン後にリセット信号にノイズ等が重畳された場合にも周辺機能部の動作を継続することのできるマイクロコンピュータ等のリセット機能を有する電子装置を提供するために、統括的処理を実行する中央処理部と、所定の動作を行うための周辺機能部と、ハードウエア的にリセット可能で、周辺機能部の動作を設定するための周辺機能レジスタ部と、外部リセット信号の入力による中央処理部のリセット動作がマイクロコンピュータの電源投入時から最初のリセット動作であるか否かについての情報を格納する第１のフラグと、第１のフラグに格納されている情報が最初のリセット動作であることを示す場合に外部リセット信号が入力されたときには周辺機能レジスタ部をハードウエア的にリセットするレジスタリセット信号を送出し、第１のフラグに格納されている情報が最初のリセット動作でないことを示す場合に外部リセット信号が入力されたときにはレジスタリセット信号を送出しないようにして周辺機能レジスタ部のリセット制御を実行するリセット制御部とを有するマイクロコンピュータに関する技術が開示されている。

特許文献２には、マルチパワー供給源を使用する半導体集積回路装置の安定で信頼性あるパワーオンリセット方法及び装置を提供するために、パワー供給源各々に対して少なくとも二つの以上の電圧検出信号を出力する電圧検出回路を具備し、これら回路の出力である電圧検出信号を組み合わせ論理回路を使用して多数のパワーオンリセット信号を生成する技術が開示されている。特許文献２に開示されている技術では、発生した多数のパワーオンリセット信号に応答して半導体集積回路装置の内部ラッチ、フリップフロップなどが初期安定化状態にリセットされている。

また、特許文献３に開示される技術では、主電源電圧が規定電圧Ｖ１より低下すると主電源低下検出回路４が主電源低下を検出してマイクロプロセッサ回路１に割込を発生させている。割込発生によりマイクロプロセッサ回路１はそれまで実行していた通常処理を停止しメモリ保護を主体とした退避処理を行っている。主電源電圧がさらに低下し規定電圧Ｖ５を越えるとリセット発生回路３はリセット信号をマイクロプロセッサ回路１へ出力しメモリへのアクセスを禁止する。同時に電源切替回路６にて主電源２からバックアップ電源５への切替が行われＲＡＭ内容などが保存される。主電源電圧が復帰し規定電圧Ｖ６を越えると電源切替回路６にてバックアップ電源５から主電源２への切替が行われ、リセット発生回路３にて一定時間ｔ２の後リセット信号が解除される。マイクロプロセッサ回路１はリセット信号が解除されるとイニシャル処理から動作を再開している。

再表９８／０１２６２０号公報 特開２００４−０９６７２７号公報 実開平５−４３２２５号公報

現在市場に流通しているマイクロコンピュータの中には、通常の動作を行なうときの動作状態（通常モード）と消費電力を低減するための待機状態（スタンバイモード）とを切り換えながら動作するものが存在している。複数の動作モード（通常モード、スタンバイモード）に対応しているマイクロコンピュータは、データの退避や通常モードへの復帰条件の設定を行った後、スタンバイモードに入る。スタンバイモードから通常モードへ復帰する場合は、一般的に、外部端子ないしは内蔵機能ブロック（タイマなど）からの割り込み信号（スタンバイモード解除信号）によって復帰が行なわれる。

また、ＣＰＵ内部の記憶回路は、データの書き込み／読み出しを行う場合と、書き込まれたデータを保持する場合とでは、異なる値の電圧が供給されている。一般的に、データの書き込み／読み出し時に印加される電圧（以後動作保障電圧という）のほうが、書き込まれたデータを保持するために印加される電圧（以後データ保障電圧という）よりも大きい。したがって、マイクロコンピュータの備えられたＣＰＵの構成要素であるフリップフロップ、ラッチ、カウンタ、レジスタなどを動作させるための電圧も、
動作保障電圧＞データ保障電圧
である。

複数の動作モードに対応しているマイクロコンピュータにおいて、上記の特許文献１、２および実用新案文献１の技術を適用してスタンバイモードから通常モードへの復帰を実行しようとする場合、スタンバイモードのマイクロコンピュータは、電源電圧の大小にかかわらずスタンバイモード解除信号を受け取ってしまう。

スタンバイモード解除信号を受け取ったマイクロコンピュータでは、スタンバイモードを示すフラグを記憶したレジスタがクリアされ、スタンバイモードから通常モードへ移行するような命令がＣＰＵへ供給される。

上述したように、スタンバイモードのマイクロコンピュータは、電源電圧の大小にかかわらずスタンバイモード解除信号を受け取ってしまう。そのため、動作保障電圧を下回る電圧がＣＰＵに供給されているときにスタンバイモード解除信号を受け取ってしまうと、ＣＰＵの動作が保障されなくなってしまう。

また、このときＣＰＵの機能の一部だけ動作してしまうことにより、マイクロコンピュータが誤動作してしまう場合も有る。

さらに、スタンバイモード解除信号を受け取ったマイクロコンピュータには、一定時間経過した後、動作保障電圧以上の電圧が電源から供給される。しかしながら、初期状態で誤動作を起こしてしまったマイクロコンピュータは、動作保障電圧以上の電圧が供給されても、誤動作の状態から回復しない場合がある。また、誤動作状態から動作が開始されるため、所望の動作が行なわれない場合もある。

本発明が解決しようとする課題は、電源電圧がＣＰＵの動作電圧を下回っている場合に、外部からのスタンバイモード解除信号を受け付けないようにするマイクロコンピュータを提供することに有る。

以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

上記課題を解決するために、電源電圧の状態を示す信号を出力する電圧検出部（２）と、ＣＰＵが待機状態に入る前のデータを保持し、前記信号に基づいて複数の動作モードで動作するデータ出力回路（３）とを具備するリセット回路（１）を構成する。ここで、前記複数の動作モードは、前記電源電圧が第１閾値電圧以上の電圧であることを示す通常モードと、前記電源電圧が前記第１閾値電圧から第２閾値電圧の範囲であることを示すデータ保持モードと、前記電源電圧が前記第２閾値電圧以下であることを示すデータ消去モードとを含むことが好ましい。そして、前記データ出力回路（２）は、前記データ保持モードから前記データ消去モードへの遷移に応答して、保持している前記データをリセットし、前記データ消去モードへ移行せずに前記データ保持モードから前記通常モードへ遷移するときに、保持されていた前記データを出力する。

このように、外部回路からの入力等でデータ処理を行うような集積回路において、本発明の回路は、電源電圧が動作電圧を下回った場合、外部回路からの入力を遮断し処理実行を禁止する一方、電源電圧が復帰した場合は以前の状態で処理の許可をおこなっている。また、電源電圧が内部レジスタの動作電圧以下まで低下した際は電源投入時と同様の初期化を行ない、動作を開始している。

本発明によると、電源電圧がＣＰＵの動作電圧を下回っている場合に、外部からのスタンバイモード解除信号を受け付けないようにするマイクロコンピュータを提供することが可能となる。

［第１の実施形態の構成］
以下に、図面を参照して本発明を実施するための形態について説明を行う。図１は、本発明の第１の実施形態のリセット回路１の全体構成を例示するブロック図である。図１を参照すると、第１の実施形態のリセット回路１は、電圧検出回路２とデータ出力回路３とストップ制御回路４とを含んで構成されている。また、図１に示されているように、電圧検出回路２は、第１閾値電圧でパワーオンクリア信号（ＰＯＣＦ、ＰＯＣＲ）を出力する第１電圧検出回路５と、第２閾値電圧でパワーオンクリア信号（ＰＯＣＬ）第２電圧検出回路６とを含んで構成されている。また、データ出力回路３はデータスタック回路７と周辺制御レジスタ８とを含んで構成されている。以下の実施形態の説明において、上述の第１閾値電圧は、マイクロコンピュータに備えられた記憶回路に対してデータの書き込み／読み出しを行う時に印加され、その動作を保障する電圧（以後動作保障電圧という）であるものとする。また、第２閾値電圧は書き込まれたデータを保持するために印加され、そのデータを保障する電圧（以後データ保障電圧という）であるものとする。

図１に示されているように、２つの電圧検出回路（５、６）からは、３種類のパワーオンクリア信号（ＰＯＣＦ、ＰＯＣＲ、ＰＯＣＬ）が出力されている。３種類のパワーオンクリア信号（ＰＯＣＦ、ＰＯＣＲ、ＰＯＣＬ）は、データ出力回路３およびストップ制御回路４に入力され、各部の制御が行われている。また、図１を参照すると、通常動作時においては、ＣＰＵからの書き込み（Ｗｒｉｔｅ）信号、読み出し（Ｒｅａｄ）信号により周辺制御レジスタ８、ストップ制御回路４の動作が制御されることが示されている。

電圧検出回路２は、電源電圧の変動を監視し、電源電圧の状態に対応して複数の制御信号を生成する電圧監視機能ブロックである。上述したように電圧検出回路２は第１電圧検出回路５と第２電圧検出回路６とを含み、第１電圧検出回路５は、動作保障電圧に対応して、二つの制御信号（第２パワーオンクリア信号ＰＯＣＲ、第１パワーオンクリア信号ＰＯＣＦ）を出力している。また、電圧検出回路２の第２電圧検出回路６は、データ保障電圧に対応して第３パワーオンクリア信号ＰＯＣＬを出力している。

データ出力回路３は、マイクロコンピュータ内の周辺回路（タイマー、シリアルインターフェイス、割り込み等）の動作を制御するためのデータを出力するデータ出力機能ブロックである。上述したように、データ出力回路３は、データスタック回路７と周辺制御レジスタ８とを含んで構成され、データスタック回路７は、ＣＰＵから書き込み／読み出しが可能なレジスタである。また周辺制御レジスタ８は、電源電圧が所定の電圧に達したとき周辺制御レジスタ８のデータを退避させるための記憶領域である。

以下からは、リセット回路１を構成する各回路（２、３、４）の詳細な構成に関して説明を行う。図２は、電圧検出回路２の詳細な構成を例示する回路図である。上述したように、本実施形態の電圧検出回路２は、第１電圧検出回路５と第２電圧検出回路６とを備えている。電圧検出回路２には、基準電圧生成回路１１、比較電圧生成回路１２およびスタートアップ回路１３が備えられ、それらは第１電圧検出回路５と第２電圧検出回路６とで共用されている。なお、本実施形態においては、基準電圧生成回路１１、比較電圧生成回路１２およびスタートアップ回路１３が、第１電圧検出回路５と第２電圧検出回路６とで共用される構成を例示して説明を行うが、この構成は、本発明の電圧検出回路２を限定するものではない。

基準電圧生成回路１１は、基準電圧を生成する電圧生成回路である。基準電圧生成回路１１は、第１ノードＮ１を有し、その第１ノードＮ１を介して基準電圧を出力している。図２に示されているように、基準電圧は、第１電圧検出回路５を構成する第１比較器１４の第１入力端と、第２電圧検出回路６を構成する第２比較回路２０の第１入力端とに供給されている。

比較電圧生成回路１２は、２種類の参照電圧を生成する電圧生成回路である。比較電圧生成回路１２は、第２ノードＮ２と第３ノードＮ３とを有し、第２ノードＮ２を介して第１参照電圧を出力し、第３ノードＮ３を介して第２参照電圧を出力している。図２に示されているように、第１参照電圧は、第１比較器１４の第２入力端に供給されている。また、第２参照電圧は、第２比較回路２０の第２入力端に供給されている。

スタートアップ回路１３は、マイクロコンピュータ内の各回路を動作させるための起動信号を出力する回路である。

図２に示されているように、第１電圧検出回路５は、基準電圧生成回路１１と、比較電圧生成回路１２と、スタートアップ回路１３と、第１比較器１４と、微分回路１５とを含んで構成されている。また、微分回路１５は、第１遅延回路１６と、インバータ１７と、ＮＡＮＤ回路１８と、ＯＲ回路１９とを含んで構成されている。

第１比較器１４は、基準電圧生成回路１１から出力される基準電圧と、比較電圧生成回路１２から出力される第１参照電圧とを比較する比較器である。第１比較器１４は、その比較結果を示す出力信号を微分回路１５に供給している。

微分回路１５は、第１比較器１４から出力される出力信号に基づいて二種類のパルス（第１パワーオンクリア信号ＰＯＣＦ、第２パワーオンクリア信号ＰＯＣＲ）を生成する信号生成回路である。上述したように、微分回路１５は、第１遅延回路１６と、インバータ１７と、ＮＡＮＤ回路１８と、ＯＲ回路１９とを含んで構成されている。図２に示されているように、第１比較器１４からの出力信号は、第４ノードＮ４を介してＮＡＮＤ回路１８の第１入力端とＯＲ回路１９の第１入力端に供給されている。また、第１比較器１４から出力信号は、第４ノードＮ４を介して第１遅延回路１６に供給され、その第１遅延回路１６から出力された遅延出力信号は、インバータ１７を介してＮＡＮＤ回路１８の第２入力端と、ＯＲ回路１９の第２入力端に供給されている。これによって、第１電圧検出回路５は、動作保障電圧より高い電圧から低い電圧へ電源電圧が変動するときと、動作保障電圧より低い電圧から高い電圧へ電源電圧が変動するときとに対応して二種類のパルスを生成することが可能である。

図２を参照すると、第２電圧検出回路６は、基準電圧生成回路１１と、比較電圧生成回路１２と、スタートアップ回路１３と、第２比較回路２０と、第２遅延回路２１とを含んで構成されている。基準電圧生成回路１１、比較電圧生成回路１２およびスタートアップ回路１３は、第１電圧検出回路５と共用して構成される回路であるので、重複する説明は省略する。第２遅延回路２１は、基準電圧生成回路１１から出力される基準電圧と、比較電圧生成回路１２から出力される第２参照電圧とを比較する比較器である。図２に示されているように、第２比較回路２０の出力信号は第２遅延回路２１に供給されている。第２遅延回路２１は、微小パルスの除去を行う回路である。これによって第２電圧検出回路６は、電源電圧の変動に対応して第３パワーオンクリア信号ＰＯＣＬを出力することが可能である。なお、原理的には、第２電圧検出回路６は第２比較回路２０の出力をそのまま出力すれば良い。したがって、第２遅延回路２１を有することなく第２電圧検出回路６を構成することも可能である。

図３は、本実施形態のデータ出力回路３の構成を例示する回路図である。上述したように、データ出力回路３はデータスタック回路７と周辺制御レジスタ８とを含んで構成されている。図３を参照すると、データスタック回路７は、ＡＮＤ回路２２と第２フリップフロップ２３とを含んで構成されている。ＡＮＤ回路２２には、ストップ信号と周辺制御レジスタ８から出力されるデータとが供給されている。ＡＮＤ回路２２は、ストップ信号とデータとの論理積を実行して、その実行結果を第２フリップフロップ２３に出力している。第２フリップフロップ２３は、第１パワーオンクリア信号ＰＯＣＦに応答してＡＮＤ回路２２の出力を保持する記憶回路である。図３に示されているように、第２フリップフロップ２３の出力端は周辺制御レジスタ８に接続されている。また、第２フリップフロップ２３に記憶されているデータは、第３パワーオンクリア信号ＰＯＣＬに応答してリセットされる。これによって、データスタック回路７は第１電圧検出回路５からの第１パワーオンクリア信号ＰＯＣＦに応じて周辺制御レジスタ８の内容を退避／復帰させることが可能である。またデータスタック回路７は、第２電圧検出回路６の出力（第３パワーオンクリア信号ＰＯＣＬ）に応答してデータを初期化することにより、電源電圧がデータ保障電圧を下回ったとき、周辺制御レジスタ８を初期化することを可能にしている。

周辺制御レジスタ８はＣＰＵから書き込み／読み出しが可能なレジスタである。図３に示されているように、周辺制御レジスタ８は、第１マルチプレクサ２４と、第１フリップフロップ２５とを含んで構成されている。また、周辺制御レジスタ８は、ＣＰＵからの書き込み／読み出しを実行するためのＷｒｉｔｅ／Ｒｅａｄ制御回路を備えている。さらに、周辺制御レジスタ８は、第２パワーオンクリア信号ＰＯＣＲが出力された時にデータスタック回路７へデータを退避させるための制御回路が付加されている。また、この制御回路は、データスタック回路７からデータを復帰させるための機能を備えている。第１フリップフロップ２５は、データスタック回路７の出力を選択しており、データの書換のときのみＢＵＳ側に切り換える必要がある。これは第２パワーオンクリア信号ＰＯＣＲが出力されたとき、データスタック回路７からのデータの復帰させるためである。

図４は、本実施形態のストップ制御回路４の構成を例示する回路図である。図４を参照すると、ストップ制御回路４は、第３フリップフロップ２６と、ＮＯＲ回路２７と、インバータ２８と、ＡＮＤ回路２９と、ＮＯＲ回路３０とを含んで構成されている。図４に示されているように、スタンバイモード（ＳＴＯＰ状態）の設定は、バスを介して供給されるデータを、ＣＰＵからのデータ書込み命令で第３フリップフロップ２６に書き込むことで行われる。スタンバイモードの解除は、チップ外部からの解除要求信号と、第一の電圧検出回路の電源立ち上がり時の第２パワーオンクリア信号ＰＯＣＲおよび第３パワーオンクリア信号ＰＯＣＬによって行われる。

［第１の実施形態の動作］
以下に、図面を参照して、第１の実施形態のリセット回路１の動作について説明を行う。本実施形態のリセット回路１は、変動する電源電圧が動作保障電圧およびデータ保障電圧に対して高いか低いかで異なる動作をしている。したがって、以下の説明においては、変動する電源電圧の状態に対応して場合分けをして順に説明を行う。図５は、スタンバイモード（ＳＴＯＰ状態）に入った後、電源電圧がデータ保障電圧以下に下がった後復帰する場合の動作を例示するタイミングチャートである。また後述する図６は、電源電圧が動作保障電圧以下データ保障電圧以上まで下がった後復帰する場合の動作を例示するタイミングチャートである。そして図７は、スタンバイモード（ＳＴＯＰ状態）でないときに電源電圧が動作保障電圧以下に下がった場合の動作を例示するタイミングチャートである。

まず、電源電圧がデータ保障電圧以下に下がる場合について説明する。図５を参照すると、時刻ｔ０１のタイミングでＣＰＵからの命令に応答してスタンバイモード（ＳＴＯＰ状態）に対応するレジスタ値が第３フリップフロップ２６にセットされる。ストップ制御回路４は、設定されたレジスタ値に基づいてストップ信号９を出力する。ＣＰＵはストップ信号９応答してスタンバイモード（ＳＴＯＰ状態）に遷移する。このときＳＴＯＰ解除条件の設定等を制御する周辺制御レジスタ８には、スタンバイモードの解除に必要なデータが書き込まれているものとする。

次に時刻ｔ０２で電源電圧が動作保障電圧以下になった時点で第１電圧検出回路５からパワーオンクリア信号（ＰＯＣＦ）が出力される。データスタック回路は、この第１パワーオンクリア信号ＰＯＣＦの立ち上がりエッジ（時刻ｔ０２）に応答して周辺制御レジスタ８のデータをスタックする。さらに、データスタック回路は、第１パワーオンクリア信号ＰＯＣＦの立下りエッジ（時刻ｔ０３のタイミング）で周辺制御レジスタ８を初期化する。これにより、外部からの解除要求信号によるスタンバイモード（ＳＴＯＰ状態）の解除はできなくなる。

次に電源電圧がデータ保障電圧以下に下がった瞬間（時刻ｔ０４）に、第２電圧検出回路６は第３パワーオンクリア信号ＰＯＣＬを出力する。データスタック回路７は第３パワーオンクリア信号ＰＯＣＬに応答して第２フリップフロップ２３を初期化する。このとき、ストップ制御回路４はＳＴＯＰ信号の出力を停止し、スタンバイモード（ＳＴＯＰ状態）を解除する。これによって電源電圧が復帰し、チップ内部を初期化するためにプログラムの実行が必要になった場合に、適切にプログラムの実行を行うことが可能になる。また、その後電源電圧が第２電圧検出回路６の動作限界やデータ保障電圧以下に下がったとしても、第２電圧検出回路６の出力はレベルを常時出力しているため、最終的に電源電圧がデータ保障電圧以上になる瞬間（時刻ｔ０５）までデータスタック回路の初期化を継続することが可能である。

次に電源電圧が動作保障電圧以上になった瞬間（時刻ｔ０６）のタイミングで第１電圧検出回路５から第２パワーオンクリア信号ＰＯＣＲが出力される。データ出力回路３は、第２パワーオンクリア信号ＰＯＣＲに基づいて、データスタック回路７から周辺制御レジスタ８にデータ復帰が行われる。このとき、データスタック回路７は既に初期化されているため、周辺制御レジスタ８が初期化された場合を同様の作用を発揮する。また、既にスタンバイモード（ＳＴＯＰ状態）が解除されているため、第２パワーオンクリア信号ＰＯＣＲの立下り（時刻ｔ０７）以降は、マイクロコンピュータは通常の電源投入時と同様の動作をすることができる。

解除要求信号を出力する回路（マイクロコンピュータの外部／内部の回路）は、マイクロコンピュータに動作可能な電圧が供給されているかを認識することなく解除要求信号を出力することがある。本実施形態のリセット回路を備えるマイクロコンピュータは、電源電圧が動作保障電圧以下になった場合は、自ら解除要求信号の受付を禁止し、動作状態への復帰を禁止することができる。さらに、マイクロコンピュータへの供給電圧がデータ保障電圧を下回った場合、メモリ内のデータは保証されない。本実施形態のリセット回路を備えるマイクロコンピュータは、その場合、通常の電源投入と同様に内部の初期化を行ない、それまでの復帰条件を解除することで不具合の発生を防止している。

図６は、電源電圧が動作保障電圧以下データ保障電圧以上まで下がった後復帰する場合の動作を例示するタイミングチャートである。図６を参照すると、時刻ｔ１１のタイミングで、ＣＰＵは周辺制御レジスタ８にデータを書き込むことにより、ＳＴＯＰ解除条件を設定する。その後、時刻ｔ１２のタイミングで、ＣＰＵは第３フリップフロップ２６にデータを書込みスタンバイモード（ＳＴＯＰ状態）に遷移する。次に電源電圧が動作保障電圧以下に下がった瞬間（時刻ｔ１３）で第１電圧検出回路５は、第１パワーオンクリア信号ＰＯＣＦを出力する。データ出力回路３は、図５のときと同様、第１パワーオンクリア信号ＰＯＣＦに応答してデータスタック回路７に周辺制御レジスタ８の内容を退避させる。さらに、時刻ｔ０３において、第１パワーオンクリア信号ＰＯＣＦの立下りエッジで周辺制御レジスタ８は初期化される。このとき、外部から供給される解除要求信号でのスタンバイモードの解除（ＳＴＯＰ解除）は禁止されている。次に電源電圧が動作保障電圧以上に復帰した場合、時刻ｔ１５のタイミングで第１電圧検出回路５から第２パワーオンクリア信号ＰＯＣＲが出力される。データ出力回路３は、その第２パワーオンクリア信号ＰＯＣＲに応答して、データスタック回路７から周辺制御レジスタ８へのデータ復帰を実行する。これによって解除要求信号によるＳＴＯＰ状態の解除が許可され、その後解除要求信号の入力によってスタンバイモード（ＳＴＯＰ状態）は解除される。

これによって、電源電圧がデータ保障電圧以下に下がることなく動作保障電圧以上に復帰した際には、速やかに復帰信号の受付を再開することが可能である。

図７はＳＴＯＰ態に入らないまま電源電圧が動作電圧以下に下がった場合の動作を例示するタイミングチャートである。図７を参照すると、第１電圧検出回路５は、電源電圧が動作保障電圧以下に下がった瞬間（時刻ｔ２１）に第１パワーオンクリア信号ＰＯＣＦを出力する。データ出力回路３は、その第１パワーオンクリア信号ＰＯＣＦに応答して周辺制御レジスタ８を初期化している。次に第１パワーオンクリア信号ＰＯＣＦの立下りエッジ（時刻ｔ２２）でデータ出力回路３は、周辺制御レジスタ８からデータスタック回路７へのデータ退避を実行する。このときデータスタック回路７の第２フリップフロップ２３へ入力されるデータは、ＳＴＯＰ信号でマスクされ、第２フリップフロップ２３には強制的に“０”が書き込まれる。その後、電源電圧が動作保障電圧以上に復帰した際（時刻ｔ２３）でデータスタック回路７からデータの復帰が行われる。このとき、データスタック回路７の第２フリップフロップ２３には“０”に初期化されているため、通常の初期化と同様の結果となる。

上述してきたように、本実施形態のリセット回路１は、電源検出レベルを動作保障電圧（動作保証最低電圧）とデータ保障電圧（データ保持最低電圧）との二つに対応している。リセット回路１は、それぞれの電圧に応じて複数のパワーオンクリア信号を生成している。電源電圧が動作保障電圧（動作保証最低電圧）を境に変動するときに出力されるパワーオンクリア信号ではチップの動作に影響するレジスタを初期化している。それにより、動作電圧以下に電源電圧が低下した際のチップの誤動作を防止するとともに、電源電圧が低下した瞬間のレジスタの値をスタックに退避させ、電源電圧が復帰した際に電源電圧低下以前の状態にレジスタ値を復帰させることを可能にしている。また電源電圧がデータ保障電圧以下に下がった場合およびＳＴＯＰ状態に無い場合は、退避したデータ自体の保証ができないため，スタックに強制的に“０”を書込むことにより電源電圧復帰時の動作を保証している。

［第２の実施形態の構成］
以下に、図面を参照して本発明の第２の実施形態について説明を行う。図８は第２の実施形態のリセット回路１における、データ出力回路３の構成を例示する回路図である。図８の回路図において、第１の実施形態の説明で使用した符号と同じ符号が使用されているブロックは、その構成・動作が第１の実施形態と同様である。そのため、以下に述べる実施形態では、その詳細な説明は省略する。図８を参照すると、第２の実施形態のデータスタック回路７は、第２マルチプレクサ３１と、第３マルチプレクサ３２とを含んで構成されている。第２の実施形態のデータスタック回路７は、この構成によってデータスタック部の書換え信号をＣＰＵがスタンバイモード（ＳＴＯＰ状態）にあるかどうかで分けている。スタンバイモード（ＳＴＯＰ状態）の場合は、第１の実施形態と同様に、第１電圧検出回路５から出力される第１パワーオンクリア信号ＰＯＣＦに応答して周辺制御レジスタ８からの供給されるデータの保持などの動作を実行している。スタンバイモード（ＳＴＯＰ状態）に無い場合は、データスタック回路７は、ＣＰＵから命令によってデータを書き換えることが可能な構成を備えている。

また、第１の実施形態では、周辺制御レジスタ８は第１電圧検出回路５から出力される第１パワーオンクリア信号ＰＯＣＦに応答して強制的に第１フリップフロップ２５を初期化していた。第２の実施形態において、周辺制御レジスタ８は、第１パワーオンクリア信号ＰＯＣＦに応答して第２フリップフロップ２３の状態を取り込むよう動作を実行している。

［第２の実施形態の動作］
以下に、図面を参照して、第２の実施形態の動作について説明を行う。第２の実施形態における動作は、第１の実施形態の動作を同様に、変動する電源電圧が動作保障電圧およびデータ保障電圧に対して高いか低いかで異なる動作をしている。したがって、以下の説明においては、変動する電源電圧の状態に対応して場合分けをして順に説明を行う。図９は、電源電圧がデータ保障電圧以下に下がった後復帰する場合の動作を例示するタイミングチャートである。また後述する図１０は、電源電圧が動作電圧以下データ保障電圧以上に下がった後に復帰する場合の動作を例示するタイミングチャートである。

まず、電源電圧がデータ保障電圧以下に下がった後復帰する場合について説明する。図９を参照すると、時刻ｔ３１、時刻ｔ３２のタイミングで周辺制御レジスタ８の第１フリップフロップ２５およびデータスタック回路７の第２フリップフロップ２３にＣＰＵから命令でデータを書込む。このときＣＰＵは、電源電圧が動作電圧を下回ったとき期待されるレジスタの値を第２フリップフロップ２３に書き込む。その後時刻ｔ３３のタイミングでＣＰＵはストップ制御回路４の第３フリップフロップ２６にスタンバイモード（ＳＴＯＰ状態）に対応するデータを書き込む。ストップ制御回路４は書き込まれたデータに基づいてストップ信号９を出力し、ＣＰＵは、ストップ信号９に応答してＳＴＯＰ状態に遷移する。

時刻ｔ３４のタイミングで電源電圧が動作保障電圧を下回った瞬間、第１電圧検出回路５は第１パワーオンクリア信号ＰＯＣＦを出力する。図９に示されているように、第２の実施形態において、第１フリップフロップ２５、第２フリップフロップ２３ともこの信号の立下りエッジでそれぞれ第２フリップフロップ２３、第１フリップフロップ２５の出力を取り込む。そのため、結果としてデータ交換が行われ、第１フリップフロップ２５には先にＣＰＵから書き込んでおいた“動作電圧を下回ったときに期待されるレジスタ値Ｄ１”が格納される。

次に電源電圧がデータ保障電圧を下回った瞬間（時刻ｔ３６）において、第２電圧検出回路６から第３パワーオンクリア信号ＰＯＣＬが出力される。データスタック回路７は、その第３パワーオンクリア信号ＰＯＣＬに応答して第２フリップフロップ２３の値を初期化する。次に電源電圧が動作保障電圧以上に復帰した場合（時刻ｔ３８）において、第１電圧検出回路５から第２パワーオンクリア信号ＰＯＣＲが出力される。データ出力回路３は、その第２パワーオンクリア信号ＰＯＣＲの立下りエッジ（時刻ｔ３９）でデータスタック回路７が保持しているデータを周辺制御レジスタ８に供給させる。このとき、すでにＳＴＯＰ状態が解除されているのでデータスタック回路７へのデータ移動は無い。これにより周辺制御レジスタ８、データスタック回路７とも電源投入時と同じデータの状態になり、あらためて初期化を行う場合と同様の作用効果を得ることが可能になる。

続いて電源電圧が動作電圧以下データ保障電圧以上に下がった後復帰する場合について説明する。上述したように、図１０は、電源電圧が動作電圧以下データ保障電圧以上に下がった後に復帰する場合の動作を例示するタイミングチャートである。図１０を参照すると、時刻ｔ４１、時刻ｔ４２のタイミングで周辺制御レジスタ８の第１フリップフロップ２５およびデータスタック回路７の第２フリップフロップ２３にＣＰＵから命令でデータを書込む。このときＣＰＵは、電源電圧が動作電圧を下回ったとき期待されるレジスタの値を第２フリップフロップ２３に書き込む。

その後、ＣＰＵは、時刻ｔ４３のタイミングでストップ制御回路４の第３フリップフロップ２６にスタンバイモード（ＳＴＯＰ状態）に対応するデータを書き込む。ストップ制御回路４は書き込まれたデータに基づいてストップ信号９を出力し、ＣＰＵは、ストップ信号９に応答してＳＴＯＰ状態に遷移する。時刻ｔ４４のタイミングで電源電圧が動作保障電圧を下回った瞬間、第１電圧検出回路５は、第１パワーオンクリア信号ＰＯＣＦを出力する。図１０に示されているように、第２の実施形態において、第１フリップフロップ２５、第２フリップフロップ２３ともこの信号の立下りエッジでそれぞれ第２フリップフロップ２３、第１フリップフロップ２５の出力を取り込む。そのため、結果としてデータ交換が行われ、第１フリップフロップ２５には先にＣＰＵから書き込んでおいた“動作電圧を下回ったときに期待されるレジスタ値Ｄ１”が格納される。

次に電源電圧が動作保障電圧以上に復帰した瞬間（時刻ｔ４６）において、第１電圧検出回路５から第２パワーオンクリア信号ＰＯＣＲが出力される。データ出力回路３は、第２パワーオンクリア信号ＰＯＣＲに応答してデータスタック回路７から先にスタックしたデータを読み出し、周辺制御レジスタ８に供給する。これにより周辺制御レジスタ８は電源電圧が動作保障電圧以下に下がる前の状態（時刻ｔ４４以前の状態）に復帰することが可能となる。従って電源電圧が動作保障電圧以上に復帰した後（例えば、時刻ｔ４８）において、ＳＴＯＰ状態に入る以前に設定した解除条件でのＳＴＯＰ解除を行うことは可能となる。

第２の実施形態では、スタンバモード（ＳＴＯＰ状態）において、回路が動作電圧以下に下がった場合に要求される周辺制御レジスタ８の状態をデータスタック回路７に書き込んでいる。その後、電源電圧が動作保障電圧以下に下がった時点で自動的に周辺制御レジスタ８に一括して書き込むことを可能にしている。これにより複数のＳＴＯＰ解除条件の設定に対応させることが可能となる。例えば、動作保障電圧以上と以下とで、解除許可と解除禁止とを切り替える必要のあるものと、ポートの入出力制御のように、動作保障電圧以上か以下かに関わらず状態を一定に保つ必要があるものと、ポートの出力のように使用方法で両方あるものとが混在する場合であっても、プログラムを変更することでそれぞれに対応することが可能となる。

また、第２の実施形態では、第２マルチプレクサ３１の入力の一方をＢＵＳから直接入力している。従って、スタンバモード（ＳＴＯＰ状態）に無いときに、動作保障電圧以下に電源電圧が低下した場合、データスタック回路７へのデータスタックは実行されない。そのため、その後電源電圧が復帰した場合、その時点でデータスタック回路７のデータが周辺制御レジスタ８に書き戻されることになる。データスタック回路７のデータ設定をスタンバモード（ＳＴＯＰ状態）に入る直前に行うことで、このような場合に対応しつつ、電源投入時の動作と同様の作用効果をより確実に得ることができる。また、第２マルチプレクサ３１のＢＵＳからの入力を（ＢＵＳ＊データスタック用フリップフロップのアドレス＊書込み信号）の論理積とし、データスタック用フリップフロップの書込みクロックを（データスタック用フリップフロップ＊アドレスと書込み信号）＋第１パワーオンクリア信号ＰＯＣＦとすることでハード的に解決することもできる。

図１は、第１の実施形態のリセット回路１の全体構成を例示するブロック図である。 図２は、電圧検出回路２の詳細な構成を例示する回路図である。 図３は、本実施形態のデータ出力回路３の構成を例示する回路図である。 図４は、本実施形態のストップ制御回路４の構成を例示する回路図である。 図５は、スタンバイモード（ＳＴＯＰ状態）に入った後、電源電圧がデータ保障電圧以下に下がった後復帰する場合の動作を例示するタイミングチャートである。 図６は、電源電圧が動作保障電圧以下データ保障電圧以上まで下がった後復帰する場合の動作を例示するタイミングチャートである。 図７は、スタンバイモード（ＳＴＯＰ状態）でないときに電源電圧が動作保障電圧以下に下がった場合の動作を例示するタイミングチャートである。 図８は、第２の実施形態のリセット回路１における、データ出力回路３の構成を例示する回路図である。 図９は、電源電圧がデータ保障電圧以下に下がった後復帰する場合の動作を例示するタイミングチャートである。 図１０は、電源電圧が動作電圧以下データ保障電圧以上に下がった後に復帰する場合の動作を例示するタイミングチャートである。

符号の説明

ＰＯＣＦ…第１パワーオンクリア信号
ＰＯＣＲ…第２パワーオンクリア信号
ＰＯＣＬ…第３パワーオンクリア信号
１…リセット回路
２…電圧検出回路
３…データ出力回路
４…ストップ制御回路
５…第１電圧検出回路
６…第２電圧検出回路
７…データスタック回路
８…周辺制御レジスタ
９…データ
１１…基準電圧生成回路
１２…比較電圧生成回路
１３…スタートアップ回路
１４…第１比較器
１５…微分回路
１６…第１遅延回路
１７…インバータ
１８…ＮＡＮＤ回路
１９…ＯＲ回路
２０…第２比較回路
２１…第２遅延回路
Ｎ１…第１ノード
Ｎ２…第２ノード
Ｎ３…第３ノード
２２…ＡＮＤ回路
２３…第２フリップフロップ
２４…第１マルチプレクサ
２５…第１フリップフロップ
２６…第３フリップフロップ（ＳＴＯＰレジスタ）
２７…ＮＯＲ回路
２８…インバータ
２９…ＡＮＤ回路
３０…ＮＯＲ回路
３１…第２マルチプレクサ
３２…第３マルチプレクサ

Claims (16)

1. 電源電圧の状態を示す信号を出力する電圧検出部と、
   ＣＰＵが待機状態に入る前のデータを保持し、前記信号に基づいて複数の動作モードで動作するデータ出力回路と
   を具備し、
   前記複数の動作モードは、
   前記電源電圧が第１閾値電圧以上の電圧であることを示す通常モードと、
   前記電源電圧が前記第１閾値電圧から第２閾値電圧の範囲であることを示すデータ保持モードと、
   前記電源電圧が前記第２閾値電圧以下であることを示すデータ消去モードとを含み、
   前記データ出力回路は、
   前記データ保持モードから前記データ消去モードへの遷移に応答して、保持している前記データをリセットし、
   前記データ消去モードへ移行せずに前記データ保持モードから前記通常モードへ遷移するときに、保持されていた前記データを出力する
   リセット回路。
2. 請求項１に記載のリセット回路において、さらに、
   前記信号に基づいて前記複数の動作モードで動作し、前記ＣＰＵの動作を停止させるための停止信号を出力するＳＴＯＰ制御回路を具備し、
   前記ＳＴＯＰ制御回路は、
   前記データ保持モードから前記データ消去モードへの遷移に応答して前記ＣＰＵの動作停止を解除する
   リセット回路。
3. 請求項２に記載のリセット回路において、
   前記データ出力回路は、
   前記ＣＰＵの通常動作を実行し、
   前記通常モードから前記データ保持モードへの遷移に応答して、前記データをリセットする
   リセット回路。
4. 請求項３に記載のリセット回路において、
   前記第１閾値電圧は、前記記憶回路に対する前記データの書き込み／読み出しが可能な電圧であり、
   前記第２閾値電圧は、前記記憶回路に保持されるデータを維持することが可能な電圧である
   リセット回路。
5. 請求項４に記載のリセット回路において、
   前記データ出力回路は、前記データを保持する記憶回路と前記記憶回路から受け取った前記データを一時的に保持するデータスタック回路とを含み、
   前記データ出力回路は、
   前記信号が、前記電源電圧が第１閾値電圧より高い電圧から前記第１閾値電圧より低い電圧へ遷移することを示すときに前記記憶回路から前記データスタック回路に前記データを提供し、
   前記信号が、前記電源電圧が前記第１閾値電圧より低い電圧から前記第１閾値電圧より高い電圧へ遷移することを示すときに、前記データスタック回路に保持される値を前記記憶回路に提供し、
   前記信号が、前記電源電圧が第２閾値電圧より高い電圧から前記第２閾値電圧より低い電圧へ遷移することを示すときに、前記データスタック回路に保持される前記データをリセットする
   リセット回路。
6. 請求項５に記載のリセット回路において、
   前記信号は、第１パワーオンクリア信号と第２パワーオンクリア信号とデータリセット信号とを含み、
   前記第１パワーオンクリア信号は、前記電源電圧が第１閾値電圧より高い電圧から前記第１閾値電圧より低い電圧へ遷移することを示し、
   前記第２パワーオンクリア信号は、前記電源電圧が第１閾値電圧より低い電圧から前記第１閾値電圧より高い電圧へ遷移することを示し、
   前記データリセット信号は、前記電源電圧が第２閾値電圧より低い電圧であることを示し、
   前記データ出力回路は、
   前記停止信号と前記第１パワーオンクリア信号とに応答して、前記記憶回路の前記データを前記データストック回路に受け渡し、
   前記データリセット信号に応答して前記データストック回路に保持される前記データをクリアにし、
   前記第２パワーオンクリア信号に応答して、前記データストック回路に保持されている値を前記記憶回路に提供する
   リセット回路。
7. 請求項６に記載のリセット回路において、
   前記データ出力回路は、
   前記停止信号が出力されていないときに、
   前記第１パワーオンクリア信号に応答して、前記データストック回路のデータをクリアにする
   リセット回路。
8. 請求項７に記載のリセット回路において、
   前記データ出力回路は、
   前記停止信号と前記第１パワーオンクリア信号とに応答して、前記記憶回路の前記データを前記データストック回路に受け渡すとともに、前記データストック回路の前記データを前記記憶回路に受け渡し、
   前記データリセット信号に応答して前記データストック回路に保持される前記データをクリアにし、
   前記第２パワーオンクリア信号に応答して、前記データストック回路に保持されている値を前記記憶回路に提供する
   リセット回路。
9. 請求項１から８の何れか１項に記載のリセット回路を具備する
   マイクロコンピュータ。
10. （ａ）電源電圧の状態を示す信号を出力するステップと、
    （ｂ）前記信号が、前記電源電圧が第１閾値電圧より高い電圧から前記第１閾値電圧より低い電圧へ遷移することを示すときに記憶回路からデータストック回路に前記データを提供するステップと、
    （ｃ）前記信号が、前記電源電圧が第１閾値電圧より低い電圧から前記第１閾値電圧より高い電圧へ遷移することを示すときに前記データストック回路に保持される値を前記記憶回路に提供するステップと、
    （ｄ）前記信号が、前記電源電圧が第２閾値電圧より高い電圧から前記第２閾値電圧より低い電圧へ遷移することを示すときに前記データストック回路に保持される前記データをリセットするステップ
    を具備するリセット回路の動作方法。
11. 請求項１０に記載のリセット回路の動作方法において、さらに、
    （ｅ）前記信号が、前記電源電圧が第２閾値電圧より高い電圧から前記第２閾値電圧より低い電圧へ遷移することを示すときに、前記ＣＰＵの動作停止を解除するステップ
    を具備するリセット回路の動作方法。
12. 請求項１１に記載のリセット回路の動作方法において、
    前記（ｂ）ステップは、
    前記ＣＰＵの動作停止が解除されているときに、
    前記信号が、前記電源電圧が第１閾値電圧より高い電圧から前記第１閾値電圧より低い電圧へ遷移することを示すときに前記データストック回路に保持される前記データをリセットするステップ
    を具備するリセット回路の動作方法。
13. 請求項１２に記載のリセット回路の動作方法において、
    前記第１閾値電圧は、前記記憶回路に対する前記データの書き込み／読み出しが可能な電圧であり、
    前記第２閾値電圧は、前記記憶回路に保持されるデータを維持することが可能な電圧である
    リセット回路の動作方法。
14. 請求項１３に記載のリセット回路の動作方法において、
    前記信号は、第１パワーオンクリア信号と第２パワーオンクリア信号とデータリセット信号とを含み、
    前記第１パワーオンクリア信号は、前記電源電圧が第１閾値電圧より高い電圧から前記第１閾値電圧より低い電圧へ遷移することを示し、
    前記第２パワーオンクリア信号は、前記電源電圧が第１閾値電圧より低い電圧から前記第１閾値電圧より高い電圧へ遷移することを示し、
    前記データリセット信号は、前記電源電圧が第２閾値電圧より低い電圧であることを示し、
    前記（ｂ）ステップは、
    前記停止信号と前記第１パワーオンクリア信号とに応答して、前記記憶回路の前記データを前記データストック回路に受け渡すステップを含み、
    前記（ｃ）ステップは、
    前記第２パワーオンクリア信号に応答して、前記データストック回路に保持されている値を前記記憶回路に提供するステップを含み、
    前記（ｄ）ステップは、
    前記データリセット信号に応答して前記データストック回路に保持される前記データをクリアにするステップを含む、
    リセット回路の動作方法。
15. 請求項１４に記載のリセット回路の動作方法において、
    前記（ｃ）ステップは、
    前記ＣＰＵの動作停止が解除されているときに、
    前記第１パワーオンクリア信号に応答して、前記データストック回路のデータをクリアにするステップを含む
    リセット回路の動作方法。
16. 請求項１５に記載のリセット回路の動作方法において、
    前記（ｂ）ステップは、
    前記停止信号と前記第１パワーオンクリア信号とに応答して、前記記憶回路の前記データを前記データストック回路に受け渡すとともに、前記データストック回路の前記データを前記記憶回路に受け渡すステップを具備する
    リセット回路の動作方法。

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