JP2007034508A - リセット回路及びそのリセット回路の動作方法 - Google Patents

リセット回路及びそのリセット回路の動作方法 Download PDF

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Abstract

【課題】電源電圧がCPUの動作電圧を下回っている場合に、外部からのスタンバイモード解除信号を受け付けないようにするマイクロコンピュータを提供する。
【解決手段】電源電圧の状態を示す信号を出力する電圧検出部2と、複数の動作モードで動作するデータ出力回路3とを具備するリセット回路1を構成する。複数の動作モードは、電源電圧が第1閾値電圧以上の電圧であることを示す通常モードと、電源電圧が第1閾値電圧から第2閾値電圧の範囲であることを示すデータ保持モードと、電源電圧が前記第2閾値電圧以下であることを示すデータ消去モードとを含む。データ出力回路2は、データ保持モードからデータ消去モードへの遷移に応答して、保持している前記データをリセットし、データ消去モードへ移行せずに前記データ保持モードから前記通常モードへ遷移するときに、保持されていた前記データを出力する。
【選択図】図1

Description

本発明は、リセット回路及びそのリセット回路の動作方法に関する。
演算処理を行うマイクロプロセッサ(CPU)とメモリ(SRAM、ラッチ、F/F等)とを一つのLSIチップに集積したIC(以下、マイクロコンピュータと呼ぶ。)が普及している。マイクロコンピュータには、電源が供給されるときの異常動作を防止するために初期化を行なう回路(以下、パワーオンリセット回路と呼ぶ。)が備えられている。パワーオンリセット回路は、CPUの構成要素であるフリップフロップ、ラッチ、カウンタ、レジスタなどを初期化するためのリセット信号を出力している。一般的に、パワーオンリセット回路には電源電圧を検出する電圧検出回路が備えられており、リセット信号は、その電圧検出回路が検出した電圧に基づいて出力されている。マイクロコンピュータのCPUや周辺ロジックは、電源が供給される時には、そのリセット信号に基づいて初期状態に設定されている。
近年、一つのマイクロコンピュータで多くの機能を実現するために複数のI/O規格に対応した装置が普及してきている。例えば、コア電圧(CPU内部に供給される電圧)とI/O電圧(CPUのセカンドキャッシュ、チップセット、SDRAM等に供給されている電圧)とが異なるマイクロコンピュータが製造されている。さらには、入出力ピン、入出力バッファ、メモリセルのそれぞれに別々の電源が使われているようなマイクロコンピュータも存在している。そのため、複数の電源電圧を供給するマイクロコンピュータの初期化を適切に実行するための技術が知られている(例えば、特許文献1、2、3参照)。
特許文献1には、電源オン後にリセット信号にノイズ等が重畳された場合にも周辺機能部の動作を継続することのできるマイクロコンピュータ等のリセット機能を有する電子装置を提供するために、統括的処理を実行する中央処理部と、所定の動作を行うための周辺機能部と、ハードウエア的にリセット可能で、周辺機能部の動作を設定するための周辺機能レジスタ部と、外部リセット信号の入力による中央処理部のリセット動作がマイクロコンピュータの電源投入時から最初のリセット動作であるか否かについての情報を格納する第1のフラグと、第1のフラグに格納されている情報が最初のリセット動作であることを示す場合に外部リセット信号が入力されたときには周辺機能レジスタ部をハードウエア的にリセットするレジスタリセット信号を送出し、第1のフラグに格納されている情報が最初のリセット動作でないことを示す場合に外部リセット信号が入力されたときにはレジスタリセット信号を送出しないようにして周辺機能レジスタ部のリセット制御を実行するリセット制御部とを有するマイクロコンピュータに関する技術が開示されている。
特許文献2には、マルチパワー供給源を使用する半導体集積回路装置の安定で信頼性あるパワーオンリセット方法及び装置を提供するために、パワー供給源各々に対して少なくとも二つの以上の電圧検出信号を出力する電圧検出回路を具備し、これら回路の出力である電圧検出信号を組み合わせ論理回路を使用して多数のパワーオンリセット信号を生成する技術が開示されている。特許文献2に開示されている技術では、発生した多数のパワーオンリセット信号に応答して半導体集積回路装置の内部ラッチ、フリップフロップなどが初期安定化状態にリセットされている。
また、特許文献3に開示される技術では、主電源電圧が規定電圧V1より低下すると主電源低下検出回路4が主電源低下を検出してマイクロプロセッサ回路1に割込を発生させている。割込発生によりマイクロプロセッサ回路1はそれまで実行していた通常処理を停止しメモリ保護を主体とした退避処理を行っている。主電源電圧がさらに低下し規定電圧V5を越えるとリセット発生回路3はリセット信号をマイクロプロセッサ回路1へ出力しメモリへのアクセスを禁止する。同時に電源切替回路6にて主電源2からバックアップ電源5への切替が行われRAM内容などが保存される。主電源電圧が復帰し規定電圧V6を越えると電源切替回路6にてバックアップ電源5から主電源2への切替が行われ、リセット発生回路3にて一定時間t2の後リセット信号が解除される。マイクロプロセッサ回路1はリセット信号が解除されるとイニシャル処理から動作を再開している。
再表98/012620号公報 特開2004−096727号公報 実開平5−43225号公報
現在市場に流通しているマイクロコンピュータの中には、通常の動作を行なうときの動作状態(通常モード)と消費電力を低減するための待機状態(スタンバイモード)とを切り換えながら動作するものが存在している。複数の動作モード(通常モード、スタンバイモード)に対応しているマイクロコンピュータは、データの退避や通常モードへの復帰条件の設定を行った後、スタンバイモードに入る。スタンバイモードから通常モードへ復帰する場合は、一般的に、外部端子ないしは内蔵機能ブロック(タイマなど)からの割り込み信号(スタンバイモード解除信号)によって復帰が行なわれる。
また、CPU内部の記憶回路は、データの書き込み/読み出しを行う場合と、書き込まれたデータを保持する場合とでは、異なる値の電圧が供給されている。一般的に、データの書き込み/読み出し時に印加される電圧(以後動作保障電圧という)のほうが、書き込まれたデータを保持するために印加される電圧(以後データ保障電圧という)よりも大きい。したがって、マイクロコンピュータの備えられたCPUの構成要素であるフリップフロップ、ラッチ、カウンタ、レジスタなどを動作させるための電圧も、
動作保障電圧>データ保障電圧
である。
複数の動作モードに対応しているマイクロコンピュータにおいて、上記の特許文献1、2および実用新案文献1の技術を適用してスタンバイモードから通常モードへの復帰を実行しようとする場合、スタンバイモードのマイクロコンピュータは、電源電圧の大小にかかわらずスタンバイモード解除信号を受け取ってしまう。
スタンバイモード解除信号を受け取ったマイクロコンピュータでは、スタンバイモードを示すフラグを記憶したレジスタがクリアされ、スタンバイモードから通常モードへ移行するような命令がCPUへ供給される。
上述したように、スタンバイモードのマイクロコンピュータは、電源電圧の大小にかかわらずスタンバイモード解除信号を受け取ってしまう。そのため、動作保障電圧を下回る電圧がCPUに供給されているときにスタンバイモード解除信号を受け取ってしまうと、CPUの動作が保障されなくなってしまう。
また、このときCPUの機能の一部だけ動作してしまうことにより、マイクロコンピュータが誤動作してしまう場合も有る。
さらに、スタンバイモード解除信号を受け取ったマイクロコンピュータには、一定時間経過した後、動作保障電圧以上の電圧が電源から供給される。しかしながら、初期状態で誤動作を起こしてしまったマイクロコンピュータは、動作保障電圧以上の電圧が供給されても、誤動作の状態から回復しない場合がある。また、誤動作状態から動作が開始されるため、所望の動作が行なわれない場合もある。
本発明が解決しようとする課題は、電源電圧がCPUの動作電圧を下回っている場合に、外部からのスタンバイモード解除信号を受け付けないようにするマイクロコンピュータを提供することに有る。
以下に、[発明を実施するための最良の形態]で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、[特許請求の範囲]の記載と[発明を実施するための最良の形態]との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。
上記課題を解決するために、電源電圧の状態を示す信号を出力する電圧検出部(2)と、CPUが待機状態に入る前のデータを保持し、前記信号に基づいて複数の動作モードで動作するデータ出力回路(3)とを具備するリセット回路(1)を構成する。ここで、前記複数の動作モードは、前記電源電圧が第1閾値電圧以上の電圧であることを示す通常モードと、前記電源電圧が前記第1閾値電圧から第2閾値電圧の範囲であることを示すデータ保持モードと、前記電源電圧が前記第2閾値電圧以下であることを示すデータ消去モードとを含むことが好ましい。そして、前記データ出力回路(2)は、前記データ保持モードから前記データ消去モードへの遷移に応答して、保持している前記データをリセットし、前記データ消去モードへ移行せずに前記データ保持モードから前記通常モードへ遷移するときに、保持されていた前記データを出力する。
このように、外部回路からの入力等でデータ処理を行うような集積回路において、本発明の回路は、電源電圧が動作電圧を下回った場合、外部回路からの入力を遮断し処理実行を禁止する一方、電源電圧が復帰した場合は以前の状態で処理の許可をおこなっている。また、電源電圧が内部レジスタの動作電圧以下まで低下した際は電源投入時と同様の初期化を行ない、動作を開始している。
本発明によると、電源電圧がCPUの動作電圧を下回っている場合に、外部からのスタンバイモード解除信号を受け付けないようにするマイクロコンピュータを提供することが可能となる。
[第1の実施形態の構成]
以下に、図面を参照して本発明を実施するための形態について説明を行う。図1は、本発明の第1の実施形態のリセット回路1の全体構成を例示するブロック図である。図1を参照すると、第1の実施形態のリセット回路1は、電圧検出回路2とデータ出力回路3とストップ制御回路4とを含んで構成されている。また、図1に示されているように、電圧検出回路2は、第1閾値電圧でパワーオンクリア信号(POCF、POCR)を出力する第1電圧検出回路5と、第2閾値電圧でパワーオンクリア信号(POCL)第2電圧検出回路6とを含んで構成されている。また、データ出力回路3はデータスタック回路7と周辺制御レジスタ8とを含んで構成されている。以下の実施形態の説明において、上述の第1閾値電圧は、マイクロコンピュータに備えられた記憶回路に対してデータの書き込み/読み出しを行う時に印加され、その動作を保障する電圧(以後動作保障電圧という)であるものとする。また、第2閾値電圧は書き込まれたデータを保持するために印加され、そのデータを保障する電圧(以後データ保障電圧という)であるものとする。
図1に示されているように、2つの電圧検出回路(5、6)からは、3種類のパワーオンクリア信号(POCF、POCR、POCL)が出力されている。3種類のパワーオンクリア信号(POCF、POCR、POCL)は、データ出力回路3およびストップ制御回路4に入力され、各部の制御が行われている。また、図1を参照すると、通常動作時においては、CPUからの書き込み(Write)信号、読み出し(Read)信号により周辺制御レジスタ8、ストップ制御回路4の動作が制御されることが示されている。
電圧検出回路2は、電源電圧の変動を監視し、電源電圧の状態に対応して複数の制御信号を生成する電圧監視機能ブロックである。上述したように電圧検出回路2は第1電圧検出回路5と第2電圧検出回路6とを含み、第1電圧検出回路5は、動作保障電圧に対応して、二つの制御信号(第2パワーオンクリア信号POCR、第1パワーオンクリア信号POCF)を出力している。また、電圧検出回路2の第2電圧検出回路6は、データ保障電圧に対応して第3パワーオンクリア信号POCLを出力している。
データ出力回路3は、マイクロコンピュータ内の周辺回路(タイマー、シリアルインターフェイス、割り込み等)の動作を制御するためのデータを出力するデータ出力機能ブロックである。上述したように、データ出力回路3は、データスタック回路7と周辺制御レジスタ8とを含んで構成され、データスタック回路7は、CPUから書き込み/読み出しが可能なレジスタである。また周辺制御レジスタ8は、電源電圧が所定の電圧に達したとき周辺制御レジスタ8のデータを退避させるための記憶領域である。
以下からは、リセット回路1を構成する各回路(2、3、4)の詳細な構成に関して説明を行う。図2は、電圧検出回路2の詳細な構成を例示する回路図である。上述したように、本実施形態の電圧検出回路2は、第1電圧検出回路5と第2電圧検出回路6とを備えている。電圧検出回路2には、基準電圧生成回路11、比較電圧生成回路12およびスタートアップ回路13が備えられ、それらは第1電圧検出回路5と第2電圧検出回路6とで共用されている。なお、本実施形態においては、基準電圧生成回路11、比較電圧生成回路12およびスタートアップ回路13が、第1電圧検出回路5と第2電圧検出回路6とで共用される構成を例示して説明を行うが、この構成は、本発明の電圧検出回路2を限定するものではない。
基準電圧生成回路11は、基準電圧を生成する電圧生成回路である。基準電圧生成回路11は、第1ノードN1を有し、その第1ノードN1を介して基準電圧を出力している。図2に示されているように、基準電圧は、第1電圧検出回路5を構成する第1比較器14の第1入力端と、第2電圧検出回路6を構成する第2比較回路20の第1入力端とに供給されている。
比較電圧生成回路12は、2種類の参照電圧を生成する電圧生成回路である。比較電圧生成回路12は、第2ノードN2と第3ノードN3とを有し、第2ノードN2を介して第1参照電圧を出力し、第3ノードN3を介して第2参照電圧を出力している。図2に示されているように、第1参照電圧は、第1比較器14の第2入力端に供給されている。また、第2参照電圧は、第2比較回路20の第2入力端に供給されている。
スタートアップ回路13は、マイクロコンピュータ内の各回路を動作させるための起動信号を出力する回路である。
図2に示されているように、第1電圧検出回路5は、基準電圧生成回路11と、比較電圧生成回路12と、スタートアップ回路13と、第1比較器14と、微分回路15とを含んで構成されている。また、微分回路15は、第1遅延回路16と、インバータ17と、NAND回路18と、OR回路19とを含んで構成されている。
第1比較器14は、基準電圧生成回路11から出力される基準電圧と、比較電圧生成回路12から出力される第1参照電圧とを比較する比較器である。第1比較器14は、その比較結果を示す出力信号を微分回路15に供給している。
微分回路15は、第1比較器14から出力される出力信号に基づいて二種類のパルス(第1パワーオンクリア信号POCF、第2パワーオンクリア信号POCR)を生成する信号生成回路である。上述したように、微分回路15は、第1遅延回路16と、インバータ17と、NAND回路18と、OR回路19とを含んで構成されている。図2に示されているように、第1比較器14からの出力信号は、第4ノードN4を介してNAND回路18の第1入力端とOR回路19の第1入力端に供給されている。また、第1比較器14から出力信号は、第4ノードN4を介して第1遅延回路16に供給され、その第1遅延回路16から出力された遅延出力信号は、インバータ17を介してNAND回路18の第2入力端と、OR回路19の第2入力端に供給されている。これによって、第1電圧検出回路5は、動作保障電圧より高い電圧から低い電圧へ電源電圧が変動するときと、動作保障電圧より低い電圧から高い電圧へ電源電圧が変動するときとに対応して二種類のパルスを生成することが可能である。
図2を参照すると、第2電圧検出回路6は、基準電圧生成回路11と、比較電圧生成回路12と、スタートアップ回路13と、第2比較回路20と、第2遅延回路21とを含んで構成されている。基準電圧生成回路11、比較電圧生成回路12およびスタートアップ回路13は、第1電圧検出回路5と共用して構成される回路であるので、重複する説明は省略する。第2遅延回路21は、基準電圧生成回路11から出力される基準電圧と、比較電圧生成回路12から出力される第2参照電圧とを比較する比較器である。図2に示されているように、第2比較回路20の出力信号は第2遅延回路21に供給されている。第2遅延回路21は、微小パルスの除去を行う回路である。これによって第2電圧検出回路6は、電源電圧の変動に対応して第3パワーオンクリア信号POCLを出力することが可能である。なお、原理的には、第2電圧検出回路6は第2比較回路20の出力をそのまま出力すれば良い。したがって、第2遅延回路21を有することなく第2電圧検出回路6を構成することも可能である。
図3は、本実施形態のデータ出力回路3の構成を例示する回路図である。上述したように、データ出力回路3はデータスタック回路7と周辺制御レジスタ8とを含んで構成されている。図3を参照すると、データスタック回路7は、AND回路22と第2フリップフロップ23とを含んで構成されている。AND回路22には、ストップ信号と周辺制御レジスタ8から出力されるデータとが供給されている。AND回路22は、ストップ信号とデータとの論理積を実行して、その実行結果を第2フリップフロップ23に出力している。第2フリップフロップ23は、第1パワーオンクリア信号POCFに応答してAND回路22の出力を保持する記憶回路である。図3に示されているように、第2フリップフロップ23の出力端は周辺制御レジスタ8に接続されている。また、第2フリップフロップ23に記憶されているデータは、第3パワーオンクリア信号POCLに応答してリセットされる。これによって、データスタック回路7は第1電圧検出回路5からの第1パワーオンクリア信号POCFに応じて周辺制御レジスタ8の内容を退避/復帰させることが可能である。またデータスタック回路7は、第2電圧検出回路6の出力(第3パワーオンクリア信号POCL)に応答してデータを初期化することにより、電源電圧がデータ保障電圧を下回ったとき、周辺制御レジスタ8を初期化することを可能にしている。
周辺制御レジスタ8はCPUから書き込み/読み出しが可能なレジスタである。図3に示されているように、周辺制御レジスタ8は、第1マルチプレクサ24と、第1フリップフロップ25とを含んで構成されている。また、周辺制御レジスタ8は、CPUからの書き込み/読み出しを実行するためのWrite/Read制御回路を備えている。さらに、周辺制御レジスタ8は、第2パワーオンクリア信号POCRが出力された時にデータスタック回路7へデータを退避させるための制御回路が付加されている。また、この制御回路は、データスタック回路7からデータを復帰させるための機能を備えている。第1フリップフロップ25は、データスタック回路7の出力を選択しており、データの書換のときのみBUS側に切り換える必要がある。これは第2パワーオンクリア信号POCRが出力されたとき、データスタック回路7からのデータの復帰させるためである。
図4は、本実施形態のストップ制御回路4の構成を例示する回路図である。図4を参照すると、ストップ制御回路4は、第3フリップフロップ26と、NOR回路27と、インバータ28と、AND回路29と、NOR回路30とを含んで構成されている。図4に示されているように、スタンバイモード(STOP状態)の設定は、バスを介して供給されるデータを、CPUからのデータ書込み命令で第3フリップフロップ26に書き込むことで行われる。スタンバイモードの解除は、チップ外部からの解除要求信号と、第一の電圧検出回路の電源立ち上がり時の第2パワーオンクリア信号POCRおよび第3パワーオンクリア信号POCLによって行われる。
[第1の実施形態の動作]
以下に、図面を参照して、第1の実施形態のリセット回路1の動作について説明を行う。本実施形態のリセット回路1は、変動する電源電圧が動作保障電圧およびデータ保障電圧に対して高いか低いかで異なる動作をしている。したがって、以下の説明においては、変動する電源電圧の状態に対応して場合分けをして順に説明を行う。図5は、スタンバイモード(STOP状態)に入った後、電源電圧がデータ保障電圧以下に下がった後復帰する場合の動作を例示するタイミングチャートである。また後述する図6は、電源電圧が動作保障電圧以下データ保障電圧以上まで下がった後復帰する場合の動作を例示するタイミングチャートである。そして図7は、スタンバイモード(STOP状態)でないときに電源電圧が動作保障電圧以下に下がった場合の動作を例示するタイミングチャートである。
まず、電源電圧がデータ保障電圧以下に下がる場合について説明する。図5を参照すると、時刻t01のタイミングでCPUからの命令に応答してスタンバイモード(STOP状態)に対応するレジスタ値が第3フリップフロップ26にセットされる。ストップ制御回路4は、設定されたレジスタ値に基づいてストップ信号9を出力する。CPUはストップ信号9応答してスタンバイモード(STOP状態)に遷移する。このときSTOP解除条件の設定等を制御する周辺制御レジスタ8には、スタンバイモードの解除に必要なデータが書き込まれているものとする。
次に時刻t02で電源電圧が動作保障電圧以下になった時点で第1電圧検出回路5からパワーオンクリア信号(POCF)が出力される。データスタック回路は、この第1パワーオンクリア信号POCFの立ち上がりエッジ(時刻t02)に応答して周辺制御レジスタ8のデータをスタックする。さらに、データスタック回路は、第1パワーオンクリア信号POCFの立下りエッジ(時刻t03のタイミング)で周辺制御レジスタ8を初期化する。これにより、外部からの解除要求信号によるスタンバイモード(STOP状態)の解除はできなくなる。
次に電源電圧がデータ保障電圧以下に下がった瞬間(時刻t04)に、第2電圧検出回路6は第3パワーオンクリア信号POCLを出力する。データスタック回路7は第3パワーオンクリア信号POCLに応答して第2フリップフロップ23を初期化する。このとき、ストップ制御回路4はSTOP信号の出力を停止し、スタンバイモード(STOP状態)を解除する。これによって電源電圧が復帰し、チップ内部を初期化するためにプログラムの実行が必要になった場合に、適切にプログラムの実行を行うことが可能になる。また、その後電源電圧が第2電圧検出回路6の動作限界やデータ保障電圧以下に下がったとしても、第2電圧検出回路6の出力はレベルを常時出力しているため、最終的に電源電圧がデータ保障電圧以上になる瞬間(時刻t05)までデータスタック回路の初期化を継続することが可能である。
次に電源電圧が動作保障電圧以上になった瞬間(時刻t06)のタイミングで第1電圧検出回路5から第2パワーオンクリア信号POCRが出力される。データ出力回路3は、第2パワーオンクリア信号POCRに基づいて、データスタック回路7から周辺制御レジスタ8にデータ復帰が行われる。このとき、データスタック回路7は既に初期化されているため、周辺制御レジスタ8が初期化された場合を同様の作用を発揮する。また、既にスタンバイモード(STOP状態)が解除されているため、第2パワーオンクリア信号POCRの立下り(時刻t07)以降は、マイクロコンピュータは通常の電源投入時と同様の動作をすることができる。
解除要求信号を出力する回路(マイクロコンピュータの外部/内部の回路)は、マイクロコンピュータに動作可能な電圧が供給されているかを認識することなく解除要求信号を出力することがある。本実施形態のリセット回路を備えるマイクロコンピュータは、電源電圧が動作保障電圧以下になった場合は、自ら解除要求信号の受付を禁止し、動作状態への復帰を禁止することができる。さらに、マイクロコンピュータへの供給電圧がデータ保障電圧を下回った場合、メモリ内のデータは保証されない。本実施形態のリセット回路を備えるマイクロコンピュータは、その場合、通常の電源投入と同様に内部の初期化を行ない、それまでの復帰条件を解除することで不具合の発生を防止している。
図6は、電源電圧が動作保障電圧以下データ保障電圧以上まで下がった後復帰する場合の動作を例示するタイミングチャートである。図6を参照すると、時刻t11のタイミングで、CPUは周辺制御レジスタ8にデータを書き込むことにより、STOP解除条件を設定する。その後、時刻t12のタイミングで、CPUは第3フリップフロップ26にデータを書込みスタンバイモード(STOP状態)に遷移する。次に電源電圧が動作保障電圧以下に下がった瞬間(時刻t13)で第1電圧検出回路5は、第1パワーオンクリア信号POCFを出力する。データ出力回路3は、図5のときと同様、第1パワーオンクリア信号POCFに応答してデータスタック回路7に周辺制御レジスタ8の内容を退避させる。さらに、時刻t03において、第1パワーオンクリア信号POCFの立下りエッジで周辺制御レジスタ8は初期化される。このとき、外部から供給される解除要求信号でのスタンバイモードの解除(STOP解除)は禁止されている。次に電源電圧が動作保障電圧以上に復帰した場合、時刻t15のタイミングで第1電圧検出回路5から第2パワーオンクリア信号POCRが出力される。データ出力回路3は、その第2パワーオンクリア信号POCRに応答して、データスタック回路7から周辺制御レジスタ8へのデータ復帰を実行する。これによって解除要求信号によるSTOP状態の解除が許可され、その後解除要求信号の入力によってスタンバイモード(STOP状態)は解除される。
これによって、電源電圧がデータ保障電圧以下に下がることなく動作保障電圧以上に復帰した際には、速やかに復帰信号の受付を再開することが可能である。
図7はSTOP態に入らないまま電源電圧が動作電圧以下に下がった場合の動作を例示するタイミングチャートである。図7を参照すると、第1電圧検出回路5は、電源電圧が動作保障電圧以下に下がった瞬間(時刻t21)に第1パワーオンクリア信号POCFを出力する。データ出力回路3は、その第1パワーオンクリア信号POCFに応答して周辺制御レジスタ8を初期化している。次に第1パワーオンクリア信号POCFの立下りエッジ(時刻t22)でデータ出力回路3は、周辺制御レジスタ8からデータスタック回路7へのデータ退避を実行する。このときデータスタック回路7の第2フリップフロップ23へ入力されるデータは、STOP信号でマスクされ、第2フリップフロップ23には強制的に“0”が書き込まれる。その後、電源電圧が動作保障電圧以上に復帰した際(時刻t23)でデータスタック回路7からデータの復帰が行われる。このとき、データスタック回路7の第2フリップフロップ23には“0”に初期化されているため、通常の初期化と同様の結果となる。
上述してきたように、本実施形態のリセット回路1は、電源検出レベルを動作保障電圧(動作保証最低電圧)とデータ保障電圧(データ保持最低電圧)との二つに対応している。リセット回路1は、それぞれの電圧に応じて複数のパワーオンクリア信号を生成している。電源電圧が動作保障電圧(動作保証最低電圧)を境に変動するときに出力されるパワーオンクリア信号ではチップの動作に影響するレジスタを初期化している。それにより、動作電圧以下に電源電圧が低下した際のチップの誤動作を防止するとともに、電源電圧が低下した瞬間のレジスタの値をスタックに退避させ、電源電圧が復帰した際に電源電圧低下以前の状態にレジスタ値を復帰させることを可能にしている。また電源電圧がデータ保障電圧以下に下がった場合およびSTOP状態に無い場合は、退避したデータ自体の保証ができないため,スタックに強制的に“0”を書込むことにより電源電圧復帰時の動作を保証している。
[第2の実施形態の構成]
以下に、図面を参照して本発明の第2の実施形態について説明を行う。図8は第2の実施形態のリセット回路1における、データ出力回路3の構成を例示する回路図である。図8の回路図において、第1の実施形態の説明で使用した符号と同じ符号が使用されているブロックは、その構成・動作が第1の実施形態と同様である。そのため、以下に述べる実施形態では、その詳細な説明は省略する。図8を参照すると、第2の実施形態のデータスタック回路7は、第2マルチプレクサ31と、第3マルチプレクサ32とを含んで構成されている。第2の実施形態のデータスタック回路7は、この構成によってデータスタック部の書換え信号をCPUがスタンバイモード(STOP状態)にあるかどうかで分けている。スタンバイモード(STOP状態)の場合は、第1の実施形態と同様に、第1電圧検出回路5から出力される第1パワーオンクリア信号POCFに応答して周辺制御レジスタ8からの供給されるデータの保持などの動作を実行している。スタンバイモード(STOP状態)に無い場合は、データスタック回路7は、CPUから命令によってデータを書き換えることが可能な構成を備えている。
また、第1の実施形態では、周辺制御レジスタ8は第1電圧検出回路5から出力される第1パワーオンクリア信号POCFに応答して強制的に第1フリップフロップ25を初期化していた。第2の実施形態において、周辺制御レジスタ8は、第1パワーオンクリア信号POCFに応答して第2フリップフロップ23の状態を取り込むよう動作を実行している。
[第2の実施形態の動作]
以下に、図面を参照して、第2の実施形態の動作について説明を行う。第2の実施形態における動作は、第1の実施形態の動作を同様に、変動する電源電圧が動作保障電圧およびデータ保障電圧に対して高いか低いかで異なる動作をしている。したがって、以下の説明においては、変動する電源電圧の状態に対応して場合分けをして順に説明を行う。図9は、電源電圧がデータ保障電圧以下に下がった後復帰する場合の動作を例示するタイミングチャートである。また後述する図10は、電源電圧が動作電圧以下データ保障電圧以上に下がった後に復帰する場合の動作を例示するタイミングチャートである。
まず、電源電圧がデータ保障電圧以下に下がった後復帰する場合について説明する。図9を参照すると、時刻t31、時刻t32のタイミングで周辺制御レジスタ8の第1フリップフロップ25およびデータスタック回路7の第2フリップフロップ23にCPUから命令でデータを書込む。このときCPUは、電源電圧が動作電圧を下回ったとき期待されるレジスタの値を第2フリップフロップ23に書き込む。その後時刻t33のタイミングでCPUはストップ制御回路4の第3フリップフロップ26にスタンバイモード(STOP状態)に対応するデータを書き込む。ストップ制御回路4は書き込まれたデータに基づいてストップ信号9を出力し、CPUは、ストップ信号9に応答してSTOP状態に遷移する。
時刻t34のタイミングで電源電圧が動作保障電圧を下回った瞬間、第1電圧検出回路5は第1パワーオンクリア信号POCFを出力する。図9に示されているように、第2の実施形態において、第1フリップフロップ25、第2フリップフロップ23ともこの信号の立下りエッジでそれぞれ第2フリップフロップ23、第1フリップフロップ25の出力を取り込む。そのため、結果としてデータ交換が行われ、第1フリップフロップ25には先にCPUから書き込んでおいた“動作電圧を下回ったときに期待されるレジスタ値D1”が格納される。
次に電源電圧がデータ保障電圧を下回った瞬間(時刻t36)において、第2電圧検出回路6から第3パワーオンクリア信号POCLが出力される。データスタック回路7は、その第3パワーオンクリア信号POCLに応答して第2フリップフロップ23の値を初期化する。次に電源電圧が動作保障電圧以上に復帰した場合(時刻t38)において、第1電圧検出回路5から第2パワーオンクリア信号POCRが出力される。データ出力回路3は、その第2パワーオンクリア信号POCRの立下りエッジ(時刻t39)でデータスタック回路7が保持しているデータを周辺制御レジスタ8に供給させる。このとき、すでにSTOP状態が解除されているのでデータスタック回路7へのデータ移動は無い。これにより周辺制御レジスタ8、データスタック回路7とも電源投入時と同じデータの状態になり、あらためて初期化を行う場合と同様の作用効果を得ることが可能になる。
続いて電源電圧が動作電圧以下データ保障電圧以上に下がった後復帰する場合について説明する。上述したように、図10は、電源電圧が動作電圧以下データ保障電圧以上に下がった後に復帰する場合の動作を例示するタイミングチャートである。図10を参照すると、時刻t41、時刻t42のタイミングで周辺制御レジスタ8の第1フリップフロップ25およびデータスタック回路7の第2フリップフロップ23にCPUから命令でデータを書込む。このときCPUは、電源電圧が動作電圧を下回ったとき期待されるレジスタの値を第2フリップフロップ23に書き込む。
その後、CPUは、時刻t43のタイミングでストップ制御回路4の第3フリップフロップ26にスタンバイモード(STOP状態)に対応するデータを書き込む。ストップ制御回路4は書き込まれたデータに基づいてストップ信号9を出力し、CPUは、ストップ信号9に応答してSTOP状態に遷移する。時刻t44のタイミングで電源電圧が動作保障電圧を下回った瞬間、第1電圧検出回路5は、第1パワーオンクリア信号POCFを出力する。図10に示されているように、第2の実施形態において、第1フリップフロップ25、第2フリップフロップ23ともこの信号の立下りエッジでそれぞれ第2フリップフロップ23、第1フリップフロップ25の出力を取り込む。そのため、結果としてデータ交換が行われ、第1フリップフロップ25には先にCPUから書き込んでおいた“動作電圧を下回ったときに期待されるレジスタ値D1”が格納される。
次に電源電圧が動作保障電圧以上に復帰した瞬間(時刻t46)において、第1電圧検出回路5から第2パワーオンクリア信号POCRが出力される。データ出力回路3は、第2パワーオンクリア信号POCRに応答してデータスタック回路7から先にスタックしたデータを読み出し、周辺制御レジスタ8に供給する。これにより周辺制御レジスタ8は電源電圧が動作保障電圧以下に下がる前の状態(時刻t44以前の状態)に復帰することが可能となる。従って電源電圧が動作保障電圧以上に復帰した後(例えば、時刻t48)において、STOP状態に入る以前に設定した解除条件でのSTOP解除を行うことは可能となる。
第2の実施形態では、スタンバモード(STOP状態)において、回路が動作電圧以下に下がった場合に要求される周辺制御レジスタ8の状態をデータスタック回路7に書き込んでいる。その後、電源電圧が動作保障電圧以下に下がった時点で自動的に周辺制御レジスタ8に一括して書き込むことを可能にしている。これにより複数のSTOP解除条件の設定に対応させることが可能となる。例えば、動作保障電圧以上と以下とで、解除許可と解除禁止とを切り替える必要のあるものと、ポートの入出力制御のように、動作保障電圧以上か以下かに関わらず状態を一定に保つ必要があるものと、ポートの出力のように使用方法で両方あるものとが混在する場合であっても、プログラムを変更することでそれぞれに対応することが可能となる。
また、第2の実施形態では、第2マルチプレクサ31の入力の一方をBUSから直接入力している。従って、スタンバモード(STOP状態)に無いときに、動作保障電圧以下に電源電圧が低下した場合、データスタック回路7へのデータスタックは実行されない。そのため、その後電源電圧が復帰した場合、その時点でデータスタック回路7のデータが周辺制御レジスタ8に書き戻されることになる。データスタック回路7のデータ設定をスタンバモード(STOP状態)に入る直前に行うことで、このような場合に対応しつつ、電源投入時の動作と同様の作用効果をより確実に得ることができる。また、第2マルチプレクサ31のBUSからの入力を(BUS*データスタック用フリップフロップのアドレス*書込み信号)の論理積とし、データスタック用フリップフロップの書込みクロックを(データスタック用フリップフロップ*アドレスと書込み信号)+第1パワーオンクリア信号POCFとすることでハード的に解決することもできる。
図1は、第1の実施形態のリセット回路1の全体構成を例示するブロック図である。 図2は、電圧検出回路2の詳細な構成を例示する回路図である。 図3は、本実施形態のデータ出力回路3の構成を例示する回路図である。 図4は、本実施形態のストップ制御回路4の構成を例示する回路図である。 図5は、スタンバイモード(STOP状態)に入った後、電源電圧がデータ保障電圧以下に下がった後復帰する場合の動作を例示するタイミングチャートである。 図6は、電源電圧が動作保障電圧以下データ保障電圧以上まで下がった後復帰する場合の動作を例示するタイミングチャートである。 図7は、スタンバイモード(STOP状態)でないときに電源電圧が動作保障電圧以下に下がった場合の動作を例示するタイミングチャートである。 図8は、第2の実施形態のリセット回路1における、データ出力回路3の構成を例示する回路図である。 図9は、電源電圧がデータ保障電圧以下に下がった後復帰する場合の動作を例示するタイミングチャートである。 図10は、電源電圧が動作電圧以下データ保障電圧以上に下がった後に復帰する場合の動作を例示するタイミングチャートである。
符号の説明
POCF…第1パワーオンクリア信号
POCR…第2パワーオンクリア信号
POCL…第3パワーオンクリア信号
1…リセット回路
2…電圧検出回路
3…データ出力回路
4…ストップ制御回路
5…第1電圧検出回路
6…第2電圧検出回路
7…データスタック回路
8…周辺制御レジスタ
9…データ
11…基準電圧生成回路
12…比較電圧生成回路
13…スタートアップ回路
14…第1比較器
15…微分回路
16…第1遅延回路
17…インバータ
18…NAND回路
19…OR回路
20…第2比較回路
21…第2遅延回路
N1…第1ノード
N2…第2ノード
N3…第3ノード
22…AND回路
23…第2フリップフロップ
24…第1マルチプレクサ
25…第1フリップフロップ
26…第3フリップフロップ(STOPレジスタ)
27…NOR回路
28…インバータ
29…AND回路
30…NOR回路
31…第2マルチプレクサ
32…第3マルチプレクサ

Claims (16)

  1. 電源電圧の状態を示す信号を出力する電圧検出部と、
    CPUが待機状態に入る前のデータを保持し、前記信号に基づいて複数の動作モードで動作するデータ出力回路と
    を具備し、
    前記複数の動作モードは、
    前記電源電圧が第1閾値電圧以上の電圧であることを示す通常モードと、
    前記電源電圧が前記第1閾値電圧から第2閾値電圧の範囲であることを示すデータ保持モードと、
    前記電源電圧が前記第2閾値電圧以下であることを示すデータ消去モードとを含み、
    前記データ出力回路は、
    前記データ保持モードから前記データ消去モードへの遷移に応答して、保持している前記データをリセットし、
    前記データ消去モードへ移行せずに前記データ保持モードから前記通常モードへ遷移するときに、保持されていた前記データを出力する
    リセット回路。
  2. 請求項1に記載のリセット回路において、さらに、
    前記信号に基づいて前記複数の動作モードで動作し、前記CPUの動作を停止させるための停止信号を出力するSTOP制御回路を具備し、
    前記STOP制御回路は、
    前記データ保持モードから前記データ消去モードへの遷移に応答して前記CPUの動作停止を解除する
    リセット回路。
  3. 請求項2に記載のリセット回路において、
    前記データ出力回路は、
    前記CPUの通常動作を実行し、
    前記通常モードから前記データ保持モードへの遷移に応答して、前記データをリセットする
    リセット回路。
  4. 請求項3に記載のリセット回路において、
    前記第1閾値電圧は、前記記憶回路に対する前記データの書き込み/読み出しが可能な電圧であり、
    前記第2閾値電圧は、前記記憶回路に保持されるデータを維持することが可能な電圧である
    リセット回路。
  5. 請求項4に記載のリセット回路において、
    前記データ出力回路は、前記データを保持する記憶回路と前記記憶回路から受け取った前記データを一時的に保持するデータスタック回路とを含み、
    前記データ出力回路は、
    前記信号が、前記電源電圧が第1閾値電圧より高い電圧から前記第1閾値電圧より低い電圧へ遷移することを示すときに前記記憶回路から前記データスタック回路に前記データを提供し、
    前記信号が、前記電源電圧が前記第1閾値電圧より低い電圧から前記第1閾値電圧より高い電圧へ遷移することを示すときに、前記データスタック回路に保持される値を前記記憶回路に提供し、
    前記信号が、前記電源電圧が第2閾値電圧より高い電圧から前記第2閾値電圧より低い電圧へ遷移することを示すときに、前記データスタック回路に保持される前記データをリセットする
    リセット回路。
  6. 請求項5に記載のリセット回路において、
    前記信号は、第1パワーオンクリア信号と第2パワーオンクリア信号とデータリセット信号とを含み、
    前記第1パワーオンクリア信号は、前記電源電圧が第1閾値電圧より高い電圧から前記第1閾値電圧より低い電圧へ遷移することを示し、
    前記第2パワーオンクリア信号は、前記電源電圧が第1閾値電圧より低い電圧から前記第1閾値電圧より高い電圧へ遷移することを示し、
    前記データリセット信号は、前記電源電圧が第2閾値電圧より低い電圧であることを示し、
    前記データ出力回路は、
    前記停止信号と前記第1パワーオンクリア信号とに応答して、前記記憶回路の前記データを前記データストック回路に受け渡し、
    前記データリセット信号に応答して前記データストック回路に保持される前記データをクリアにし、
    前記第2パワーオンクリア信号に応答して、前記データストック回路に保持されている値を前記記憶回路に提供する
    リセット回路。
  7. 請求項6に記載のリセット回路において、
    前記データ出力回路は、
    前記停止信号が出力されていないときに、
    前記第1パワーオンクリア信号に応答して、前記データストック回路のデータをクリアにする
    リセット回路。
  8. 請求項7に記載のリセット回路において、
    前記データ出力回路は、
    前記停止信号と前記第1パワーオンクリア信号とに応答して、前記記憶回路の前記データを前記データストック回路に受け渡すとともに、前記データストック回路の前記データを前記記憶回路に受け渡し、
    前記データリセット信号に応答して前記データストック回路に保持される前記データをクリアにし、
    前記第2パワーオンクリア信号に応答して、前記データストック回路に保持されている値を前記記憶回路に提供する
    リセット回路。
  9. 請求項1から8の何れか1項に記載のリセット回路を具備する
    マイクロコンピュータ。
  10. (a)電源電圧の状態を示す信号を出力するステップと、
    (b)前記信号が、前記電源電圧が第1閾値電圧より高い電圧から前記第1閾値電圧より低い電圧へ遷移することを示すときに記憶回路からデータストック回路に前記データを提供するステップと、
    (c)前記信号が、前記電源電圧が第1閾値電圧より低い電圧から前記第1閾値電圧より高い電圧へ遷移することを示すときに前記データストック回路に保持される値を前記記憶回路に提供するステップと、
    (d)前記信号が、前記電源電圧が第2閾値電圧より高い電圧から前記第2閾値電圧より低い電圧へ遷移することを示すときに前記データストック回路に保持される前記データをリセットするステップ
    を具備するリセット回路の動作方法。
  11. 請求項10に記載のリセット回路の動作方法において、さらに、
    (e)前記信号が、前記電源電圧が第2閾値電圧より高い電圧から前記第2閾値電圧より低い電圧へ遷移することを示すときに、前記CPUの動作停止を解除するステップ
    を具備するリセット回路の動作方法。
  12. 請求項11に記載のリセット回路の動作方法において、
    前記(b)ステップは、
    前記CPUの動作停止が解除されているときに、
    前記信号が、前記電源電圧が第1閾値電圧より高い電圧から前記第1閾値電圧より低い電圧へ遷移することを示すときに前記データストック回路に保持される前記データをリセットするステップ
    を具備するリセット回路の動作方法。
  13. 請求項12に記載のリセット回路の動作方法において、
    前記第1閾値電圧は、前記記憶回路に対する前記データの書き込み/読み出しが可能な電圧であり、
    前記第2閾値電圧は、前記記憶回路に保持されるデータを維持することが可能な電圧である
    リセット回路の動作方法。
  14. 請求項13に記載のリセット回路の動作方法において、
    前記信号は、第1パワーオンクリア信号と第2パワーオンクリア信号とデータリセット信号とを含み、
    前記第1パワーオンクリア信号は、前記電源電圧が第1閾値電圧より高い電圧から前記第1閾値電圧より低い電圧へ遷移することを示し、
    前記第2パワーオンクリア信号は、前記電源電圧が第1閾値電圧より低い電圧から前記第1閾値電圧より高い電圧へ遷移することを示し、
    前記データリセット信号は、前記電源電圧が第2閾値電圧より低い電圧であることを示し、
    前記(b)ステップは、
    前記停止信号と前記第1パワーオンクリア信号とに応答して、前記記憶回路の前記データを前記データストック回路に受け渡すステップを含み、
    前記(c)ステップは、
    前記第2パワーオンクリア信号に応答して、前記データストック回路に保持されている値を前記記憶回路に提供するステップを含み、
    前記(d)ステップは、
    前記データリセット信号に応答して前記データストック回路に保持される前記データをクリアにするステップを含む、
    リセット回路の動作方法。
  15. 請求項14に記載のリセット回路の動作方法において、
    前記(c)ステップは、
    前記CPUの動作停止が解除されているときに、
    前記第1パワーオンクリア信号に応答して、前記データストック回路のデータをクリアにするステップを含む
    リセット回路の動作方法。
  16. 請求項15に記載のリセット回路の動作方法において、
    前記(b)ステップは、
    前記停止信号と前記第1パワーオンクリア信号とに応答して、前記記憶回路の前記データを前記データストック回路に受け渡すとともに、前記データストック回路の前記データを前記記憶回路に受け渡すステップを具備する
    リセット回路の動作方法。
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