JP2003345672A - コンピュータのデータ保護システム及びデータ保護のプログラム - Google Patents
コンピュータのデータ保護システム及びデータ保護のプログラムInfo
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- JP2003345672A JP2003345672A JP2002149764A JP2002149764A JP2003345672A JP 2003345672 A JP2003345672 A JP 2003345672A JP 2002149764 A JP2002149764 A JP 2002149764A JP 2002149764 A JP2002149764 A JP 2002149764A JP 2003345672 A JP2003345672 A JP 2003345672A
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Abstract
(57)【要約】
【課題】 供給されている電源電圧の電圧レベルがリセ
ット電圧以下に下降した場合でも、内部レジスタに設定
されているユーザデータを保護できるようにする。 【解決手段】 ＣＰＵ１に供給されている電源電圧８の
電圧レベルがバックアップ電圧以下に下降したときは、
ＲＡＭバックアップ電圧検出回路４は、割込制御回路３
を介してＣＰＵ１に割込み信号ＩＮＴを送出して、ＣＰ
Ｕ１の内部レジスタ１ａに記憶されたユーザデータをＲ
ＡＭ６に転送して保持させる。
ット電圧以下に下降した場合でも、内部レジスタに設定
されているユーザデータを保護できるようにする。 【解決手段】 ＣＰＵ１に供給されている電源電圧８の
電圧レベルがバックアップ電圧以下に下降したときは、
ＲＡＭバックアップ電圧検出回路４は、割込制御回路３
を介してＣＰＵ１に割込み信号ＩＮＴを送出して、ＣＰ
Ｕ１の内部レジスタ１ａに記憶されたユーザデータをＲ
ＡＭ６に転送して保持させる。
Description
【０００１】
【発明の属する技術分野】この発明は、コンピュータの
データ保護システム及びデータ保護のプログラムに関す
るものである。
データ保護システム及びデータ保護のプログラムに関す
るものである。
【０００２】
【従来の技術】図１１は従来のコンピュータシステムを
示す図であり、図において、１１はＣＰＵ、１１ａはＣ
ＰＵ１１の内部レジスタ、１２はリセット電圧検出回
路、ＲＳはリセット電圧検出回路１２からＣＰＵ１１に
送出される内部リセット信号、１３は他の回路、１４は
ＣＰＵ１１、リセット電圧検出回路１２、他の回路１３
に供給される電源電圧、１５はＣＰＵ１１と他の回路と
の間を接続するデータバスである。
示す図であり、図において、１１はＣＰＵ、１１ａはＣ
ＰＵ１１の内部レジスタ、１２はリセット電圧検出回
路、ＲＳはリセット電圧検出回路１２からＣＰＵ１１に
送出される内部リセット信号、１３は他の回路、１４は
ＣＰＵ１１、リセット電圧検出回路１２、他の回路１３
に供給される電源電圧、１５はＣＰＵ１１と他の回路と
の間を接続するデータバスである。
【０００３】次に、動作について説明する。図１２は、
従来のリセット動作を示すタイミングチャートであり、
図１２（ａ）は電源電圧の電圧レベルの変化を示し、図
１２（ｂ）は内部リセット信号ＲＳの変化を示してい
る。電源電圧１４が定格電圧Ｖ０から所定範囲内で変化
している間においては、ＣＰＵ１１は半導体集積装置内
部にあらかじめ格納されているもしくは外部装置（外部
メモリ）から読み込まれるプログラムに応じて通常処理
を行う。この通常処理において、ＣＰＵ１１は、ユーザ
操作又は外部から入力されたデータ（これを「ユーザデ
ータ」あるいは「カスタムデータ」という）を内部レジ
スタ１１ａ及び他の回路内のレジスタに設定して、その
データ及びプログラムに基づいて種々の処理を行う。
従来のリセット動作を示すタイミングチャートであり、
図１２（ａ）は電源電圧の電圧レベルの変化を示し、図
１２（ｂ）は内部リセット信号ＲＳの変化を示してい
る。電源電圧１４が定格電圧Ｖ０から所定範囲内で変化
している間においては、ＣＰＵ１１は半導体集積装置内
部にあらかじめ格納されているもしくは外部装置（外部
メモリ）から読み込まれるプログラムに応じて通常処理
を行う。この通常処理において、ＣＰＵ１１は、ユーザ
操作又は外部から入力されたデータ（これを「ユーザデ
ータ」あるいは「カスタムデータ」という）を内部レジ
スタ１１ａ及び他の回路内のレジスタに設定して、その
データ及びプログラムに基づいて種々の処理を行う。
【０００４】リセット電圧検出回路１２は、供給されて
いる電源電圧１４の電圧レベルを監視して、電圧レベル
がリセット電圧ＲＶ以下に下降したことを検出すると、
ＣＰＵ１１に対して０（アクティブ）のリセット信号Ｒ
Ｓを送出する。ＣＰＵ１１は、このリセット信号ＲＳに
応じてそれまでの動作で設定した内部データを初期化す
る。この初期化によって内部レジスタ１１ａ及び他の回
路内のレジスタのデータはクリア（消去）される。この
結果、電源電圧１４のレベル低下によって発生し得るＣ
ＰＵ１１の不安定な動作を防止して、システムの誤動作
を回避することができる。
いる電源電圧１４の電圧レベルを監視して、電圧レベル
がリセット電圧ＲＶ以下に下降したことを検出すると、
ＣＰＵ１１に対して０（アクティブ）のリセット信号Ｒ
Ｓを送出する。ＣＰＵ１１は、このリセット信号ＲＳに
応じてそれまでの動作で設定した内部データを初期化す
る。この初期化によって内部レジスタ１１ａ及び他の回
路内のレジスタのデータはクリア（消去）される。この
結果、電源電圧１４のレベル低下によって発生し得るＣ
ＰＵ１１の不安定な動作を防止して、システムの誤動作
を回避することができる。
【０００５】
【発明が解決しようとする課題】従来のコンピュータシ
ステムは以上のように構成されているので、リセット後
のプログラム再開時において、内部レジスタ１１ａ及び
他の回路内のレジスタの消失したユーザデータを再設定
しなければならず、再設定処理に手間がかかるという課
題があった。特に、内部レジスタ１１ａや他の回路内の
レジスタに設定すべきユーザデータが多い場合には、再
設定に要する空白時間が長いほど、人的費用やシステム
ロスによるコストアップが増加するという課題があっ
た。
ステムは以上のように構成されているので、リセット後
のプログラム再開時において、内部レジスタ１１ａ及び
他の回路内のレジスタの消失したユーザデータを再設定
しなければならず、再設定処理に手間がかかるという課
題があった。特に、内部レジスタ１１ａや他の回路内の
レジスタに設定すべきユーザデータが多い場合には、再
設定に要する空白時間が長いほど、人的費用やシステム
ロスによるコストアップが増加するという課題があっ
た。
【０００６】この発明は上記のような課題を解決するた
めになされたもので、供給されている電源電圧の電圧レ
ベルがリセット電圧以下に下降した場合でも、ＣＰＵの
内部レジスタ及び他の回路内のレジスタに設定されてい
るユーザデータを保護できるコンピュータのデータ保護
システム及びデータ保護のプログラムを得ることを目的
とする。
めになされたもので、供給されている電源電圧の電圧レ
ベルがリセット電圧以下に下降した場合でも、ＣＰＵの
内部レジスタ及び他の回路内のレジスタに設定されてい
るユーザデータを保護できるコンピュータのデータ保護
システム及びデータ保護のプログラムを得ることを目的
とする。
【０００７】
【課題を解決するための手段】この発明に係るコンピュ
ータのデータ保護システムは、入力されたデータを内部
レジスタに記憶するとともにプログラムを実行して内部
レジスタに記憶したデータ及び他のデータを処理する処
理制御手段と、処理制御手段によって実行されるプログ
ラムに応じて処理されるデータを一時的に記憶する記憶
手段と、供給されている電源電圧を検出するバックアッ
プ電圧検出手段と、バックアップ電圧検出手段によって
供給されている電源電圧がバックアップ電圧以下に下降
したことを検出したときは内部レジスタに記憶されたデ
ータを記憶手段に転送して保持させる割込み信号を処理
制御手段に送出する割込制御手段とを備えた構成にした
ものである。
ータのデータ保護システムは、入力されたデータを内部
レジスタに記憶するとともにプログラムを実行して内部
レジスタに記憶したデータ及び他のデータを処理する処
理制御手段と、処理制御手段によって実行されるプログ
ラムに応じて処理されるデータを一時的に記憶する記憶
手段と、供給されている電源電圧を検出するバックアッ
プ電圧検出手段と、バックアップ電圧検出手段によって
供給されている電源電圧がバックアップ電圧以下に下降
したことを検出したときは内部レジスタに記憶されたデ
ータを記憶手段に転送して保持させる割込み信号を処理
制御手段に送出する割込制御手段とを備えた構成にした
ものである。
【０００８】この発明に係るコンピュータのデータ保護
システムは、供給されている電源電圧がリセット電圧以
下に下降したことを検出したときは内部レジスタのデー
タを初期化するリセット信号を処理制御手段に送出する
リセット電圧検出手段を備えた構成にしたものである。
システムは、供給されている電源電圧がリセット電圧以
下に下降したことを検出したときは内部レジスタのデー
タを初期化するリセット信号を処理制御手段に送出する
リセット電圧検出手段を備えた構成にしたものである。
【０００９】この発明に係るコンピュータのデータ保護
システムの割込制御手段は、供給されている電源電圧が
リセット電圧より高い電圧に復帰したことをリセット電
圧検出手段が検出したときは記憶手段に保持されている
データを内部レジスタに読込ませる割込み信号を処理制
御手段に送出するような構成にしたものである。
システムの割込制御手段は、供給されている電源電圧が
リセット電圧より高い電圧に復帰したことをリセット電
圧検出手段が検出したときは記憶手段に保持されている
データを内部レジスタに読込ませる割込み信号を処理制
御手段に送出するような構成にしたものである。
【００１０】この発明に係るコンピュータのデータ保護
システムは、供給されている電源電圧がリセット電圧よ
り低いデータ消滅電圧に下降したことを検出したときは
記憶手段に記憶されたデータの消滅を示すフラグをアク
ティブに設定するデータ消滅電圧検出手段を備えた構成
にしたものである。
システムは、供給されている電源電圧がリセット電圧よ
り低いデータ消滅電圧に下降したことを検出したときは
記憶手段に記憶されたデータの消滅を示すフラグをアク
ティブに設定するデータ消滅電圧検出手段を備えた構成
にしたものである。
【００１１】この発明に係るコンピュータのデータ保護
システムのリセット電圧検出手段は、供給されている電
源電圧がリセット電圧より高い電圧に復帰したことを検
出したときは一定時間経過後にリセット信号を解除する
ように構成したものである。
システムのリセット電圧検出手段は、供給されている電
源電圧がリセット電圧より高い電圧に復帰したことを検
出したときは一定時間経過後にリセット信号を解除する
ように構成したものである。
【００１２】この発明に係るコンピュータのデータ保護
システムは、バックアップ電圧の電圧レベルを調整可能
とする電圧調整制御手段を備えた構成にしたものであ
る。
システムは、バックアップ電圧の電圧レベルを調整可能
とする電圧調整制御手段を備えた構成にしたものであ
る。
【００１３】この発明に係るコンピュータのデータ保護
システムは、リセット電圧検出手段の検出機能を停止す
るスタンバイモードを設定するモード設定手段を備えた
構成にしたものである。
システムは、リセット電圧検出手段の検出機能を停止す
るスタンバイモードを設定するモード設定手段を備えた
構成にしたものである。
【００１４】この発明に係るコンピュータのデータ保護
システムの割込制御手段は、供給されている電源電圧が
リセット電圧より低いデータ消滅電圧に下降したことを
リセット電圧検出手段が検出したときはスタンバイモー
ドにおいて停止中のリセット電圧検出手段の検出機能を
復帰するように構成したものである。
システムの割込制御手段は、供給されている電源電圧が
リセット電圧より低いデータ消滅電圧に下降したことを
リセット電圧検出手段が検出したときはスタンバイモー
ドにおいて停止中のリセット電圧検出手段の検出機能を
復帰するように構成したものである。
【００１５】この発明に係るコンピュータのデータ保護
システムは、スタンバイモードを設定するモード設定手
段及びスタンバイモードにおいてリセット電圧の電圧レ
ベルを調整可能とする電圧調整制御手段を備えた構成に
したものである。
システムは、スタンバイモードを設定するモード設定手
段及びスタンバイモードにおいてリセット電圧の電圧レ
ベルを調整可能とする電圧調整制御手段を備えた構成に
したものである。
【００１６】この発明に係るデータ保護のプログラム
は、入力されたデータを内部レジスタに記憶する手順Ａ
と、内部レジスタに記憶したデータ及び他のデータを処
理する手順Ｂと、供給されている電源電圧がバックアッ
プ電圧以下に下降したことを検出したときに発生される
割込み信号を受けたときは内部レジスタに記憶したデー
タを所定の記憶手段に転送して保持させる手順Ｃとをコ
ンピュータに実行させるように構成したものである。
は、入力されたデータを内部レジスタに記憶する手順Ａ
と、内部レジスタに記憶したデータ及び他のデータを処
理する手順Ｂと、供給されている電源電圧がバックアッ
プ電圧以下に下降したことを検出したときに発生される
割込み信号を受けたときは内部レジスタに記憶したデー
タを所定の記憶手段に転送して保持させる手順Ｃとをコ
ンピュータに実行させるように構成したものである。
【００１７】
【発明の実施の形態】以下、この発明の実施の一形態の
構成について、図を参照しながら説明する。 実施の形態１．図１は、実施の形態１におけるコンピュ
ータシステムの構成を示し、図において、１はＣＰＵ
（処理制御手段）、１ａはＣＰＵ１の内部レジスタ、２
はリセット電圧検出回路（リセット電圧検出手段）、Ｒ
Ｓはリセット検出電圧回路２からＣＰＵ１に送出する内
部リセット信号（以下、「リセット信号」という）、３
は割込制御回路（割込制御手段）、ＩＮＴは割込制御回
路３からＣＰＵ１に送出される割込み信号、４はＲＡＭ
バックアップ電圧検出回路（バックアップ電圧検出手
段）、ＢＵはＲＡＭバックアップ電圧検出回路４から割
込制御回路３に送出されるバックアップ信号、５はＲＡ
Ｍ保持電圧検出回路（データ消滅電圧検出手段）、Ｃ／
ＷはＲＡＭ保持電圧検出回路５から割込制御回路３に送
出されるコールド／ウォーム信号、６はＲＡＭ（記憶手
段）、７はその他の回路、８は上記したＣＰＵ１〜その
他の回路７に供給される電源電圧、９はＣＰＵ１、ＲＡ
Ｍ６、その他の回路の間を接続するデータバスである。
構成について、図を参照しながら説明する。 実施の形態１．図１は、実施の形態１におけるコンピュ
ータシステムの構成を示し、図において、１はＣＰＵ
（処理制御手段）、１ａはＣＰＵ１の内部レジスタ、２
はリセット電圧検出回路（リセット電圧検出手段）、Ｒ
Ｓはリセット検出電圧回路２からＣＰＵ１に送出する内
部リセット信号（以下、「リセット信号」という）、３
は割込制御回路（割込制御手段）、ＩＮＴは割込制御回
路３からＣＰＵ１に送出される割込み信号、４はＲＡＭ
バックアップ電圧検出回路（バックアップ電圧検出手
段）、ＢＵはＲＡＭバックアップ電圧検出回路４から割
込制御回路３に送出されるバックアップ信号、５はＲＡ
Ｍ保持電圧検出回路（データ消滅電圧検出手段）、Ｃ／
ＷはＲＡＭ保持電圧検出回路５から割込制御回路３に送
出されるコールド／ウォーム信号、６はＲＡＭ（記憶手
段）、７はその他の回路、８は上記したＣＰＵ１〜その
他の回路７に供給される電源電圧、９はＣＰＵ１、ＲＡ
Ｍ６、その他の回路の間を接続するデータバスである。
【００１８】次に、動作について説明する。図２は、Ｃ
ＰＵ１によって実行されるデータ保護のプログラムを示
すフローチャート、図３及び図４は、図１のコンピュー
タシステムにおける電源電圧及び各信号のタイミングチ
ャートである。図３及び図４において、（ａ）は電源電
圧８の電圧レベルの変化、（ｂ）はリセット信号ＲＳの
変化、（ｃ）はコールド／ウォームフラグＣ／ＷＦの変
化、（ｄ）は割込み信号ＩＮＴの変化をそれぞれ表して
いる。なお、図２のフローチャートには、後述する実施
の形態２の処理を含んでいる。
ＰＵ１によって実行されるデータ保護のプログラムを示
すフローチャート、図３及び図４は、図１のコンピュー
タシステムにおける電源電圧及び各信号のタイミングチ
ャートである。図３及び図４において、（ａ）は電源電
圧８の電圧レベルの変化、（ｂ）はリセット信号ＲＳの
変化、（ｃ）はコールド／ウォームフラグＣ／ＷＦの変
化、（ｄ）は割込み信号ＩＮＴの変化をそれぞれ表して
いる。なお、図２のフローチャートには、後述する実施
の形態２の処理を含んでいる。
【００１９】このコンピュータシステムに電源が投入さ
れると、図３（ａ）及び図４（ａ）に示すように、電源
電圧が０レベルから急上昇し、リセット電圧ＲＶを超え
るｔ０のタイミングになると、図３（ｂ）及び図４
（ｂ）に示すように、リセット電圧検出回路２からＣＰ
Ｕ１に送出されるリセット信号ＲＳが０（ローレベル）
から１（ハイレベル）になる。また、タイミングｔ０と
前後して、ハード的なパワーオンリセットによって、Ｒ
ＡＭ６及び他の回路７は初期化される。さらに所定時間
経過して、電源電圧の電圧レベルが定常状態の定格電圧
Ｖ０に達すると、ＲＡＭ保持電圧検出回路５から割込制
御回路３に送出されるコールド／ウォーム信号Ｃ／Ｗが
１になる。その結果、図３（ｃ）及び図４（ｃ）に示す
ように、割込制御回路３内のコールド／ウォームフラグ
Ｃ／ＷＦが１に設定される。
れると、図３（ａ）及び図４（ａ）に示すように、電源
電圧が０レベルから急上昇し、リセット電圧ＲＶを超え
るｔ０のタイミングになると、図３（ｂ）及び図４
（ｂ）に示すように、リセット電圧検出回路２からＣＰ
Ｕ１に送出されるリセット信号ＲＳが０（ローレベル）
から１（ハイレベル）になる。また、タイミングｔ０と
前後して、ハード的なパワーオンリセットによって、Ｒ
ＡＭ６及び他の回路７は初期化される。さらに所定時間
経過して、電源電圧の電圧レベルが定常状態の定格電圧
Ｖ０に達すると、ＲＡＭ保持電圧検出回路５から割込制
御回路３に送出されるコールド／ウォーム信号Ｃ／Ｗが
１になる。その結果、図３（ｃ）及び図４（ｃ）に示す
ように、割込制御回路３内のコールド／ウォームフラグ
Ｃ／ＷＦが１に設定される。
【００２０】この状態になると、図２に示すように、Ｃ
ＰＵ１はリセット信号ＲＳが０（ローレベル）の区間に
内部レジスタ１ａをクリア（ステップＳＴ１）。次に、
ＣＰＵ１はプログラムを最初から実行し、そのプログラ
ムに基づき各種機能の設定などをはじめとするユーザデ
ータの設定を行う（ステップＳＴ２）。この段階で通常
処理の準備が完了し、コンピュータシステムが動作を開
始する。また、この状態においては、割込制御回路３か
らの割込み信号ＩＮＴが０（アクティブ；割込みあり）
になったか否かを判別し（ステップＳＴ３）、割込み信
号ＩＮＴが１（ノンアクティブ；割込みなし）である場
合には、通常処理を実行する（ステップＳＴ４）。そし
て、電源電圧の電圧レベルが定格電圧Ｖ０の所定範囲内
である限り、割込み信号ＩＮＴは１を維持し、ユーザの
目的に従った通常処理を続行する。
ＰＵ１はリセット信号ＲＳが０（ローレベル）の区間に
内部レジスタ１ａをクリア（ステップＳＴ１）。次に、
ＣＰＵ１はプログラムを最初から実行し、そのプログラ
ムに基づき各種機能の設定などをはじめとするユーザデ
ータの設定を行う（ステップＳＴ２）。この段階で通常
処理の準備が完了し、コンピュータシステムが動作を開
始する。また、この状態においては、割込制御回路３か
らの割込み信号ＩＮＴが０（アクティブ；割込みあり）
になったか否かを判別し（ステップＳＴ３）、割込み信
号ＩＮＴが１（ノンアクティブ；割込みなし）である場
合には、通常処理を実行する（ステップＳＴ４）。そし
て、電源電圧の電圧レベルが定格電圧Ｖ０の所定範囲内
である限り、割込み信号ＩＮＴは１を維持し、ユーザの
目的に従った通常処理を続行する。
【００２１】通常処理を実行している場合において、図
３（ａ）に示すように、電源電圧が下降してｔ１のタイ
ミングでバックアップ電圧ＢＶ以下になると、ＲＡＭバ
ックアップ電圧検出回路４は０（アクティブ）のバック
アップ信号ＢＵを割込制御回路３に送出する。割込制御
回路３は、このバックアップ信号ＢＵに応じて０の割込
み信号ＩＮＴをＣＰＵ１に送出する。
３（ａ）に示すように、電源電圧が下降してｔ１のタイ
ミングでバックアップ電圧ＢＶ以下になると、ＲＡＭバ
ックアップ電圧検出回路４は０（アクティブ）のバック
アップ信号ＢＵを割込制御回路３に送出する。割込制御
回路３は、このバックアップ信号ＢＵに応じて０の割込
み信号ＩＮＴをＣＰＵ１に送出する。
【００２２】この結果、ＣＰＵ１は、図２のステップＳ
Ｔ３からステップＳＴ５に移行して、あらかじめ設定さ
れているＲＡＭ６のアドレスを指定する（ステップＳＴ
５）。そして、データバス９を介して内部レジスタ１ａ
や他の回路内のレジスタのユーザデータをＲＡＭ６に転
送する（ステップＳＴ６）。そして、データ転送が終了
したか否かを判別し（ステップＳＴ７）、転送が終了し
たときはリセット信号ＲＳが０であるか否かを判別する
（ステップＳＴ８）。ＲＳが１である場合には、ＩＮＴ
が１に復帰したか否かを判別し（ステップＳＴ９）、Ｉ
ＮＴが０を維持している場合にはステップＳＴ８におい
てＲＳが０であるか否かを判別する。すなわち、ステッ
プＳＴ８及びステップＳＴ９の判別を繰り返す。
Ｔ３からステップＳＴ５に移行して、あらかじめ設定さ
れているＲＡＭ６のアドレスを指定する（ステップＳＴ
５）。そして、データバス９を介して内部レジスタ１ａ
や他の回路内のレジスタのユーザデータをＲＡＭ６に転
送する（ステップＳＴ６）。そして、データ転送が終了
したか否かを判別し（ステップＳＴ７）、転送が終了し
たときはリセット信号ＲＳが０であるか否かを判別する
（ステップＳＴ８）。ＲＳが１である場合には、ＩＮＴ
が１に復帰したか否かを判別し（ステップＳＴ９）、Ｉ
ＮＴが０を維持している場合にはステップＳＴ８におい
てＲＳが０であるか否かを判別する。すなわち、ステッ
プＳＴ８及びステップＳＴ９の判別を繰り返す。
【００２３】図３において、電源電圧の電圧レベルがさ
らに下降して、ｔ２のタイミングでリセット電圧ＲＶ以
下になると、図３（ｂ）に示すように、リセット電圧検
出回路２はｔ２のタイミングで０のリセット信号ＲＳを
ＣＰＵ１に送出する。この結果、ＣＰＵ１は図２のステ
ップＳＴ８からステップＳＴ１０に移行して、内部レジ
スタ１ａ及び他の回路内のレジスタをクリアする。した
がって、内部レジスタ１ａ及び他の回路内のレジスタを
はじめとして、それまでの動作（処理）で設定されたデ
ータ（ＲＡＭデータを除く）は消滅する。次に、割込制
御回路３のコールド／ウォームフラグＣ／ＷＦの状態を
検出して、コールド／ウォーム信号Ｃ／ＷＦが０（デー
タ消滅）であるか否かを判別する（ステップＳＴ１
１）。
らに下降して、ｔ２のタイミングでリセット電圧ＲＶ以
下になると、図３（ｂ）に示すように、リセット電圧検
出回路２はｔ２のタイミングで０のリセット信号ＲＳを
ＣＰＵ１に送出する。この結果、ＣＰＵ１は図２のステ
ップＳＴ８からステップＳＴ１０に移行して、内部レジ
スタ１ａ及び他の回路内のレジスタをクリアする。した
がって、内部レジスタ１ａ及び他の回路内のレジスタを
はじめとして、それまでの動作（処理）で設定されたデ
ータ（ＲＡＭデータを除く）は消滅する。次に、割込制
御回路３のコールド／ウォームフラグＣ／ＷＦの状態を
検出して、コールド／ウォーム信号Ｃ／ＷＦが０（デー
タ消滅）であるか否かを判別する（ステップＳＴ１
１）。
【００２４】その後、電源電圧の電圧レベルがさらに下
降し、ＲＡＭ６のデータが消滅するＲＡＭ保持電圧ＣＶ
より高い電圧Ｖ１に達した後、ｔ３のタイミングで上昇
した場合には、ＲＡＭ保持電圧検出回路５からのコール
ド／ウォーム信号Ｃ／Ｗは０（コールド）にならず、１
（ウォーム）の状態を維持している。この結果、割込制
御回路３内のコールド／ウォームフラグＣ／ＷＦは１
（データ保持）を維持し、０（データ消滅）にはならな
い。したがって、ＣＰＵ１は、図２のステップＳＴ１１
からステップＳＴ１２に移行して、リセット信号ＲＳが
１であるか否かを判別する。
降し、ＲＡＭ６のデータが消滅するＲＡＭ保持電圧ＣＶ
より高い電圧Ｖ１に達した後、ｔ３のタイミングで上昇
した場合には、ＲＡＭ保持電圧検出回路５からのコール
ド／ウォーム信号Ｃ／Ｗは０（コールド）にならず、１
（ウォーム）の状態を維持している。この結果、割込制
御回路３内のコールド／ウォームフラグＣ／ＷＦは１
（データ保持）を維持し、０（データ消滅）にはならな
い。したがって、ＣＰＵ１は、図２のステップＳＴ１１
からステップＳＴ１２に移行して、リセット信号ＲＳが
１であるか否かを判別する。
【００２５】図３において、ｔ３のタイミングで上昇し
た電源電圧の電圧レベルがｔ４のタイミングでリセット
電圧ＲＶより高い電圧になったときは、一定時間経過後
にリセット信号ＲＳは０から１に復帰する。あるいは、
電源電圧の電圧レベルがリセット電圧ＲＶより高い電圧
になったときに、リセット信号ＲＳは０から１に復帰
し、ＣＰＵ１は、図２のステップＳＴ１２からステップ
ＳＴ１３に移行して、一定時間が経過したか否かを判別
する。
た電源電圧の電圧レベルがｔ４のタイミングでリセット
電圧ＲＶより高い電圧になったときは、一定時間経過後
にリセット信号ＲＳは０から１に復帰する。あるいは、
電源電圧の電圧レベルがリセット電圧ＲＶより高い電圧
になったときに、リセット信号ＲＳは０から１に復帰
し、ＣＰＵ１は、図２のステップＳＴ１２からステップ
ＳＴ１３に移行して、一定時間が経過したか否かを判別
する。
【００２６】いずれの場合においても、電源電圧の電圧
レベルがリセット電圧ＲＶより高い電圧になったときか
ら一定時間が経過すると、ＣＰＵ１は、ユーザデータを
記憶しているＲＡＭ６のアドレスを指定し（ステップＳ
Ｔ１４）、ＲＡＭ６のユーザデータを読込んで内部レジ
スタ１ａ及び他の回路内のレジスタに転送する（ステッ
プＳＴ１５）。そして、転送が終了したか否かを判別し
（ステップＳＴ１６）、転送が終了したときは、ステッ
プＳＴ４に移行して再び通常処理を実行する。
レベルがリセット電圧ＲＶより高い電圧になったときか
ら一定時間が経過すると、ＣＰＵ１は、ユーザデータを
記憶しているＲＡＭ６のアドレスを指定し（ステップＳ
Ｔ１４）、ＲＡＭ６のユーザデータを読込んで内部レジ
スタ１ａ及び他の回路内のレジスタに転送する（ステッ
プＳＴ１５）。そして、転送が終了したか否かを判別し
（ステップＳＴ１６）、転送が終了したときは、ステッ
プＳＴ４に移行して再び通常処理を実行する。
【００２７】図２のステップＳＴ９において、割込み信
号ＩＮＴが０から１に復帰した場合、すなわち、図４に
示すように、電源電圧が下降してｔ１のタイミングでバ
ックアップ電圧ＢＶ以下になった後、リセット電圧ＲＶ
より高い電圧Ｖ２に達した後に上昇し、ｔ４のタイミン
グでバックアップ電圧ＢＶより高い電圧になったとき
は、割込み信号ＩＮＴはタイミングｔ４で０から１に復
帰する。したがって、リセット信号ＲＳは１の状態を維
持し、ＣＰＵ１は、図２のステップＳＴ９からステップ
ＳＴ４に移行して、再び通常処理を開始する。この場合
には、内部レジスタ１ａ及び他の回路内のレジスタにユ
ーザデータが保持されているので、ＲＡＭ６からユーザ
データを転送することなく、通常処理を再開する。
号ＩＮＴが０から１に復帰した場合、すなわち、図４に
示すように、電源電圧が下降してｔ１のタイミングでバ
ックアップ電圧ＢＶ以下になった後、リセット電圧ＲＶ
より高い電圧Ｖ２に達した後に上昇し、ｔ４のタイミン
グでバックアップ電圧ＢＶより高い電圧になったとき
は、割込み信号ＩＮＴはタイミングｔ４で０から１に復
帰する。したがって、リセット信号ＲＳは１の状態を維
持し、ＣＰＵ１は、図２のステップＳＴ９からステップ
ＳＴ４に移行して、再び通常処理を開始する。この場合
には、内部レジスタ１ａ及び他の回路内のレジスタにユ
ーザデータが保持されているので、ＲＡＭ６からユーザ
データを転送することなく、通常処理を再開する。
【００２８】以上のように、この実施の形態１によれ
ば、電源電圧８の電圧レベルが定格電圧Ｖ０からバック
アップ電圧ＢＶ以下に下降したときは、内部レジスタに
記憶されたユーザデータをＲＡＭ６に転送して保持させ
るので、ＣＰＵ１の内部レジスタ１ａ及び他の回路内の
レジスタに設定されているユーザデータを保護できると
いう効果が得られる。
ば、電源電圧８の電圧レベルが定格電圧Ｖ０からバック
アップ電圧ＢＶ以下に下降したときは、内部レジスタに
記憶されたユーザデータをＲＡＭ６に転送して保持させ
るので、ＣＰＵ１の内部レジスタ１ａ及び他の回路内の
レジスタに設定されているユーザデータを保護できると
いう効果が得られる。
【００２９】また、この実施の形態１によれば、リセッ
ト電圧検出回路２は、供給されている電源電圧がリセッ
ト電圧ＲＶ以下に下降したときは、内部レジスタ１ａ及
び他の回路内のレジスタのデータを初期化するリセット
信号ＲＳをＣＰＵ１に送出するので、電源電圧のレベル
低下によって発生し得るＣＰＵ１の不安定な動作を防止
して、システムの誤動作を回避できるという効果が得ら
れる。
ト電圧検出回路２は、供給されている電源電圧がリセッ
ト電圧ＲＶ以下に下降したときは、内部レジスタ１ａ及
び他の回路内のレジスタのデータを初期化するリセット
信号ＲＳをＣＰＵ１に送出するので、電源電圧のレベル
低下によって発生し得るＣＰＵ１の不安定な動作を防止
して、システムの誤動作を回避できるという効果が得ら
れる。
【００３０】また、この実施の形態１によれば、割込制
御回路３は、供給されている電源電圧がリセット電圧Ｒ
Ｓより高い電圧に復帰したときは、ＲＡＭ６に保持され
ているユーザデータをに読込ませる割込み信号をＣＰＵ
１に送出するので、ユーザの操作を伴うことなく、自動
的にユーザデータを元の内部レジスタ１ａ及び他の回路
内のレジスタに戻すことができるという効果が得られ
る。
御回路３は、供給されている電源電圧がリセット電圧Ｒ
Ｓより高い電圧に復帰したときは、ＲＡＭ６に保持され
ているユーザデータをに読込ませる割込み信号をＣＰＵ
１に送出するので、ユーザの操作を伴うことなく、自動
的にユーザデータを元の内部レジスタ１ａ及び他の回路
内のレジスタに戻すことができるという効果が得られ
る。
【００３１】また、この実施の形態１によれば、リセッ
ト電圧検出回路２は、供給されている電源電圧がリセッ
ト電圧ＲＶより高い電圧に復帰したことを検出したとき
は一定時間経過後にリセット信号ＲＳを解除するので、
一定時間に上昇する電圧差分のヒステリシスによってチ
ャタリング現象を回避できるという効果が得られる。
ト電圧検出回路２は、供給されている電源電圧がリセッ
ト電圧ＲＶより高い電圧に復帰したことを検出したとき
は一定時間経過後にリセット信号ＲＳを解除するので、
一定時間に上昇する電圧差分のヒステリシスによってチ
ャタリング現象を回避できるという効果が得られる。
【００３２】実施の形態２．実施の形態２におけるコン
ピュータシステムの構成は、図１に示した実施の形態１
と同じである。次に、動作について説明する。上記の実
施の形態１においては、電源電圧の電圧レベルが下降し
て、ＲＡＭ６のデータが消滅するＲＡＭ保持電圧ＣＶに
達する前に上昇したが、この実施の形態２では、図５に
示すように、ｔ３のタイミングで電源電圧がＲＡＭ保持
電圧ＣＶ以下に下降する。この場合には、ＲＡＭ保持電
圧検出回路５からのコールド／ウォーム信号Ｃ／Ｗは、
タイミングｔ３で１（ウォーム）から０（コールド）に
変化する。
ピュータシステムの構成は、図１に示した実施の形態１
と同じである。次に、動作について説明する。上記の実
施の形態１においては、電源電圧の電圧レベルが下降し
て、ＲＡＭ６のデータが消滅するＲＡＭ保持電圧ＣＶに
達する前に上昇したが、この実施の形態２では、図５に
示すように、ｔ３のタイミングで電源電圧がＲＡＭ保持
電圧ＣＶ以下に下降する。この場合には、ＲＡＭ保持電
圧検出回路５からのコールド／ウォーム信号Ｃ／Ｗは、
タイミングｔ３で１（ウォーム）から０（コールド）に
変化する。
【００３３】この結果、割込制御回路３内のコールド／
ウォームフラグＣ／ＷＦは０（データ消滅）になる。し
たがって、ＲＡＭ６に保持したユーザデータは消滅す
る。この場合には、ＣＰＵ１は、図２のステップＳＴ１
１からステップＳＴ１７に移行して、リセット信号ＲＳ
が１に復帰したか否かを判別する。ＲＳが１に復帰した
ときは、ステップＳＴ２に移行する。そして、ユーザプ
ログラムを最初から実行することによって各種設定を行
う。すなわち、ＣＰＵ１の内部レジスタ１ａ及び他の回
路内のレジスタにユーザデータを再設定することにな
る。なお、図２のステップＳＴ１７においてリセット信
号ＲＳが１に復帰したときは、点線で付加したステップ
ＳＴ１８（表示）のように、Ｃ／ＷＦの値（＝０）をデ
ィスプレイや所定のインジケータに表示してもよい。
ウォームフラグＣ／ＷＦは０（データ消滅）になる。し
たがって、ＲＡＭ６に保持したユーザデータは消滅す
る。この場合には、ＣＰＵ１は、図２のステップＳＴ１
１からステップＳＴ１７に移行して、リセット信号ＲＳ
が１に復帰したか否かを判別する。ＲＳが１に復帰した
ときは、ステップＳＴ２に移行する。そして、ユーザプ
ログラムを最初から実行することによって各種設定を行
う。すなわち、ＣＰＵ１の内部レジスタ１ａ及び他の回
路内のレジスタにユーザデータを再設定することにな
る。なお、図２のステップＳＴ１７においてリセット信
号ＲＳが１に復帰したときは、点線で付加したステップ
ＳＴ１８（表示）のように、Ｃ／ＷＦの値（＝０）をデ
ィスプレイや所定のインジケータに表示してもよい。
【００３４】以上のように、この実施の形態２によれ
ば、データ保護のためにＣＰＵ１の内部レジスタ１ａか
らＲＡＭ６に転送したユーザデータが、さらなる電圧降
下のために消滅したときは、割込制御回路３の割込制御
回路３内のコールド／ウォームフラグＣ／ＷＦを０（ア
クティブ）にして表示するので、ユーザデータを再設定
する必要があるかどうかを容易に判断できるという効果
が得られる。
ば、データ保護のためにＣＰＵ１の内部レジスタ１ａか
らＲＡＭ６に転送したユーザデータが、さらなる電圧降
下のために消滅したときは、割込制御回路３の割込制御
回路３内のコールド／ウォームフラグＣ／ＷＦを０（ア
クティブ）にして表示するので、ユーザデータを再設定
する必要があるかどうかを容易に判断できるという効果
が得られる。
【００３５】この実施の形態２では、割込制御回路３内
にコールド／ウォームフラグＣ／ＷＦを設けるような構
成にしたが、ＲＡＭ保持電圧検出回路５又はＣＰＵ１内
にこのフラグを設ける構成にしてもよい。
にコールド／ウォームフラグＣ／ＷＦを設けるような構
成にしたが、ＲＡＭ保持電圧検出回路５又はＣＰＵ１内
にこのフラグを設ける構成にしてもよい。
【００３６】実施の形態３．図６は、実施の形態３にお
けるコンピュータシステムの構成を示し、図において、
１０は操作部である。他の構成要素については、図１に
示した実施の形態１と同じである。図には示していない
が、操作部１０にはモード設定スイッチ（モード設定手
段）やアナログ的又はディジタル的に電圧値を設定する
操作子（電圧調整手段）が設けられている。
けるコンピュータシステムの構成を示し、図において、
１０は操作部である。他の構成要素については、図１に
示した実施の形態１と同じである。図には示していない
が、操作部１０にはモード設定スイッチ（モード設定手
段）やアナログ的又はディジタル的に電圧値を設定する
操作子（電圧調整手段）が設けられている。
【００３７】次に、動作について説明する。実施の形態
３では、操作部１０によってバックアップ電圧を調整す
ることができる。図７のタイミングチャートに示すよう
に、電源電圧の電圧レベルが定格電圧Ｖ０から下降し
て、ｔ１のタイミングでバックアップ電圧ＢＶ以下にな
ると、割込み信号ＩＮＴが１から０に変化する。その
後、ｔ４のタイミングで電源電圧の電圧レベルがバック
アップ電圧ＢＶより高い電圧になると、割込み信号ＩＮ
Ｔが０から１に変化する。
３では、操作部１０によってバックアップ電圧を調整す
ることができる。図７のタイミングチャートに示すよう
に、電源電圧の電圧レベルが定格電圧Ｖ０から下降し
て、ｔ１のタイミングでバックアップ電圧ＢＶ以下にな
ると、割込み信号ＩＮＴが１から０に変化する。その
後、ｔ４のタイミングで電源電圧の電圧レベルがバック
アップ電圧ＢＶより高い電圧になると、割込み信号ＩＮ
Ｔが０から１に変化する。
【００３８】この状態から操作部１０によってバックア
ップ電圧ＢＶを調整してＢＶ´に変更すると、電源電圧
の電圧レベルが定格電圧Ｖ０から下降して、ｔ１´のタ
イミングでバックアップ電圧ＢＶ´以下になると、割込
み信号ＩＮＴが１から０に変化し、ｔ４´のタイミング
で電源電圧の電圧レベルがバックアップ電圧ＢＶ´より
高い電圧になると、割込み信号ＩＮＴが０から１に変化
する。
ップ電圧ＢＶを調整してＢＶ´に変更すると、電源電圧
の電圧レベルが定格電圧Ｖ０から下降して、ｔ１´のタ
イミングでバックアップ電圧ＢＶ´以下になると、割込
み信号ＩＮＴが１から０に変化し、ｔ４´のタイミング
で電源電圧の電圧レベルがバックアップ電圧ＢＶ´より
高い電圧になると、割込み信号ＩＮＴが０から１に変化
する。
【００３９】以上のように、この実施の形態３によれ
ば、バックアップ電圧の電圧レベルを調整可能とするこ
とにより、使用するＣＰＵデバイス及びその他のデバイ
スの特性や電源電圧の供給条件を考慮してシステム構築
の自由度を広げることができるという効果が得られる。
ば、バックアップ電圧の電圧レベルを調整可能とするこ
とにより、使用するＣＰＵデバイス及びその他のデバイ
スの特性や電源電圧の供給条件を考慮してシステム構築
の自由度を広げることができるという効果が得られる。
【００４０】実施の形態４．実施の形態４におけるコン
ピュータシステムの構成は、図６に示した実施の形態３
と同じであるが、操作部１０には、ＲＡＭ保持電圧検出
回路５のオン／オフスイッチ、リセット電圧検出回路２
のオン／オフスイッチ、ＲＡＭバックアップ電圧検出回
路４のオン／オフスイッチが設けられている。図８のタ
イミングチャートにおいて、（ｅ）はＲＡＭ保持電圧検
出回路５のオン／オフ状態を示し、（ｆ）はリセット電
圧検出回路２のオン／オフ設定を示し、（ｇ）はＲＡＭ
バックアップ電圧検出回路４のオン／オフ設定を示して
いる。
ピュータシステムの構成は、図６に示した実施の形態３
と同じであるが、操作部１０には、ＲＡＭ保持電圧検出
回路５のオン／オフスイッチ、リセット電圧検出回路２
のオン／オフスイッチ、ＲＡＭバックアップ電圧検出回
路４のオン／オフスイッチが設けられている。図８のタ
イミングチャートにおいて、（ｅ）はＲＡＭ保持電圧検
出回路５のオン／オフ状態を示し、（ｆ）はリセット電
圧検出回路２のオン／オフ設定を示し、（ｇ）はＲＡＭ
バックアップ電圧検出回路４のオン／オフ設定を示して
いる。
【００４１】次に、動作について説明する。操作部１０
のモード設定スイッチでノーマルモードが設定されてい
る場合には、リセット電圧検出回路２はオン状態であ
り、電源電圧の電圧レベルがリセット電圧ＲＶ以下に下
降したときは０（アクティブ）のリセット信号ＲＳをＣ
ＰＵ１に送出する。次に、モード設定スイッチを操作し
てノーマルモードからスタンバイモードに変更すると、
図８（ｆ）に示すように、ｔ６のタイミングでリセット
電圧検出回路２はオン状態からオフ状態に切り換えら
れ、電源電圧の電圧レベルがリセット電圧ＲＶ以下に下
降した場合でも、リセット電圧検出回路２は０のリセッ
ト信号ＲＳをＣＰＵ１に送出しない。
のモード設定スイッチでノーマルモードが設定されてい
る場合には、リセット電圧検出回路２はオン状態であ
り、電源電圧の電圧レベルがリセット電圧ＲＶ以下に下
降したときは０（アクティブ）のリセット信号ＲＳをＣ
ＰＵ１に送出する。次に、モード設定スイッチを操作し
てノーマルモードからスタンバイモードに変更すると、
図８（ｆ）に示すように、ｔ６のタイミングでリセット
電圧検出回路２はオン状態からオフ状態に切り換えら
れ、電源電圧の電圧レベルがリセット電圧ＲＶ以下に下
降した場合でも、リセット電圧検出回路２は０のリセッ
ト信号ＲＳをＣＰＵ１に送出しない。
【００４２】以上のように、この実施の形態４によれ
ば、スタンバイモードにおいては電源電圧がリセット電
圧ＲＶ以下に下降した場合でもＣＰＵ１が初期化されな
いので、ＣＰＵ１の不安定な動作を分析できるととも
に、システムの消費電力を低減できるという効果が得ら
れる。
ば、スタンバイモードにおいては電源電圧がリセット電
圧ＲＶ以下に下降した場合でもＣＰＵ１が初期化されな
いので、ＣＰＵ１の不安定な動作を分析できるととも
に、システムの消費電力を低減できるという効果が得ら
れる。
【００４３】実施の形態５．実施の形態５におけるコン
ピュータシステムの構成は、図６に示した実施の形態３
と同じであるが、上記実施の形態４と同様に、操作部１
０には、ＲＡＭ保持電圧検出回路５のオン／オフスイッ
チ、リセット電圧検出回路２のオン／オフスイッチ、Ｒ
ＡＭバックアップ電圧検出回路４のオン／オフスイッチ
が設けられている。また、図９のタイミングチャートに
おいても、（ｅ）はＲＡＭ保持電圧検出回路５のオン／
オフ状態を示し、（ｆ）はリセット電圧検出回路２のオ
ン／オフ設定を示し、（ｇ）はＲＡＭバックアップ電圧
検出回路４のオン／オフ設定を示している。
ピュータシステムの構成は、図６に示した実施の形態３
と同じであるが、上記実施の形態４と同様に、操作部１
０には、ＲＡＭ保持電圧検出回路５のオン／オフスイッ
チ、リセット電圧検出回路２のオン／オフスイッチ、Ｒ
ＡＭバックアップ電圧検出回路４のオン／オフスイッチ
が設けられている。また、図９のタイミングチャートに
おいても、（ｅ）はＲＡＭ保持電圧検出回路５のオン／
オフ状態を示し、（ｆ）はリセット電圧検出回路２のオ
ン／オフ設定を示し、（ｇ）はＲＡＭバックアップ電圧
検出回路４のオン／オフ設定を示している。
【００４４】次に、動作について説明する。この実施の
形態５においても、スタンバイモードにおいては、上記
実施の形態４の場合と同様に、リセット電圧検出回路２
はオフ状態であり、電源電圧の電圧レベルがリセット電
圧ＲＶ以下に下降した場合でも、リセット電圧検出回路
２は０のリセット信号ＲＳをＣＰＵ１に送出しない点は
同じである。ただし、電源電圧の電圧レベルがさらに下
降して、ＲＡＭ保持電圧ＣＶ以下になったときは、図９
（ｆ）に示すように、ｔ３のタイミングでリセット電圧
検出回路２はオフ状態からオン状態に切り換えられる。
この結果、図９（ｂ）に示すように、ｔ３のタイミング
で０のリセット信号ＲＳがリセット電圧検出回路２から
ＣＰＵ１に送出される。また、このタイミングｔ３にお
いては、コールド／ウォームフラグＣ／ＷＦが１から０
に変化する。したがって、ＣＰＵ１はＲＡＭ６のデータ
は消滅したものと判断する。
形態５においても、スタンバイモードにおいては、上記
実施の形態４の場合と同様に、リセット電圧検出回路２
はオフ状態であり、電源電圧の電圧レベルがリセット電
圧ＲＶ以下に下降した場合でも、リセット電圧検出回路
２は０のリセット信号ＲＳをＣＰＵ１に送出しない点は
同じである。ただし、電源電圧の電圧レベルがさらに下
降して、ＲＡＭ保持電圧ＣＶ以下になったときは、図９
（ｆ）に示すように、ｔ３のタイミングでリセット電圧
検出回路２はオフ状態からオン状態に切り換えられる。
この結果、図９（ｂ）に示すように、ｔ３のタイミング
で０のリセット信号ＲＳがリセット電圧検出回路２から
ＣＰＵ１に送出される。また、このタイミングｔ３にお
いては、コールド／ウォームフラグＣ／ＷＦが１から０
に変化する。したがって、ＣＰＵ１はＲＡＭ６のデータ
は消滅したものと判断する。
【００４５】以上のように、この実施の形態５によれ
ば、スタンバイモードにおいて電源電圧の電圧レベルが
下降してＲＡＭ保持電圧ＣＶ以下になり、ＲＡＭ６のデ
ータが消滅するような状況になった場合には、ＣＰＵ１
をリセットしてシステムの誤動作を回避できるという効
果が得られる。
ば、スタンバイモードにおいて電源電圧の電圧レベルが
下降してＲＡＭ保持電圧ＣＶ以下になり、ＲＡＭ６のデ
ータが消滅するような状況になった場合には、ＣＰＵ１
をリセットしてシステムの誤動作を回避できるという効
果が得られる。
【００４６】実施の形態６．実施の形態６におけるコン
ピュータシステムの構成は、図６に示した実施の形態３
と同じであるが、上記実施の形態４，５と同様に、操作
部１０には、ＲＡＭ保持電圧検出回路５のオン／オフス
イッチ、リセット電圧検出回路２のオン／オフスイッ
チ、ＲＡＭバックアップ電圧検出回路４のオン／オフス
イッチが設けられている。また、図１０のタイミングチ
ャートにおいても、（ｅ）はＲＡＭ保持電圧検出回路５
のオン／オフ状態を示し、（ｆ）はリセット電圧検出回
路２のオン／オフ設定を示し、（ｇ）はＲＡＭバックア
ップ電圧検出回路４のオン／オフ設定を示している。
ピュータシステムの構成は、図６に示した実施の形態３
と同じであるが、上記実施の形態４，５と同様に、操作
部１０には、ＲＡＭ保持電圧検出回路５のオン／オフス
イッチ、リセット電圧検出回路２のオン／オフスイッ
チ、ＲＡＭバックアップ電圧検出回路４のオン／オフス
イッチが設けられている。また、図１０のタイミングチ
ャートにおいても、（ｅ）はＲＡＭ保持電圧検出回路５
のオン／オフ状態を示し、（ｆ）はリセット電圧検出回
路２のオン／オフ設定を示し、（ｇ）はＲＡＭバックア
ップ電圧検出回路４のオン／オフ設定を示している。
【００４７】次に、動作について説明する。この実施の
形態６においては、ノーマルモードでもスタンバイモー
ドでも、ＲＡＭ保持電圧検出回路５、リセット電圧検出
回路２、及びＲＡＭバックアップ電圧検出回路４は、す
べてオン状態に設定されている。そして、スタンバイモ
ードにおいて、操作部１０によってリセット電圧ＲＶの
電圧レベルを調整することができる。すなわち、図１０
（ｂ）に示すように、リセット電圧がＲＶの場合には、
リセット信号ＲＳはｔ２のタイミングで１から０に変化
しｔ４のタイミングで０から１に変化するが、ＲＶをＲ
Ｖ´に調整すると、リセット信号ＲＳはｔ２´のタイミ
ングで１から０に変化しｔ４´のタイミングで０から１
に変化する。
形態６においては、ノーマルモードでもスタンバイモー
ドでも、ＲＡＭ保持電圧検出回路５、リセット電圧検出
回路２、及びＲＡＭバックアップ電圧検出回路４は、す
べてオン状態に設定されている。そして、スタンバイモ
ードにおいて、操作部１０によってリセット電圧ＲＶの
電圧レベルを調整することができる。すなわち、図１０
（ｂ）に示すように、リセット電圧がＲＶの場合には、
リセット信号ＲＳはｔ２のタイミングで１から０に変化
しｔ４のタイミングで０から１に変化するが、ＲＶをＲ
Ｖ´に調整すると、リセット信号ＲＳはｔ２´のタイミ
ングで１から０に変化しｔ４´のタイミングで０から１
に変化する。
【００４８】以上のように、この実施の形態６によれ
ば、スタンバイモードにおいてリセット電圧の電圧レベ
ルを調整するので、リセット電圧の調整中にシステムが
誤動作するのを回避できるという効果が得られる。
ば、スタンバイモードにおいてリセット電圧の電圧レベ
ルを調整するので、リセット電圧の調整中にシステムが
誤動作するのを回避できるという効果が得られる。
【００４９】
【発明の効果】以上のように、この発明によれば、処理
制御手段の内部レジスタに設定されているユーザデータ
を保護できるという効果がある。
制御手段の内部レジスタに設定されているユーザデータ
を保護できるという効果がある。
【００５０】この発明によれば、コンピュータのデータ
保護システムを、供給されている電源電圧がリセット電
圧以下に下降したことを検出したときは内部レジスタの
データを初期化するリセット信号を処理制御手段に送出
するリセット電圧検出手段を備えた構成にしたので、電
源電圧のレベル低下によって発生し得る処理制御手段の
不安定な動作を防止して、システムの誤動作を回避でき
るという効果がある。
保護システムを、供給されている電源電圧がリセット電
圧以下に下降したことを検出したときは内部レジスタの
データを初期化するリセット信号を処理制御手段に送出
するリセット電圧検出手段を備えた構成にしたので、電
源電圧のレベル低下によって発生し得る処理制御手段の
不安定な動作を防止して、システムの誤動作を回避でき
るという効果がある。
【００５１】この発明によれば、コンピュータのデータ
保護システムの割込制御手段を、供給されている電源電
圧がリセット電圧より高い電圧に復帰したことをリセッ
ト電圧検出手段が検出したときは記憶手段に保持されて
いるデータを内部レジスタに読込ませる割込み信号を処
理制御手段に送出するような構成にしたので、ユーザの
操作を伴うことなく、自動的にユーザデータを元の内部
レジスタに戻すことができるという効果がある。
保護システムの割込制御手段を、供給されている電源電
圧がリセット電圧より高い電圧に復帰したことをリセッ
ト電圧検出手段が検出したときは記憶手段に保持されて
いるデータを内部レジスタに読込ませる割込み信号を処
理制御手段に送出するような構成にしたので、ユーザの
操作を伴うことなく、自動的にユーザデータを元の内部
レジスタに戻すことができるという効果がある。
【００５２】この発明によれば、コンピュータのデータ
保護システムを、供給されている電源電圧がリセット電
圧より低いデータ消滅電圧に下降したことを検出したと
きは記憶手段に記憶されたデータの消滅を示すフラグを
アクティブに設定するデータ消滅電圧検出手段を備えた
構成にしたので、ユーザデータを再設定する必要がある
かどうかを容易に判断できるという効果がある。
保護システムを、供給されている電源電圧がリセット電
圧より低いデータ消滅電圧に下降したことを検出したと
きは記憶手段に記憶されたデータの消滅を示すフラグを
アクティブに設定するデータ消滅電圧検出手段を備えた
構成にしたので、ユーザデータを再設定する必要がある
かどうかを容易に判断できるという効果がある。
【００５３】この発明によれば、コンピュータのデータ
保護システムのリセット電圧検出手段を、供給されてい
る電源電圧がリセット電圧より高い電圧に復帰したこと
を検出したときは一定時間経過後にリセット信号を解除
するように構成したので、一定時間に上昇する電圧差分
のヒステリシスによってチャタリング現象を回避できる
という効果がある。
保護システムのリセット電圧検出手段を、供給されてい
る電源電圧がリセット電圧より高い電圧に復帰したこと
を検出したときは一定時間経過後にリセット信号を解除
するように構成したので、一定時間に上昇する電圧差分
のヒステリシスによってチャタリング現象を回避できる
という効果がある。
【００５４】この発明によれば、コンピュータのデータ
保護システムを、バックアップ電圧の電圧レベルを調整
可能とする電圧調整制御手段を備えた構成にしたので、
使用するデバイスの特性や電源電圧の供給条件を考慮し
てシステム構築の自由度を広げることができるという効
果がある。
保護システムを、バックアップ電圧の電圧レベルを調整
可能とする電圧調整制御手段を備えた構成にしたので、
使用するデバイスの特性や電源電圧の供給条件を考慮し
てシステム構築の自由度を広げることができるという効
果がある。
【００５５】この発明によれば、コンピュータのデータ
保護システムを、リセット電圧検出手段の検出機能を停
止するスタンバイモードを設定するモード設定手段を備
えた構成にしたので、処理制御手段の不安定な動作を分
析できるとともに、システムの消費電力を低減できると
いう効果がある。
保護システムを、リセット電圧検出手段の検出機能を停
止するスタンバイモードを設定するモード設定手段を備
えた構成にしたので、処理制御手段の不安定な動作を分
析できるとともに、システムの消費電力を低減できると
いう効果がある。
【００５６】この発明によれば、コンピュータのデータ
保護システムの割込制御手段を、供給されている電源電
圧がリセット電圧より低いデータ消滅電圧に下降したこ
とをリセット電圧検出手段が検出したときはスタンバイ
モードにおいて停止中のリセット電圧検出手段の検出機
能を復帰するように構成したので、記憶手段のデータが
消滅するような状況になった場合には、処理制御手段を
リセットしてシステムの誤動作を回避できるという効果
がある。
保護システムの割込制御手段を、供給されている電源電
圧がリセット電圧より低いデータ消滅電圧に下降したこ
とをリセット電圧検出手段が検出したときはスタンバイ
モードにおいて停止中のリセット電圧検出手段の検出機
能を復帰するように構成したので、記憶手段のデータが
消滅するような状況になった場合には、処理制御手段を
リセットしてシステムの誤動作を回避できるという効果
がある。
【００５７】この発明によれば、コンピュータのデータ
保護システムを、スタンバイモードを設定するモード設
定手段及びスタンバイモードにおいてリセット電圧の電
圧レベルを調整可能とする電圧調整制御手段を備えた構
成にしたので、リセット電圧の調整中にシステムが誤動
作するのを回避できるという効果がある。
保護システムを、スタンバイモードを設定するモード設
定手段及びスタンバイモードにおいてリセット電圧の電
圧レベルを調整可能とする電圧調整制御手段を備えた構
成にしたので、リセット電圧の調整中にシステムが誤動
作するのを回避できるという効果がある。
【００５８】この発明によれば、データ保護のプログラ
ムを、入力されたデータを内部レジスタに記憶する手順
Ａと、内部レジスタに記憶したデータ及び他のデータを
処理する手順Ｂと、供給されている電源電圧がバックア
ップ電圧以下で且つリセット電圧より高い電圧に下降し
たことを検出したときに発生される割込み信号を受けた
ときは内部レジスタに記憶したデータを所定の記憶手段
に転送して保持させる手順Ｃとをコンピュータに実行さ
せるように構成したので、内部レジスタに設定されてい
るユーザデータを保護できるという効果がある。
ムを、入力されたデータを内部レジスタに記憶する手順
Ａと、内部レジスタに記憶したデータ及び他のデータを
処理する手順Ｂと、供給されている電源電圧がバックア
ップ電圧以下で且つリセット電圧より高い電圧に下降し
たことを検出したときに発生される割込み信号を受けた
ときは内部レジスタに記憶したデータを所定の記憶手段
に転送して保持させる手順Ｃとをコンピュータに実行さ
せるように構成したので、内部レジスタに設定されてい
るユーザデータを保護できるという効果がある。
【図１】 この発明の実施の形態１におけるコンピュー
タのデータ保護システムの構成を示すブロック図であ
る。
タのデータ保護システムの構成を示すブロック図であ
る。
【図２】 この発明の実施の形態１におけるデータ保護
のプログラムを示すフローチャートである。
のプログラムを示すフローチャートである。
【図３】 この発明の実施の形態１におけるシステムの
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図４】 この発明の実施の形態１におけるシステムの
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図５】 この発明の実施の形態２におけるシステムの
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図６】 この発明の実施の形態３におけるコンピュー
タのデータ保護システムの構成を示すブロック図であ
る。
タのデータ保護システムの構成を示すブロック図であ
る。
【図７】 この発明の実施の形態３におけるシステムの
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図８】 この発明の実施の形態４におけるシステムの
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図９】 この発明の実施の形態５におけるシステムの
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図１０】 この発明の実施の形態６におけるシステム
の動作を示すタイミングチャートである。
の動作を示すタイミングチャートである。
【図１１】 従来のコンピュータシステムの構成を示す
ブロック図である。
ブロック図である。
【図１２】 従来のコンピュータシステムの動作を示す
タイミングチャートである。
タイミングチャートである。
１ ＣＰＵ（処理制御手段）、１ａ 内部レジスタ、２
リセット電圧検出回路（リセット電圧検出手段）、３
割込制御回路（割込制御手段）、４ ＲＡＭバックア
ップ電圧検出回路（バックアップ電圧検出手段）、５
ＲＡＭ保持電圧検出回路（データ消滅電圧検出手段）、
６ ＲＡＭ（記憶手段）、７ その他の回路、８ 電源
電圧、９ データバス、１０ 操作部、１１ ＣＰＵ、
１１ａ内部レジスタ、１２ リセット電圧検出回路、１
３ 他の回路、１４ 電源電圧、１５ データバス、Ｂ
Ｕ バックアップ信号、ＢＶ，ＢＶ´ バックアップ電
圧、ＣＶ ＲＡＭ保持電圧、Ｃ／Ｗ コールド／ウォー
ム信号、Ｃ／ＷＦ コールド／ウォームフラグ、ＩＮＴ
割込み信号、ＲＳ 内部リセット信号、ＲＶ，ＲＶ´
リセット電圧、Ｖ０ 定格電圧。
リセット電圧検出回路（リセット電圧検出手段）、３
割込制御回路（割込制御手段）、４ ＲＡＭバックア
ップ電圧検出回路（バックアップ電圧検出手段）、５
ＲＡＭ保持電圧検出回路（データ消滅電圧検出手段）、
６ ＲＡＭ（記憶手段）、７ その他の回路、８ 電源
電圧、９ データバス、１０ 操作部、１１ ＣＰＵ、
１１ａ内部レジスタ、１２ リセット電圧検出回路、１
３ 他の回路、１４ 電源電圧、１５ データバス、Ｂ
Ｕ バックアップ信号、ＢＶ，ＢＶ´ バックアップ電
圧、ＣＶ ＲＡＭ保持電圧、Ｃ／Ｗ コールド／ウォー
ム信号、Ｃ／ＷＦ コールド／ウォームフラグ、ＩＮＴ
割込み信号、ＲＳ 内部リセット信号、ＲＶ，ＲＶ´
リセット電圧、Ｖ０ 定格電圧。
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フロントページの続き
Ｆターム(参考） 5B018 GA04 HA04 KA03 KA22 KA23
LA03 QA05 QA06
5B054 DD11
Claims (10)
- 【請求項１】 入力されたデータを内部レジスタに記憶
するとともにプログラムを実行して前記内部レジスタに
記憶したデータ及び他のデータを処理する処理制御手段
と、 前記処理制御手段によって実行されるプログラムに応じ
て処理されるデータを一時的に記憶する記憶手段と、 供給されている電源電圧を検出するバックアップ電圧検
出手段と、 前記バックアップ電圧検出手段によって前記供給されて
いる電源電圧がバックアップ電圧以下に下降したことを
検出したときは前記内部レジスタに記憶されたデータを
前記記憶手段に転送して保持させる割込み信号を前記処
理制御手段に送出する割込制御手段と、 を備えたコンピュータのデータ保護システム。 - 【請求項２】 供給されている電源電圧がリセット電圧
以下に下降したことを検出したときは内部レジスタのデ
ータを初期化するリセット信号を処理制御手段に送出す
るリセット電圧検出手段を備えたことを特徴とする請求
項１記載のコンピュータのデータ保護システム。 - 【請求項３】 割込制御手段は、供給されている電源電
圧がリセット電圧より高い電圧に復帰したことをリセッ
ト電圧検出手段が検出したときは記憶手段に保持されて
いるデータを内部レジスタに読込ませる割込み信号を処
理制御手段に送出することを特徴とする請求項２記載の
コンピュータのデータ保護システム。 - 【請求項４】 供給されている電源電圧がリセット電圧
より低いデータ消滅電圧に下降したことを検出したとき
は記憶手段に記憶されたデータの消滅を示すフラグをア
クティブに設定するデータ消滅電圧検出手段を備えたこ
とを特徴とする請求項１記載のコンピュータのデータ保
護システム。 - 【請求項５】 リセット電圧検出手段は、供給されてい
る電源電圧がリセット電圧より高い電圧に復帰したこと
を検出したときは一定時間経過後にリセット信号を解除
することを特徴とする請求項３記載のコンピュータのデ
ータ保護システム。 - 【請求項６】 バックアップ電圧の電圧レベルを調整可
能とする電圧調整制御手段を備えたことを特徴とする請
求項１記載のコンピュータのデータ保護システム。 - 【請求項７】 リセット電圧検出手段の検出機能を停止
するスタンバイモードを設定するモード設定手段を備え
たことを特徴とする請求項２記載のコンピュータのデー
タ保護システム。 - 【請求項８】 割込制御手段は、供給されている電源電
圧がリセット電圧より低いデータ消滅電圧に下降したこ
とをリセット電圧検出手段が検出したときはスタンバイ
モードにおいて停止中のリセット電圧検出手段の検出機
能を復帰することを特徴とする請求項７記載のコンピュ
ータのデータ保護システム。 - 【請求項９】 スタンバイモードを設定するモード設定
手段及び前記スタンバイモードにおいてリセット電圧の
電圧レベルを調整可能とする電圧調整制御手段を備えた
ことを特徴とする請求項２記載のコンピュータのデータ
保護システム。 - 【請求項１０】 入力されたデータを内部レジスタに記
憶する手順Ａと、 前記内部レジスタに記憶したデータ及び他のデータを処
理する手順Ｂと、 供給されている電源電圧がバックアップ電圧以下に下降
したことを検出したときに発生される割込み信号を受け
たときは前記内部レジスタに記憶したデータを所定の記
憶手段に転送して保持させる手順Ｃとをコンピュータに
実行させるデータ保護のプログラム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002149764A JP2003345672A (ja) | 2002-05-23 | 2002-05-23 | コンピュータのデータ保護システム及びデータ保護のプログラム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002149764A JP2003345672A (ja) | 2002-05-23 | 2002-05-23 | コンピュータのデータ保護システム及びデータ保護のプログラム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003345672A true JP2003345672A (ja) | 2003-12-05 |
Family
ID=29767827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002149764A Pending JP2003345672A (ja) | 2002-05-23 | 2002-05-23 | コンピュータのデータ保護システム及びデータ保護のプログラム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003345672A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007034508A (ja) * | 2005-07-25 | 2007-02-08 | Nec Electronics Corp | リセット回路及びそのリセット回路の動作方法 |
| JP2009157663A (ja) * | 2007-12-26 | 2009-07-16 | Interchip Kk | 調整機能付集積回路 |
| JP2009193371A (ja) * | 2008-02-14 | 2009-08-27 | Rohm Co Ltd | データ制御装置 |
| US9063901B2 (en) | 2012-08-16 | 2015-06-23 | Hyundai Motor Company | Method and system for preventing loss of trip data in vehicle |
| CN112015588A (zh) * | 2019-05-28 | 2020-12-01 | 爱思开海力士有限公司 | 存储控制器以及操作该存储控制器的方法 |
-
2002
- 2002-05-23 JP JP2002149764A patent/JP2003345672A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007034508A (ja) * | 2005-07-25 | 2007-02-08 | Nec Electronics Corp | リセット回路及びそのリセット回路の動作方法 |
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| US9063901B2 (en) | 2012-08-16 | 2015-06-23 | Hyundai Motor Company | Method and system for preventing loss of trip data in vehicle |
| CN112015588A (zh) * | 2019-05-28 | 2020-12-01 | 爱思开海力士有限公司 | 存储控制器以及操作该存储控制器的方法 |
| KR20200136738A (ko) * | 2019-05-28 | 2020-12-08 | 에스케이하이닉스 주식회사 | 메모리 컨트롤러 및 그 동작 방법 |
| CN112015588B (zh) * | 2019-05-28 | 2024-05-17 | 爱思开海力士有限公司 | 存储控制器以及操作该存储控制器的方法 |
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