JP2014164471A - Ｌｓｉおよび情報処理システム - Google Patents

Ｌｓｉおよび情報処理システム Download PDF

Info

Publication number
JP2014164471A
JP2014164471A JP2013034362A JP2013034362A JP2014164471A JP 2014164471 A JP2014164471 A JP 2014164471A JP 2013034362 A JP2013034362 A JP 2013034362A JP 2013034362 A JP2013034362 A JP 2013034362A JP 2014164471 A JP2014164471 A JP 2014164471A
Authority
JP
Japan
Prior art keywords
command
lsi
peripheral device
return
mode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013034362A
Other languages
English (en)
Other versions
JP6047033B2 (ja
Inventor
Yoshio Sato
喜男 佐藤
Hideaki Hayashi
英明 林
Takashi Yoshida
高志 吉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2013034362A priority Critical patent/JP6047033B2/ja
Priority to CN201410061233.2A priority patent/CN104008074B/zh
Priority to US14/188,332 priority patent/US9575545B2/en
Publication of JP2014164471A publication Critical patent/JP2014164471A/ja
Application granted granted Critical
Publication of JP6047033B2 publication Critical patent/JP6047033B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3275—Power saving in memory, e.g. RAM, cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3237—Power saving characterised by the action undertaken by disabling clock generation or distribution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Power Sources (AREA)
  • Memory System (AREA)
  • Read Only Memory (AREA)

Abstract

【課題】ディープパワーダウンモード（ＤＰＭ）を備えるＳＰＩフラッシュメモリに、接続されるコントローラＬＳＩにおいて、フラッシュメモリをＤＰＭに遷移させた後、コントローラＬＳＩ自身が低消費電力モードに遷移して、ＲＡＭのデータが揮発するために、低消費電力モードから復帰しても、フラッシュメモリをＤＰＭから復帰させることができないという問題の発生を防止する。
【解決手段】コントローラＬＳＩは、ＣＰＵと、ＲＡＭと、フラッシュメモリにＳＰＩコマンドを送信するためのＳＰＩ制御部を備える。ＳＰＩコマンドには、フラッシュメモリをＤＰＭに遷移させるパワーダウンコマンドとＤＰＭから復帰させる復帰コマンドが含まれる。コントローラＬＳＩは、低消費電力モードから復帰したときに、フラッシュメモリがＤＰＭにあるかノーマルモードにあるかに関わらず、コントロール部からフラッシュメモリに復帰コマンドを送信する。
【選択図】図１

Description

本発明は、パワーダウンモードを備える周辺装置を制御するコントローラＬＳＩ（Large Scale Integrated circuit）及びそれを搭載した情報処理システムに関し、特にコントローラＬＳＩ自身も低消費電力モードに遷移させることができる情報処理システムに好適に利用できるものである。
昨今の社会全体におけるエネルギー効率化の動きに合わせて、半導体システムの低消費電力化が必須要求となりつつある。CPU（Central Processing Unit）を搭載したマイコンだけでなく、外付けされる周辺装置である、RAM（Random Access Memory）、ROM（Read Only Memory）等にも低消費電力モードを搭載した製品が増えつつある。外付けROMは、従来の並列アクセス可能なパラレルのNOR型フラッシュメモリ（登録商標）（NOR-Flash）から、同等の機能を少ないピン数にて実現できるSPI NOR-Flashに移行しつつある。SPI NOR-Flashは小ピンにて同等の機能を実現するために、オンボードIC（Integrated Circuit）間通信の方式の一つであるＳＰＩ（Serial Peripheral Interface）通信の通信路を介して、コマンドベースでアクセスできる仕様となっている。最近のデバイスでは、ディープパワーダウン（DPD: Deep Power Down）モード（DPM）と呼ばれる、低消費電力モード機能を有しており、この機能もコマンドベースで実行可能である。ＤＰコマンド（Deep Power Downコマンド）によってディープパワーダウンモードに遷移し、ＲＥＳ（REleaSe from Deep Power Down）コマンドによってディープパワーダウンモードからノーマルモードに復帰する。この機能を使用するために、コントローラとなるLSI側にも、この機能を使用するための機能を実装する要求が増えてきている。
特許文献１には、ＮＯＲ型フラッシュメモリの消費電力を低減する技術が開示される。ＮＯＲ型フラッシュメモリは、ディープパワーダウンモードに遷移して消費電力を低減する、ＤＰＤ機能を備えており、接続されるメモリ制御部から供給されるＤＰＤ信号に応答して、ＤＰＤ状態に遷移し、ＤＰＤ状態から復帰する。メモリ制御部は、あらかじめ設定された規定時間内に、ＮＯＲ型フラッシュメモリへのアクセス要求を受け取らなかった場合に、ＮＯＲ型フラッシュメモリをＤＰＤ状態に遷移させる。
特開２０１０−５５４１９号公報
特許文献１について本発明者が検討した結果、以下のような新たな課題があることがわかった。
上記のような、ＮＯＲ型フラッシュメモリなどの制御される側の周辺装置に限らず、そのような周辺装置を制御する側の、マイコンなどの種々のコントローラＬＳＩも、同等の低消費電力モードを備える場合がある。低消費電力モードには種々のレベルがある。例えば、電源電圧を低下させる、動作クロック周波数を低下させあるいは停止させる、部分的に不要な機能ブロックへの電源供給を停止する、などである。特に消費電力を低く抑えるためには、できる限り多くの部分への電源供給を停止する、ディープパワーダウンモードが有効である。例えばコントローラＬＳＩがＣＰＵとＲＡＭを内蔵するマイコンで、外付けされるＲＯＭからＲＡＭに転送されるプログラムでＣＰＵを動作させる場合、ＣＰＵとＲＡＭへの電源供給を停止する、ディープパワーダウンモードに遷移するものがある。このような低消費電力モードに遷移すると、ＲＡＭへの電源供給が遮断されるので、ＲＡＭに転送されたプログラムと保持されていた中間データは揮発してしまう。
上記のようなコントローラＬＳＩを、ディープパワーダウンモードを備える、ＮＯＲ型フラッシュメモリその他の周辺装置を制御するために用いた場合、特に、コントローラＬＳＩと周辺装置がコマンドベースでのみ制御される構成の場合に、以下に述べるような問題が発生する。コントローラＬＳＩは、ディープパワーダウンモードを備える周辺装置をディープパワーダウンモードに遷移させるために、パワーダウンコマンド（ＤＰコマンド）を送信する。ディープパワーダウンモードから復帰させるためには、コントローラＬＳＩは、周辺装置に対して、復帰コマンド（ＲＥＳコマンド）を発行する。コントローラＬＳＩは、周辺装置をディープパワーダウンモードに遷移させたという情報を、ステートまたは中間データとして記憶しており、復帰させる必要が生じたときに、周辺装置に対して復帰コマンド（ＲＥＳコマンド）を発行する。そのため、コントローラＬＳＩは、周辺装置をディープパワーダウンモードに遷移させた後に、復帰させるまでは、内部の揮発性メモリに格納された内容を揮発させるような、低消費電力モード（例えばディープパワーダウンモード）には遷移することができない。仮に、周辺装置をディープパワーダウンモードに遷移させた後に、コントローラＬＳＩが内部の揮発性メモリに格納された内容を揮発させるような、低消費電力モードに遷移すると、周辺装置をディープパワーダウンモードに遷移させたという情報（ステートや中間データ）も揮発してしまい、復帰させる必要が生じたときに、復帰コマンド（ＲＥＳコマンド）を発行することができないためである。
このような課題を解決するための手段を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、下記の通りである。
すなわち、パワーダウンコマンドによってパワーダウンモードに遷移し、復帰コマンドによってパワーダウンモードからノーマルモードに復帰する、周辺装置に、接続可能なコントローラＬＳＩであって、以下のように構成される。コントローラＬＳＩは、ＣＰＵと、ＣＰＵからアクセス可能な揮発性メモリと、パワーダウンコマンドと復帰コマンドを含むコマンドを周辺装置に送信するためのコントロール部を備える。コントローラＬＳＩは、揮発性メモリに格納されるデータが揮発する、低消費電力モードを含む複数の動作モードを備える。コントローラＬＳＩは、低消費電力モードから復帰したときに、周辺装置がパワーダウンモードにあるかノーマルモードにあるかに関わらず、コントロール部から復帰コマンドを送信する。
前記一実施の形態によって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、周辺装置をパワーダウンモードに遷移させた後、コントローラＬＳＩ自身が低消費電力モードに遷移して、揮発性メモリに格納されるデータが揮発するために、コントローラＬＳＩ自身が低消費電力モードから復帰しても、周辺装置をパワーダウンモードから復帰させることができないという問題の発生を防止することができる。
図１は、実施形態１に係るＬＳＩの構成を表すブロック図である。 図２は、実施形態２に係るコントローラＬＳＩの構成を表すブロック図である。 図３は、実施形態３に係るコントローラＬＳＩの構成を表すブロック図である。 図４は、実施形態３に係るコントローラＬＳＩの動作を表すフローチャートである。 図５は、実施形態４に係るコントローラＬＳＩの構成を表すブロック図である。 図６は、実施形態５に係るコントローラＬＳＩの構成を表すブロック図である。 図７は、実施形態６に係るコントローラＬＳＩの構成を表すブロック図である。 図８は、実施形態６に係るコントローラＬＳＩの動作を表すフローチャートである。
１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
〔１〕＜低消費電力モードからの復帰時にＲＥＳコマンドを送信＞
代表的な実施の形態に係るＬＳＩ（１）は、以下のように構成される。
前記ＬＳＩは、周辺装置（１０）に、接続可能に構成される。前記周辺装置は、パワーダウンコマンド（ＤＰコマンド）によってパワーダウンモード（ＤＰＭ）に遷移し、復帰コマンド（ＲＥＳコマンド）によって前記パワーダウンモードからノーマルモード（Normal Mode）に復帰し、前記パワーダウンモードでは前記復帰コマンド以外のコマンドを受信しても動作状態が前記パワーダウンモードに維持される。
ＣＰＵ（７）と、前記ＣＰＵからアクセス可能な揮発性メモリ（ＲＡＭ）（３）と、前記パワーダウンコマンドと前記復帰コマンドを含むコマンドを前記周辺装置に送信するためのコントロール部（２）を備える。また、前記揮発性メモリに格納されるデータが揮発する低消費電力モードを含む複数の動作モードを備える。前記低消費電力モードから復帰したときに前記コントロール部から前記周辺装置に前記復帰コマンドを送信可能に構成される。
これにより、前記周辺装置をパワーダウンモードに遷移させた後、前記ＬＳＩ自身が低消費電力モードに遷移して、前記揮発性メモリに格納されるデータが揮発するために、前記ＬＳＩ自身が低消費電力モードから復帰しても、前記周辺装置をパワーダウンモードから復帰させることができないという問題の発生を防止することができる。
〔２〕＜ブートシーケンスの冒頭にＲＥＳコマンドを送信＞
項１において、前記ＬＳＩは、ブートシーケンスを実行可能なブートコントローラ（１５）をさらに備える。前記ブートコントローラは前記ブートシーケンスを実行することにより、前記ＣＰＵで実行可能なプログラムを前記周辺装置から前記揮発性メモリに読み込み可能に構成される。前記ブートシーケンスは、前記プログラムの読み込みの前に、前記コントロール部から前記周辺装置に前記復帰コマンドを送信（ステップ３５）可能に構成される。
これにより、前記ＬＳＩ自身が低消費電力モードに遷移して、前記揮発性メモリに格納される、自身のＣＰＵのためのプログラムが揮発するために、前記ＬＳＩ自身が低消費電力モードから復帰しても、前記周辺装置をパワーダウンモードから復帰させることができないという問題の発生を防止することができる。ＣＰＵのためのプログラムは、再度正常に前記揮発性メモリに読み込まれる。
〔３〕＜SPI NOR-flash ROM＞
項２において、前記周辺装置は、ディープパワーダウンモード（ＤＰＭ）を備えるフラッシュメモリ（１０＿１）であり、前記ＬＳＩは、前記コントロール部により前記周辺装置に、前記パワーダウンコマンドと前記復帰コマンドを含む前記コマンドを送信するための、ＳＰＩ通信規格に準拠するシリアル通信端子（２４）を備える。
これにより、前記周辺装置が、ＳＰＩ通信規格に準拠するシリアル通信によってアクセスされる、フラッシュメモリ（SPI NOR-flash ROM）であるときにも、ディープパワーダウンモード（ＤＰＭ）から適切に復帰させることができる。
〔４〕＜ＲＥＳコマンド発行を伴う復帰をサポートするか否かの切替＞
項２において、前記ＬＳＩは、前記ブートシーケンスにおいて、前記プログラムの読み込みの前に、前記コントロール部から前記周辺装置に前記復帰コマンドを送信するか送信せずに前記プログラムの読み込みを実行するかを選択（ステップ３３）可能に構成される。
これにより、前記ＬＳＩが、復帰コマンド（ＲＥＳコマンド）発行を伴う復帰をサポートする必要がない場合に、復帰に要する時間を短縮することができる。
〔５〕＜ＲＥＳコマンドを送信後、所定時間待って通常コマンドを発行＞
項１から項４のうちのいずれか１項において、前記ＬＳＩは、前記低消費電力モードから復帰したときに前記コントロール部から前記周辺装置に前記復帰コマンドを送信した後、所定時間待って（ステップ３６）、復帰コマンド以外の通常コマンドの発行を開始可能に構成される。
これにより、前記周辺装置が、前記パワーダウンモードからの復帰に時間がかかる場合であっても、その時間を待つことができ、前記パワーダウンモードからの復帰後に正常に動作させることができる。例えば、項２または項３記載のフラッシュメモリの場合、正常にブートシーケンスを開始することができる。
〔６〕＜ＲＥＳコマンドを複数回送信後、通常コマンドを発行＞
項１から項４のうちのいずれか１項において、前記ＬＳＩは、前記低消費電力モードから復帰したときに前記コントロール部から前記周辺装置に前記復帰コマンドを複数回送信した後、復帰コマンド以外の通常コマンドの発行を開始可能に構成される。
これにより、前記周辺装置が、前記パワーダウンモードからの復帰に時間がかかる場合であっても、その時間を待つことができ、前記パワーダウンモードからの復帰後に正常に動作させることができる。例えば、項２または項３記載のフラッシュメモリの場合、正常にブートシーケンスを開始することができる。
〔７〕＜復帰時のＲＥＳコマンド発行回数を指定する端子＞
項６において、前記ＬＳＩは、前記低消費電力モードから復帰するときに前記コントロール部から前記周辺装置に送信される前記復帰コマンドの回数を指定可能な、端子（２６）を備える。
これにより、前記周辺装置が、前記パワーダウンモードからの復帰にかかる時間が、その品種や仕様によって異なる場合であっても、適切な時間に調整して適合させることができ、その設定を端子電圧の固定によって実装することができる。
〔８〕＜ＲＥＳコマンドを送信後、外付け周辺装置からの所定の応答を待って、通常コマンドを発行＞
項１から項４のうちのいずれか１項において、前記ＬＳＩは、前記低消費電力モードから復帰したときに前記コントロール部から前記周辺装置に前記復帰コマンドを送信する。その後、前記周辺装置からの所定のデータの読み出しを要求する読み出しコマンドを発行し、前記読み出しコマンドに対する応答が所定の期待値と一致するのを待って、前記復帰コマンド以外の通常コマンドの発行を開始可能に構成される。
これにより、前記周辺装置が、前記パワーダウンモードからの復帰にかかる時間が、その品種や仕様によって異なる場合であっても、復帰までの待ち時間が適切な時間に自動的に調整される。
〔９〕＜SPI NOR-flash ROMに所定のテストパターン＞
項８において、前記周辺装置は、ディープパワーダウンモード（ＤＰＭ）を備えるフラッシュメモリ（１０＿１）であり、前記フラッシュメモリの所定のアドレスには所定のテストパターンデータ（Test Pattern）が格納される。
前記読み出しコマンドは、前記アドレスからのデータの読み出しコマンドであり、前記ＬＳＩは、前記読み出しコマンドに対する応答が前記テストパターンと一致するのを待って、前記復帰コマンド以外の通常コマンドの発行を開始する。
これにより、前記周辺装置が、ディープパワーダウンモードを備えるフラッシュメモリであり、ディープパワーダウンモードからの復帰の時間が品種や仕様によって変わるときに、ディープパワーダウンモードから適切に復帰させることができる。特に、ディープパワーダウンモードからの復帰に要する時間が明らかでない場合や一定しない場合であっても、確実に復帰したことを確認した後に、通常動作を再開することができる。
〔１０〕＜ＲＥＳコマンドのコマンドコードを設定可能＞
項１から項４のうちのいずれか１項において、前記ＬＳＩは、前記復帰コマンドに割り当てられるコマンドコードを変更可能に構成される。
これにより、前記周辺装置の復帰コマンドに割り当てられるコマンドコードが、特定のコードでない場合にも、適宜変更して適合させることができる。例えば、項２または項３記載のフラッシュメモリの場合、ＲＥＳコマンドに現在慣用されているコマンドコードは１６進表現でＡＢであるが、これが変更された場合であっても、適宜変更して適合させることができる。
〔１１〕＜ＲＥＳコマンドのコマンドコードを設定可能なレジスタ＞
項１０において、前記ＬＳＩは、前記コマンドコードを保持可能で、外部から書き換え可能なレジスタ（１８）を備える。
これにより、前記周辺装置の復帰コマンドに割り当てられるコマンドコードが、特定のコードでない場合にも、自由に変更して適合させることができる。例えば、項２または項３記載のフラッシュメモリの場合、ＲＥＳコマンドに現在慣用されているコマンドコードは１６進表現でＡＢであるが、これが変更された場合であっても、自由に変更して適合させることができる。
〔１２〕＜情報処理システム； ＬＰモードからの復帰時にＲＥＳコマンドを送信＞
周辺装置（１０）とＬＳＩ（１）とを含んで構成される情報処理システムであって、以下のように構成される。
周辺装置は、パワーダウンコマンド（ＤＰコマンド）によってパワーダウンモード（ＤＰＭ）に遷移し、復帰コマンド（ＲＥＳコマンド）によって前記パワーダウンモードからノーマルモード（Normal Mode）に復帰し、前記パワーダウンモードでは前記復帰コマンド以外のコマンドを受信しても動作状態が前記パワーダウンモードに維持される。
前記ＬＳＩは、前記周辺装置に接続され、ＣＰＵ（７）と、前記ＣＰＵからアクセス可能な揮発性メモリ（ＲＡＭ）（３）と、前記パワーダウンコマンドと前記復帰コマンドを含むコマンドを前記周辺装置に送信するためのコントロール部（２）を備える。
前記ＬＳＩは、前記揮発性メモリに格納されるデータが揮発する低消費電力モードを含む複数の動作モードを備え、前記低消費電力モードから復帰したときに前記コントロール部から前記周辺装置に前記復帰コマンドを送信可能に構成される。
これにより、前記周辺装置をパワーダウンモードに遷移させた後、前記ＬＳＩが低消費電力モードに遷移して、前記揮発性メモリに格納されるデータが揮発するために、前記ＬＳＩが低消費電力モードから復帰しても、前記周辺装置をパワーダウンモードから復帰させることができないという問題の発生を防止することができる。
〔１３〕＜ブートシーケンスの冒頭にＲＥＳコマンドを送信＞
項１２において、前記周辺装置は前記ＣＰＵで実行されるプログラムを格納する。前記ＬＳＩは、ブートシーケンスを実行可能なブートコントローラ（１５）をさらに備え、前記ブートコントローラは前記ブートシーケンスを実行することにより、前記プログラムを前記周辺装置から前記揮発性メモリに読み込み可能に構成される。前記ブートシーケンスは、前記プログラムの読み込みの前に、前記コントロール部から前記復帰コマンドを前記周辺装置に送信（ステップ３５）可能に構成される。
これにより、前記ＬＳＩが低消費電力モードに遷移して、前記揮発性メモリに格納される、ＬＳＩのＣＰＵのためのプログラムが揮発するために、前記ＬＳＩが低消費電力モードから復帰しても、前記周辺装置をパワーダウンモードから復帰させることができないという問題の発生を防止することができる。ＣＰＵのためのプログラムは、再度正常に前記揮発性メモリに読み込まれる。
〔１４〕＜SPI NOR-flash ROM＞
項１３において、前記周辺装置は、ディープパワーダウンモード（ＤＰＭ）を備えるフラッシュメモリ（１０＿１）であり、前記周辺装置と前記ＬＳＩは、ＳＰＩ通信規格に準拠するシリアル通信路（９）によって互いに接続される。
これにより、前記周辺装置が、ＳＰＩ通信規格に準拠するシリアル通信によってアクセスされる、フラッシュメモリであるときにも、ディープパワーダウンモードから適切に復帰させることができる。
〔１５〕＜SPI NOR-flash ROMに所定のテストパターン＞
項１４において、前記フラッシュメモリの所定のアドレスには所定のテストパターンデータ（Test Pattern）が格納される。
前記ＬＳＩは、前記低消費電力モードから復帰したときに前記コントロール部から前記周辺装置に前記復帰コマンドを送信した後、前記周辺装置からの前記アドレスからのデータの読み出しを要求する読み出しコマンドを発行し、前記読み出しコマンドに対する応答が前記テストパターンと一致するのを待って、前記復帰コマンド以外の通常コマンドの発行を開始可能に構成される。
これにより、前記周辺装置が、前記パワーダウンモードからの復帰にかかる時間が、その品種や仕様によって異なる場合であっても、復帰までの待ち時間が適切な時間に自動的に調整される。特に、前記周辺装置が、ディープパワーダウンモードを備えるフラッシュメモリであり、ディープパワーダウンモードからの復帰の時間が品種や仕様によって変わるときに、ディープパワーダウンモードから適切に復帰させることができる。特に、ディープパワーダウンモードからの復帰に要する時間が明らかでない場合や一定しない場合であっても、確実に復帰したことを確認した後に、通常動作を再開することができる。
〔１６〕＜ＲＥＳコマンドのコマンドコードを設定可能＞
項１２から項１４のうちのいずれか１項において、前記ＬＳＩは、前記復帰コマンドに割り当てられるコマンドコードを変更可能に構成される。
これにより、前記周辺装置の復帰コマンドに割り当てられるコマンドコードが、特定のコードでない場合にも、適宜変更して適合させることができる。例えば、項２または項３記載のフラッシュメモリの場合、ＲＥＳコマンドに慣用されているコマンドコードは１６進表現でＡＢであるが、これが変更された場合であっても、適宜変更して適合させることができる。
〔１７〕＜ＬＳＩを低消費電力モードから復帰させるＭＣＵ＞
項１６において、前記情報処理システムは、ＭＣＵ（２０）をさらに備える。
前記ＬＳＩは、前記コマンドコードを保持可能で、外部から書き換え可能な復帰コマンドコード設定レジスタ（１８）を備える。
前記ＭＣＵは、前記ＬＳＩを前記低消費電力モードから復帰させるための、割り込み信号（Ｉｒｑ； ２２）を供給可能に構成され、前記復帰コマンドコード設定レジスタを書き替え可能に構成される。
これにより、前記ＬＳＩが低消費電力モードにあるときに、同モードから復帰させる制御を行うＭＣＵ（２０）を備え、合せて、前記復帰コマンドに割り当てられるコマンドコードが、特定のコードでない場合にも、自由に変更して適合させることができる。例えば、項２、項３または項１４記載のフラッシュメモリの場合、復帰コマンド（ＲＥＳコマンド）に現在慣用されているコマンドコードは１６進表現でＡＢであるが、これが変更された場合であっても、自由に変更して適合させることができる。
２．実施の形態の詳細
実施の形態について更に詳述する。
〔実施形態１〕＜低消費電力モードからの復帰時にＲＥＳコマンドを送信＞
図１は、実施形態１に係るＬＳＩ１の構成を表すブロック図である。
ＬＳＩ１は、周辺装置１０と接続可能に構成される。特に制限されないが、ＬＳＩ１は、例えば、公知のＣＭＯＳ（Complementary Metal-Oxide-Semiconductor field effect transistor）ＬＳＩの製造技術を用いて、単一シリコン基板上に形成される。周辺装置１０は、パワーダウンモード（ＤＰＭ）とノーマルモード（Normal Mode）の少なくとも２つの動作モードを持ち、受信するパワーダウンコマンド（ＤＰコマンド）と復帰コマンド（ＲＥＳコマンド）によって２つの動作モードの間を遷移する。ノーマルモード（Normal Mode）にあるときにパワーダウンコマンド（ＤＰコマンド）を受信するとパワーダウンモード（ＤＰＭ）に遷移し、パワーダウンモードにあるときに復帰コマンド（ＲＥＳコマンド）を受信するとノーマルモードに復帰する。動作状態がパワーダウンモードにあるときには、復帰コマンド以外のコマンドを受信しても、動作モードはパワーダウンモードに維持される。特に制限されないが、周辺装置１０は、例えば、有限状態遷移機械（FSM: Finite State Machine）を備えた制御論理１１によって、上記動作モードの遷移を制御することができる。
ＬＳＩ１は、ＣＰＵ７と、ＣＰＵ７によってアクセス可能な揮発性メモリ３と、パワーダウンコマンド（ＤＰコマンド）と復帰コマンド（ＲＥＳコマンド）を含むコマンドを周辺装置１０に送信するためのコントロール部２とを備える。また、揮発性メモリ３に格納されるデータが揮発する低消費電力モードを含む複数の動作モードを備える。ＬＳＩ１は、前記低消費電力モードから復帰したときにコントロール部２から周辺装置１０に対して復帰コマンド（ＲＥＳコマンド）を送信する。ＬＳＩ１は、低消費電力モードに遷移する前に、周辺装置１０に対してパワーダウンコマンド（ＤＰコマンド）を送信したか否か、即ち、ＬＳＩ１が低消費電力モードから復帰したときに、周辺装置１０がパワーダウンモード（ＤＰＭ）にあるかノーマルモード（Normal Mode）にあるかに関わらず、復帰コマンド（ＲＥＳコマンド）を送信する。周辺装置１０がパワーダウンモード（ＤＰＭ）にあれば、周辺装置１０をノーマルモード（Normal Mode）に復帰させて通常動作を開始することができ、周辺装置１０をパワーダウンモードから復帰させることができないという問題の発生を防止することができる。一方、周辺装置１０がノーマルモード（Normal Mode）にあって、復帰コマンド（ＲＥＳコマンド）を受信しても、特に動作の異常などの問題は発生しない。
〔実施形態２〕＜SPI NOR-flash ROMのコントローラＬＳＩ＞
周辺装置１０の一例として、例えば、SPI NOR-Flashなどの、ディープパワーダウンモード（ＤＰＭ）を備えるフラッシュメモリ１０＿１に適用した実施形態について説明する。
図２は、実施形態２に係るコントローラＬＳＩの構成を表すブロック図である。
本実施形態２において、周辺装置１０は、ディープパワーダウンモード（ＤＰＭ）を備えるフラッシュメモリ１０＿１であり、ＬＳＩ１はそのコントローラＬＳＩ１である。コントローラＬＳＩ１は、コントロール部としてＳＰＩ制御部２と、揮発性メモリとしてのＲＡＭ３と、ＲＯＭ５と、ＣＰＵ７を備え、互いに内部バス８によって接続されている。コントローラＬＳＩ１は、フラッシュメモリ１０＿１にコマンドを送信するための、ＳＰＩ通信規格に準拠するシリアル通信端子２４を備える。通信配線９は、例えば、クロックとチップセレクトと１ビットまたは４ビットのクロック同期式（３線式）シリアル信号線で構成される。ＲＡＭ３には、ＣＰＵ７で実行されるプログラム４が格納され、ＲＯＭ５には、外部からプログラム４をＲＡＭ３に読み込むための、ブートプログラム６が格納されている。
SPI NOR-Flashなどのフラッシュメモリ１０＿１は、電気的に書き換え可能なＲＯＭマット１３（図には単に「ＲＯＭ」と表示される）と、ＲＯＭマット１３のワード線を駆動するデコーダ１４と、ＲＯＭマット１３から読み出される信号のデータパス１２と、制御論理部（Control logic）１１とを備える。制御論理部（Control logic）１１は、通信配線９とのインターフェース回路を含み、コマンドベースのアクセス要求を解釈して実行する。例えば、アドレスを伴ったリードコマンドが、通信配線９を介してシリアルで入力されたとき、入力されたアドレスをデコーダ１４に送り、ＲＯＭマット１３から読み出されたデータを、データパス１２を介して受信し、シリアルのＳＰＩ通信パケットに乗せて、通信配線９へ送出する。ディープパワーダウンコマンド（ＤＰコマンド）と復帰コマンド（ＲＥＳコマンド）も、同じ通信配線９を介してシリアルで入力される。制御論理部（Control logic）１１は、特に制限されないが、例えば、有限状態遷移機械（FSM）を備え、ディープパワーダウンモード（ＤＰＭ）とノーマルモード（Normal Mode）の間で動作モードが遷移するように構成される。ノーマルモード（Normal Mode）にあるときにディープパワーダウンコマンド（ＤＰコマンド）を受信するとディープパワーダウンモード（ＤＰＭ）に遷移し、ディープパワーダウンモードにあるときに復帰コマンド（ＲＥＳコマンド）を受信するとノーマルモードに復帰する。動作状態がディープパワーダウンモードにあるときには、復帰コマンド（ＲＥＳコマンド）以外のコマンドを受信しても、動作モードはディープパワーダウンモードに維持される。SPI NOR-Flashなどのフラッシュメモリ１０＿１を、ディープパワーダウンモードから復帰させるには、復帰コマンド（ＲＥＳコマンド）が必要である。SPI NOR-Flashなどのフラッシュメモリ１０＿１が仮に、リセット端子や、特許文献１に記載されるＤＰＤ端子を備えていれば、復帰コマンド（ＲＥＳコマンド）ではなく、その端子の制御によって、状態遷移を制御することができるが、SPI NOR-Flashなどでは、小ピン化の傾向の為、ＤＰＤ端子はもちろんリセット端子すら設けていないものが主流となりつつある。
コントローラＬＳＩ１は、電源投入後、またはリセット後、ＲＯＭ５に格納されるブートプログラム６を実行することにより、フラッシュメモリ１０＿１からプログラム４を読み出してＲＡＭ３に転送して格納し、その後、プログラム４を実行する。プログラム４には、フラッシュメモリ１０＿１をディープパワーダウンモード（ＤＰＭ）に遷移させるために、ディープパワーダウンコマンド（ＤＰコマンド）を送信するステップが含まれている。また、プログラム４には、その後フラッシュメモリ１０＿１をディープパワーダウンモード（ＤＰＭ）からノーマルモード（Normal Mode）に復帰させる復帰コマンド（ＲＥＳコマンド）を送信するステップも、含まれている。コントローラＬＳＩ１は、ＣＰＵ７によってプログラム４を実行し続ける限り、自由かつ適切に、フラッシュメモリ１０＿１の動作状態を制御することができる。
しかし、コントローラＬＳＩ１にも低消費電力化が強く求められている。そのため、コントローラＬＳＩ１もＲＡＭ３などへの電源供給を停止する、低消費電力モード（ディープパワーダウンモード）を備える。フラッシュメモリ１０＿１をディープパワーダウンモード（ＤＰＭ）に遷移させた後、復帰コマンド（ＲＥＳコマンド）を送信する前に、コントローラＬＳＩ１自身が、そのような低消費電力モードに遷移すると、ＲＡＭ３に格納されるプログラム４が揮発して消失する。このとき、プログラム４がフラッシュメモリ１０＿１をディープパワーダウンモード（ＤＰＭ）に遷移させた後の状態なのか、フラッシュメモリ１０＿１がノーマルモードにあるのかを表す状態情報も、揮発して消失する。そのため、コントローラＬＳＩ１自身が、低消費電力モードから復帰した時、ブートプログラム６を実行することによって、フラッシュメモリ１０＿１にアクセスして、プログラム４をＲＡＭ３に読み込もうとしても、フラッシュメモリ１０＿１がディープパワーダウンモード（ＤＰＭ）に入っていて、コマンドを受け付けない場合がある。そのような事態は、一種のデッドロック状態となる。
そこで、本実施形態２では、ブートプログラム６において、フラッシュメモリ１０＿１からデータを読み出すリードコマンドを実行するステップより前に、フラッシュメモリ１０＿１がディープパワーダウンモード（ＤＰＭ）にあるかノーマルモード（Normal Mode）にあるかに関わらず、フラッシュメモリ１０＿１に対して復帰コマンド（ＲＥＳコマンド）を送信するステップを含む。フラッシュメモリ１０＿１がディープパワーダウンモード（ＤＰＭ）にあれば、フラッシュメモリ１０＿１をノーマルモード（Normal Mode）に復帰させてプログラム４のＲＡＭ３への読み込み動作を開始することができる。これにより、フラッシュメモリ１０＿１をディープパワーダウンモードから復帰させることができないという問題の発生を防止することができる。一方、フラッシュメモリ１０＿１がノーマルモード（Normal Mode）にあって、復帰コマンド（ＲＥＳコマンド）を受信しても、特に動作の異常などの問題は発生しない。
これにより、前記周辺装置が、ＳＰＩ通信規格に準拠するシリアル通信によってアクセスされる、フラッシュメモリ（SPI NOR-flash ROM）であるときにも、ディープパワーダウンモード（ＤＰＭ）から適切に復帰させることができる。
〔実施形態３〕＜ＲＥＳコマンド発行を伴う復帰をサポート有無の切替＞
図３は、実施形態３に係るコントローラＬＳＩ１の構成を表すブロック図である。図２と比較すると、フラッシュメモリ１０＿１は同じであるが、コントローラＬＳＩ１は、さらにブートコントローラ１５を含んで構成される。ブートコントローラ１５により、コントローラＬＳＩ１は、ブートシーケンスにおいて、プログラム４の読み込みの前に、ＳＰＩ制御部２から復帰コマンド（ＲＥＳコマンド）を送信するか送信せずにプログラム４の読み込みを実行するかを選択可能に構成される。例えば、ＤＰＭサポート有無指定端子２５を備え、端子２５に外部から入力される、ＤＰＭサポートの有無を指定する信号１６によって制御される。図２に既に示した、他の構成要素の構成と作用は実施形態２で説明したのと同様であるので、説明は省略する。
ブートシーケンスについて、詳しく説明する。
図４は、実施形態３に係るコントローラＬＳＩ１の動作の一例を表すフローチャートである。
ＲＯＭ５に格納されているブートプログラム６をＣＰＵ７が実行するブートシーケンスである。パワーオンリセットや、コントローラＬＳＩ１がディープパワーダウンモードのような低消費電力モードからノーマルモードに復帰するときに、プログラム４を外付けフラッシュメモリ１０＿１からＳＰＩ通信路９を介してＲＡＭ３に読み込む。これをＳＰＩ空間ブートと呼ぶ。ＳＰＩ空間ブートを開始する（ステップ３０）と、まず、ＳＰＩ制御部２のモジュールスタンバイを解除し（ステップ３１）、ＳＰＩ制御部２の端子設定を行う（ステップ３２）。コントローラＬＳＩ１では、消費電力低減のため、例えば、使用しない機能モジュールへのクロックの供給を停止し、あるいは電源の供給を停止するなどの手段が採用されている。ＳＰＩ通信を開始するためには、まず、ＳＰＩ制御部２がモジュールスタンバイ状態にあれば、その状態から解除する必要がある。コントローラＬＳＩ１全体が、ディープパワーダウンモードのような低消費電力モードにある場合は、ステップ３１で全体をノーマルモードに復帰させる。次に、ＲＥＳコマンドサポート、即ち、ＤＰＭサポートの有無の判断を行う（ステップ３３）。ＤＰＭサポート有無指定端子２５に、ＤＰＭサポートの有無を指定する信号１６が外部から入力されていれば、その状態を読み込んで判断することができる。ＲＥＳコマンドサポートが必要なければ、そのまま、ＳＰＩ空間の先頭番地へジャンプし（ステップ３８）、プログラム４のＲＡＭ３への読み込みを開始する。一方、ＲＥＳコマンドサポート「あり」が指定されていれば、ＳＰＩ制御部２をＳＰＩ動作モードに設定し（ステップ３４）、復帰コマンド（ＲＥＳコマンド）を発行する（ステップ３５）。外付けのフラッシュメモリ１０＿１の動作モードに関わらず、復帰コマンド（ＲＥＳコマンド）が発行される。ＲＥＳコマンドの発行後、所定時間のウェイトを実行する（ステップ３６）。ウェイトの時間は、接続されるフラッシュメモリ１０＿１がＲＥＳコマンドを受信してから、ノーマルモードに遷移し、通常のＳＰＩコマンドを受信することができる状態になるまでの時間によって、決められる。次に、コントローラＬＳＩ１を、外部アドレス空間リードモードに設定し（ステップ３７）、ＳＰＩ空間の先頭番地へジャンプし（ステップ３８）、プログラム４のＲＡＭ３への読み込みを開始する。
これにより、周辺装置１０が、パワーダウンモードからの復帰に時間がかかる場合であっても、その時間を待つことができ、パワーダウンモードからの復帰後に正常に動作させることができる。例えば、周辺装置１０がフラッシュメモリ１０＿１の場合、コントローラＬＳＩ１は正常にブートシーケンスを開始することができる。また、コントローラＬＳＩ１が、復帰コマンド（ＲＥＳコマンド）発行を伴う復帰をサポートする必要がない場合に、復帰に要する時間を短縮することができる。特に、ＲＥＳコマンドサポートが必要ない場合に、ステップ３６のウェイト時間を無駄に発生させることがない。
〔実施形態４〕＜復帰時のＲＥＳコマンド発行回数を指定＞
図５は、実施形態４に係るコントローラＬＳＩの構成を表すブロック図である。図３と比較すると、フラッシュメモリ１０＿１は同じであるが、コントローラＬＳＩ１は、低消費電力モードから復帰したときに、ＳＰＩ制御部２から復帰コマンド（ＲＥＳコマンド）を複数回送信した後に、復帰コマンド以外の通常コマンドの発行を開始することができるように構成される。図３に示したコントローラＬＳＩ１が、ＤＰＭサポート有無指定端子２５を備え、端子２５に入力されるＤＰＭサポートの有無を指定する信号１６によって制御されるように構成されているのに対し、図５に示すコントローラＬＳＩ１は、ＲＥＳコマンド発行回数指定端子２６を備え、端子２６に入力されるＲＥＳコマンドの発行回数を指定する信号１７によって制御されるように構成される。図３に既に示した、他の構成要素の構成と作用は、実施形態２で説明したのと同様であるので、説明は省略する。
コントローラＬＳＩ１は、図４に示したブートシーケンスにおいて、ステップ３３の判断に代えて、ＲＥＳコマンドの発行回数を指定する信号１７によって指定されるＲＥＳコマンド発行回数を読込み、ＲＥＳコマンドの発行（ステップ３５）を指定された回数だけ繰り返す。ＲＥＳコマンドの発行（ステップ３５）と所定時間のウェイトの実行（ステップ３６）の両方を繰り返すように構成しても良い。ＲＥＳコマンドを繰り返し発行することにより、所定時間のウェイトの実行（ステップ３６）と同様に、フラッシュメモリ１０＿１が、ディープパワーダウンモードからの復帰に時間がかかる場合であっても、その時間を待つことができ、ディープパワーダウンモードからの復帰後に正常に動作させることができ、正常にブートシーケンスを開始することができる。
ＲＥＳコマンド発行回数は、端子２６によって指定する例を示した。これにより、接続されるフラッシュメモリ１０＿１のディープパワーダウンモードからの復帰にかかる時間が、その品種や仕様によって異なる場合であっても、適切な時間に調整して適合させることができ、その設定を端子電圧の固定によって実装することができる。
ＲＥＳコマンド発行回数だけでなく、ステップ３６の所定のウェイト時間は、如何なる方法によって設定されても良い。例えば、コントローラＬＳＩ１にこれらのパラメータを格納するレジスタを備え、外部に別のマイコンなどを接続して、レジスタにパラメータを設定することにより、ＲＥＳコマンド発行回数やステップ３６の所定のウェイト時間を指定しても良い。また、コントローラＬＳＩ１に電気的に書き換え可能な不揮発性メモリを設けて、そこに格納してもよい。あるいはまた、ヒューズによるトリミングでもよい。
〔実施形態５〕＜ＲＥＳコマンドを送信後外付け周辺装置からの所定の応答を待つ＞
実施形態３と実施形態４では、接続されるフラッシュメモリ１０＿１のディープパワーダウンモードからの復帰にかかる時間に、パラメータを指定して適応させる技術を説明した。この場合の問題点は、適応できるパラメータにある程度の範囲がある点である。コントローラＬＳＩ１の設計時点で想定したパラメータの範囲を超えた場合には、適応させることができない。本実施形態５では、この新たな問題に対する解決手段の一例を示す。
図６は、実施形態５に係るコントローラＬＳＩの構成を表すブロック図である。図２、３、５に示した実施形態と同様に、コントローラＬＳＩ１とフラッシュメモリ１０＿１が接続された構成である。コントローラＬＳＩ１は、図３、５に示したコントローラＬＳＩ１とは異なり、ブートコントローラ１５を備えない。ブートコントローラ１５を備えて構成しても良いが、ＤＰＭサポートの有無を指定やＲＥＳコマンドの発行回数の指定は不要である。図２に示したコントローラＬＳＩ１と同様に構成される。一方、フラッシュメモリ１０＿１は、図２、３、５に示した実施形態とは異なり、所定のアドレスには所定のテストパターンデータ（Test Pattern）が格納される。所定のアドレスはＲＯＭマット１３の内部であっても良いし、ＲＯＭマット１３の範囲外のアドレスであってもよい。その他の構成要素の構成と作用は、図２に既に示した実施形態２と同様であるので、説明は省略する。
コントローラＬＳＩ１は、低消費電力モードから復帰したときに、ＳＰＩ制御部２から復帰コマンド（ＲＥＳコマンド）を送信した後、フラッシュメモリ１０＿１からの前記所定のアドレスからのデータの読み出しを要求する読み出しコマンドを繰り返し発行する。その読み出しコマンドに対する応答が所定のテストパターン（Test Pattern）と一致するのを待って、ＲＥＳコマンド以外の通常コマンドの発行を開始する。
これにより、フラッシュメモリ１０＿１がパワーダウンモードからの復帰にかかる時間が、その品種や仕様によって異なる場合であっても、復帰までの待ち時間が適切な時間に自動的に調整される。特に、フラッシュメモリ１０＿１が、ディープパワーダウンモードを備えるフラッシュメモリであり、ディープパワーダウンモードからの復帰の時間が品種や仕様によって変わるときに、ディープパワーダウンモードから適切に復帰させることができる。さらに、ディープパワーダウンモードからの復帰の時間が明らかでない場合や一定しない場合であっても、確実に復帰したことを確認した後に、通常動作を再開することができる。
テストパターン（Test Pattern）は、任意に設定することができる。ただし、ディープパワーダウンモードから復帰していないにも関わらず、偶然に期待するパターンと同一になることがないように、注意して設定する必要がある。
〔実施形態６〕＜ＲＥＳコマンドのコマンドコードを設定するレジスタ＞
SPI NOR-flash ROMでＲＥＳコマンドに現在慣用されているコマンドコードは、１６進表現でＡＢであるが、これは特にオーソライズされたものではなく、単なる業界の慣行であるため、異なるコマンドコードのＲＥＳコマンドを使用する、周辺装置１０が現在も既に存在する可能性が皆無ではなく、また、将来出現する可能性も否定できない。
図７は、実施形態６に係るコントローラＬＳＩ１の構成を表すブロック図である。実施形態６に係るコントローラＬＳＩ１は、復帰（ＲＥＳ）コマンドに割り当てられるコマンドコードを変更可能に構成される。図２と比較すると、フラッシュメモリ１０＿１は同じであるが、コントローラＬＳＩ１は、さらにブートコントローラ１５と割り込み制御部（Interrupt Controller）１９を含み、ＲＯＭ５は省略される。ＲＯＭ５を含んで構成されても良いが、ＲＯＭ５に格納されるブートプログラム６におけるＲＥＳコマンドのコマンドコードは、変更することができるように、構成される。ブートコントローラ１５は、コマンド格納レジスタ１８を含み、コマンド格納レジスタ１８は、外部に接続されるＭＣＵ２０から、ＭＣＵ通信端子２７を使ったＭＣＵ通信配線２１によって、書き込み可能に構成される。ＭＣＵ通信端子２７は、例えば、ＧＰＩＯ（General Purpose Input / Output）端子で構成することができる。外部に接続されるＭＣＵ２０が出力する外部割込み（Ｉｒｑ）信号２２は、外部割込み（Ｉｒｑ）端子２８を介して割り込み制御部１９に入力され、ＣＰＵ７にＣＰＵ割り込み２３として伝搬する。割り込み制御部１９には、図示されない他の要因の割り込みも入力され、割り込み制御部１９に設定されるマスクや優先順位によって調停された結果、ＣＰＵ割り込み２３として出力される。その他の構成要素の構成と作用は、図２に既に示した実施形態２と同様であるので、説明は省略する。
次に、本実施形態６におけるブートシーケンスについて、詳しく説明する。
図８は、実施形態６に係るコントローラＬＳＩ１の動作を表すフローチャートである。外付けされるＭＣＵ２０の動作も合せて示す。（ａ）はブートコマンド発行用マイコン側のシーケンスで、外付けされるＭＣＵ２０の動作である。（ｂ）はコントローラＬＳＩ１の動作シーケンスである。（ａ）に示されるように、ブートコマンド発行用マイコンであるＭＣＵ２０が起動される（ステップ４１）と、外部割込み（Ｉｒｑ）２２により、コントローラＬＳＩ１を低消費電力モードから通常モードに復帰させる（ステップ４２）。コントローラＬＳＩ１全体がディープパワーダウンモードにある場合には、外部割込み（Ｉｒｑ）２２または図示を省略したリセット信号またはＮＭＩ（Non-Maskable Interrupt）によって、通常モードに復帰させることもできる。次に、コントローラＬＳＩ１のブートコントローラ１５内のコマンド格納レジスタ１８に、ＲＥＳコマンドのコマンドコードを書き込む（ステップ４３）。コマンド格納レジスタ１８への書き込みが完了したことを、外部割込み（Ｉｒｑ）２２を発行してコントローラＬＳＩ１に通知して（ステップ４４）、終了する（ステップ４５）。コントローラＬＳＩ１は、（ｂ）に示されるように、ＳＰＩ空間ブートを開始する（ステップ３０）と、まず、ＭＣＵ２０が前記ステップ４２で発行する外部割込み（Ｉｒｑ）２２を待って、コントローラＬＳＩ１全体をディープパワーダウンモードから通常モードに復帰させ（ステップ３１）、ＳＰＩ制御部２の端子設定を行う（ステップ３２）。ＳＰＩ制御部２が部分的にモジュールスタンバイ状態にあるときには、ステップ３１では、ＳＰＩ制御部２のモジュールスタンバイを解除する。次に、ＭＣＵ２０がステップ４３でＲＥＳコマンドのコマンドコードを書き込んだことを通知するためにステップ４４で発行する外部割込み（Ｉｒｑ）２２を待って（ステップ３９）、ブートコントローラ１５内のコマンド格納レジスタ１８に格納されているデータをリードする（ステップ４０）。次に、ＳＰＩ制御部２をＳＰＩ動作モードに設定し（ステップ３４）、読み込んだコマンドコードを使って、復帰コマンド（ＲＥＳコマンド）を発行する（ステップ３５）。ＲＥＳコマンドの発行後、所定時間のウェイトを実行する（ステップ３６）。次に、コントローラＬＳＩ１を、外部アドレス空間リードモードに設定し（ステップ３７）、ＳＰＩ空間の先頭番地へジャンプし（ステップ３８）、プログラム４のＲＡＭ３への読み込みを開始する。
これにより、周辺装置１０の復帰コマンド（ＲＥＳコマンド）に割り当てられるコマンドコードが、特定のコードでない場合にも、適宜変更して適合させることができる。例えば、SPI NOR-flash ROMでＲＥＳコマンドに現在慣用されているコマンドコードは１６進表現でＡＢであるが、これが変更された場合であっても、適宜変更して適合させることができる。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、ＣＰＵ７はプログラムを実行可能なプロセッサであればよく、他のアーキテクチャのプロセッサにも変更することができる。また、コントローラＬＳＩの内部には、他の機能モジュールが含まれていてもよく、ＲＡＭ３、ＲＯＭ５などが複数搭載されていてもよい。
１ コントローラＬＳＩ
２ ＳＰＩ制御部
３ ＲＡＭ
４ ＲＡＭに格納されるプログラム
５ ＲＯＭ
６ ブートプログラム
７ ＣＰＵ
８ 内部バス
９ 通信配線
１０ 周辺装置（SPI NOR-flash ROM）
１１ 制御論理部（Control Logic）
１２ データパス（Data path）
１３ メモリマット
１４ デコーダ（Decoder）
１５ ブートコントローラ（Boot Controller）
１６ ＤＰＭサポートの有無を指定する信号
１７ ＲＥＳコマンドの発行回数を指定する信号
１８ コマンド格納レジスタ
１９ 割り込み制御部（Interrupt Controller）
２０ ＭＣＵ
２１ ＭＣＵ通信配線
２２ 外部割込み（Ｉｒｑ）
２３ ＣＰＵ割り込み
２４ ＳＰＩ通信端子
２５ ＤＰＭサポート有無指定端子
２６ ＲＥＳコマンド発行回数指定端子
２７ ＭＣＵ通信端子
２８ 外部割込み（Ｉｒｑ）端子
３０ ＳＰＩ空間ブートの開始
３１ モジュールスタンバイ解除
３２ ＳＰＩ制御部の端子設定
３３ ＲＥＳコマンドサポートの有無の判断
３４ ＳＰＩ制御部をＳＰＩ動作モードに設定
３５ ＲＥＳコマンド発行
３６ 所定時間のＷａｉｔ
３７ 外部アドレス空間リードモードに設定
３８ ＳＰＩ空間の先頭番地へＪＭＰ
３９ Ｉｒｑピン割り込みの有無を判定
４０ ブートコントローラ内のレジスタ格納レジスタリード
４１ ブートコマンド発行用マイコン起動
４２ Ｉｒｑピンにより、コントローラＬＳＩのＤＰＭ解除
４３ ブートコントローラ内のコマンド格納レジスタにＲＥＳコマンド格納
４４ Ｉｒｑピンで割込み発行
４５ ブートコマンド発行用マイコン終了

Claims (17)

  1. パワーダウンコマンドによってパワーダウンモードに遷移し、復帰コマンドによって前記パワーダウンモードからノーマルモードに復帰し、前記パワーダウンモードでは前記復帰コマンド以外のコマンドを受信しても動作状態が前記パワーダウンモードに維持される、周辺装置に、接続可能なＬＳＩであって、
    ＣＰＵと、前記ＣＰＵからアクセス可能な揮発性メモリと、前記パワーダウンコマンドと前記復帰コマンドを含むコマンドを前記周辺装置に送信するためのコントロール部を備え、
    前記揮発性メモリに格納されるデータが揮発する低消費電力モードを含む複数の動作モードを備え、
    前記低消費電力モードから復帰したときに前記コントロール部から前記周辺装置に前記復帰コマンドを送信可能に構成される、ＬＳＩ。
  2. 請求項１において、前記ＬＳＩは、ブートシーケンスを実行可能なブートコントローラをさらに備え、前記ブートコントローラは前記ブートシーケンスを実行することにより、前記ＣＰＵで実行可能なプログラムを前記周辺装置から前記揮発性メモリに読み込み可能に構成され、
    前記ブートシーケンスは、前記プログラムの読み込みの前に、前記コントロール部から前記周辺装置に前記復帰コマンドを送信可能に構成される、ＬＳＩ。
  3. 請求項２において、前記周辺装置は、ディープパワーダウンモードを備えるフラッシュメモリであり、前記ＬＳＩは、前記コントロール部により前記周辺装置に、前記パワーダウンコマンドと前記復帰コマンドを含む前記コマンドを送信するための、ＳＰＩ通信規格に準拠するシリアル通信端子を備える、ＬＳＩ。
  4. 請求項２において、前記ＬＳＩは、前記ブートシーケンスにおいて、前記プログラムの読み込みの前に、前記コントロール部から前記周辺装置に前記復帰コマンドを送信するか送信せずに前記プログラムの読み込みを実行するかを選択可能に構成される、ＬＳＩ。
  5. 請求項１において、前記ＬＳＩは、前記低消費電力モードから復帰したときに前記コントロール部から前記周辺装置に前記復帰コマンドを送信した後、所定時間待って、復帰コマンド以外の通常コマンドの発行を開始可能に構成される、ＬＳＩ。
  6. 請求項１において、前記ＬＳＩは、前記低消費電力モードから復帰したときに前記コントロール部から前記周辺装置に前記復帰コマンドを複数回送信した後、復帰コマンド以外の通常コマンドの発行を開始可能に構成される、ＬＳＩ。
  7. 請求項６において、前記低消費電力モードから復帰するときに前記コントロール部から送信される前記復帰コマンドの回数を指定可能な、端子を備える、ＬＳＩ。
  8. 請求項１において、前記ＬＳＩは、前記低消費電力モードから復帰したときに前記コントロール部から前記周辺装置に前記復帰コマンドを送信した後、前記周辺装置からの所定のデータの読み出しを要求する読み出しコマンドを発行し、前記読み出しコマンドに対する応答が所定の期待値と一致するのを待って、前記復帰コマンド以外の通常コマンドの発行を開始可能に構成される、ＬＳＩ。
  9. 請求項８において、前記周辺装置は、ディープパワーダウンモードを備えるフラッシュメモリであり、
    前記フラッシュメモリの所定のアドレスには所定のテストパターンデータが格納され、
    前記読み出しコマンドは、前記アドレスからのデータの読み出しコマンドであり、前記ＬＳＩは、前記読み出しコマンドに対する応答が前記テストパターンと一致するのを待って、前記復帰コマンド以外の通常コマンドの発行を開始可能に構成される、ＬＳＩ。
  10. 請求項１において、前記ＬＳＩは、前記復帰コマンドに割り当てられるコマンドコードを変更可能に構成される、ＬＳＩ。
  11. 請求項１０において、前記ＬＳＩは、前記コマンドコードを保持可能で、外部から書き換え可能なレジスタを備える、ＬＳＩ。
  12. パワーダウンコマンドによってパワーダウンモードに遷移し、復帰コマンドによって前記パワーダウンモードからノーマルモードに復帰し、前記パワーダウンモードでは前記復帰コマンド以外のコマンドを受信しても動作状態が前記パワーダウンモードに維持される、周辺装置と、
    前記周辺装置に接続され、ＣＰＵと、前記ＣＰＵからアクセス可能な揮発性メモリと、前記パワーダウンコマンドと前記復帰コマンドを含むコマンドを前記周辺装置に送信するためのコントロール部を備えるＬＳＩとを含んで構成され、
    前記ＬＳＩは、前記揮発性メモリに格納されるデータが揮発する低消費電力モードを含む複数の動作モードを備え、前記低消費電力モードから復帰したときに前記コントロール部から前記周辺装置に前記復帰コマンドを送信可能に構成される、情報処理システム。
  13. 請求項１２において、前記周辺装置は前記ＣＰＵで実行されるプログラムを格納し、
    前記ＬＳＩは、ブートシーケンスを実行可能なブートコントローラをさらに備え、前記ブートコントローラは前記ブートシーケンスを実行することにより、前記プログラムを前記周辺装置から前記揮発性メモリに読み込み可能に構成され、
    前記ブートシーケンスは、前記プログラムの読み込みの前に、前記コントロール部から前記周辺装置に前記復帰コマンドを送信可能に構成される、情報処理システム。
  14. 請求項１３において、前記周辺装置は、ディープパワーダウンモードを備えるフラッシュメモリであり、前記周辺装置と前記ＬＳＩは、ＳＰＩ通信規格に準拠するシリアル通信路によって互いに接続される、情報処理システム。
  15. 請求項１４において、前記フラッシュメモリの所定のアドレスには所定のテストパターンデータが格納され、
    前記ＬＳＩは、前記低消費電力モードから復帰したときに前記コントロール部から前記周辺装置に前記復帰コマンドを送信した後、前記周辺装置からの前記アドレスからのデータの読み出しを要求する読み出しコマンドを発行し、前記読み出しコマンドに対する応答が前記テストパターンと一致するのを待って、前記復帰コマンド以外の通常コマンドの発行を開始可能に構成される、情報処理システム。
  16. 請求項１２において、前記ＬＳＩは、前記復帰コマンドに割り当てられるコマンドコードを変更可能に構成される、情報処理システム。
  17. 請求項１６において、前記情報処理システムは、ＭＣＵをさらに備え、
    前記ＬＳＩは、前記コマンドコードを保持可能で、外部から書き換え可能な復帰コマンドコード設定レジスタを備え、
    前記ＭＣＵは、前記ＬＳＩを前記低消費電力モードから復帰させるための、割り込み信号を供給可能に構成され、前記復帰コマンドコード設定レジスタを書き替え可能に構成される、情報処理システム。
JP2013034362A 2013-02-25 2013-02-25 Ｌｓｉおよび情報処理システム Active JP6047033B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2013034362A JP6047033B2 (ja) 2013-02-25 2013-02-25 Ｌｓｉおよび情報処理システム
CN201410061233.2A CN104008074B (zh) 2013-02-25 2014-02-24 大规模集成电路和信息处理系统
US14/188,332 US9575545B2 (en) 2013-02-25 2014-02-24 LSI and information processing system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013034362A JP6047033B2 (ja) 2013-02-25 2013-02-25 Ｌｓｉおよび情報処理システム

Publications (2)

Publication Number Publication Date
JP2014164471A true JP2014164471A (ja) 2014-09-08
JP6047033B2 JP6047033B2 (ja) 2016-12-21

Family

ID=51368734

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013034362A Active JP6047033B2 (ja) 2013-02-25 2013-02-25 Ｌｓｉおよび情報処理システム

Country Status (3)

Country Link
US (1) US9575545B2 (ja)
JP (1) JP6047033B2 (ja)
CN (1) CN104008074B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10289482B2 (en) 2015-08-28 2019-05-14 Toshiba Memory Corporation Memory device that updates parameters transmitted to a host based on operational settings

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016204851A1 (en) * 2015-06-19 2016-12-22 Adesto Technologies Corporation Ultra-deep power down mode control in a memory device
US10521154B2 (en) 2015-08-21 2019-12-31 Adesto Technologies Corporation Automatic switch to single SPI mode when entering UDPD
US9922684B2 (en) * 2016-02-11 2018-03-20 Adesto Technologies Corporation Memory device ultra-deep power-down mode exit control

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002244916A (ja) * 2001-02-19 2002-08-30 Oki Electric Ind Co Ltd マイクロコントローラ
JP2004070854A (ja) * 2002-08-09 2004-03-04 Renesas Technology Corp データプロセッサ
JP2004118407A (ja) * 2002-09-25 2004-04-15 Renesas Technology Corp 不揮発性半導体記憶装置
JP2006127466A (ja) * 2004-09-29 2006-05-18 Denso Corp マイクロコンピュータ
JP2009545783A (ja) * 2006-07-31 2009-12-24 株式会社東芝 不揮発性メモリシステム、及びそのデータ読み出し／書き込み制御方法
JP2012221442A (ja) * 2011-04-14 2012-11-12 Seiko Epson Corp 回路、電子機器、及び画像処理装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5784611A (en) * 1994-12-19 1998-07-21 Seagate Technology, Inc. Device and process for in-system programming electrically erasable and programmable non-volatile memory
JP3664926B2 (ja) * 1999-11-17 2005-06-29 株式会社リコー 画像処理装置
JP2006004108A (ja) * 2004-06-16 2006-01-05 Oki Electric Ind Co Ltd 半導体集積回路とその省電力制御方法
JP4516483B2 (ja) * 2005-06-07 2010-08-04 富士通セミコンダクター株式会社 半導体記憶装置及び情報処理システム
US7971081B2 (en) * 2007-12-28 2011-06-28 Intel Corporation System and method for fast platform hibernate and resume
CN101515194B (zh) * 2008-02-21 2011-11-09 鸿富锦精密工业（深圳）有限公司 计算机工作状态转换方法
JP2010055419A (ja) 2008-08-28 2010-03-11 Nec Corp メモリ制御回路およびそのメモリ制御回路を搭載した電子機器
US20110185208A1 (en) * 2010-01-28 2011-07-28 Apple Inc. Memory power reduction in a sleep state
US9037890B2 (en) * 2012-07-26 2015-05-19 Artemis Acquisition Llc Ultra-deep power-down mode for memory devices

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002244916A (ja) * 2001-02-19 2002-08-30 Oki Electric Ind Co Ltd マイクロコントローラ
JP2004070854A (ja) * 2002-08-09 2004-03-04 Renesas Technology Corp データプロセッサ
JP2004118407A (ja) * 2002-09-25 2004-04-15 Renesas Technology Corp 不揮発性半導体記憶装置
JP2006127466A (ja) * 2004-09-29 2006-05-18 Denso Corp マイクロコンピュータ
JP2009545783A (ja) * 2006-07-31 2009-12-24 株式会社東芝 不揮発性メモリシステム、及びそのデータ読み出し／書き込み制御方法
JP2012221442A (ja) * 2011-04-14 2012-11-12 Seiko Epson Corp 回路、電子機器、及び画像処理装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10289482B2 (en) 2015-08-28 2019-05-14 Toshiba Memory Corporation Memory device that updates parameters transmitted to a host based on operational settings

Also Published As

Publication number Publication date
US9575545B2 (en) 2017-02-21
US20140245048A1 (en) 2014-08-28
JP6047033B2 (ja) 2016-12-21
CN104008074A (zh) 2014-08-27
CN104008074B (zh) 2018-01-05

Similar Documents

Publication Publication Date Title
JP4724461B2 (ja) システムｌｓｉ
JP5610566B2 (ja) 半導体装置及びデータ処理システム
JP2007206885A (ja) コンピュータシステム及びシステム起動方法
JP6047033B2 (ja) Ｌｓｉおよび情報処理システム
KR20160094853A (ko) 제어 장치, 제어 장치의 제어 방법 및 기억 매체
US7219248B2 (en) Semiconductor integrated circuit operable to control power supply voltage
KR20170103727A (ko) 데이터 프로세서 및 데이터 처리 시스템
JP2006079345A (ja) マイクロコンピュータ
JP5622429B2 (ja) マイクロコンピュータ
JP5636276B2 (ja) 半導体装置
JP2003044303A (ja) コンピュータ装置
US20030200470A1 (en) Microcontroller
JP6245056B2 (ja) 情報処理装置、電源制御プログラム及びｕｓｂ機器
JP2009301339A (ja) バス制御装置
JP6396352B2 (ja) 半導体装置
JP2011008346A (ja) 半導体集積回路
JPH1097357A (ja) データプロセッサ及びデータ処理システム
JP2010066843A (ja) 制御装置
JP2004280789A (ja) 半導体集積回路装置およびマイクロコンピュータ開発支援装置
JP2005141522A (ja) データ処理装置
WO2012157087A1 (ja) 計算機、メモリ動作電圧設定方法
JP2006155303A (ja) 制御装置
JP2003296296A (ja) マイクロコントローラ
JP2011175503A (ja) 数値制御装置の初期化方法及び数値制御装置
JP2019046531A (ja) シリアルフラッシュメモリのリセット制御装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150826

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160622

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160728

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160912

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161110

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161118

R150 Certificate of patent or registration of utility model

Ref document number: 6047033

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150