KR20160094853A - 제어 장치, 제어 장치의 제어 방법 및 기억 매체 - Google Patents

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Abstract

절전 모드를 갖는 장치를 제어하기 위한 제어 장치는 처리 유닛, 처리 유닛의 리셋을 제어하도록 구성되는 리셋 제어 유닛, 처리 유닛으로의 전력 공급을 제어하도록 구성되는 전력 제어 유닛, 리셋 제어 유닛이 처리 유닛의 리셋을 실행하게 하는 리셋 지시 및 전력 제어 유닛이 처리 유닛으로의 전력 공급을 정지하게 하는 전력 제어 지시를 저장하도록 구성되는 메모리, 및 메모리의 리프레시 동작을 실행하도록 구성되는 메모리 제어 유닛을 포함하고, 처리 유닛은, 처리 유닛이 메모리로부터 리셋 지시 및 전력 제어 지시를 취득할 때까지 메모리 제어 유닛이 리프레시 동작을 실행하는 것을 제한하는 처리를 실행한 이후, 메모리로부터 리셋 지시 및 전력 제어 지시를 취득한다.

Description

제어 장치, 제어 장치의 제어 방법 및 기억 매체{CONTROL APPARATUS, CONTROL METHOD OF CONTROL APPARATUS, AND STORAGE MEDIUM}
본 발명은 절전 모드를 갖는 장치의 제어 장치에 관한 것이다.
최근 에너지 절약에 대한 관심이 증가하는 배경에 대하여, 전자 기기의 절전에 관한 법령이 제정되어 왔다. 예를 들어, 복사기 및 프린터 등의 화상 처리 장치에 대해, 국제 에너지 스타 프로그램(International Energy Star Program)(화상 기기 표준), ErP(Energy related Products) 규제(Lot6/Lot26) 등이 적용된다. ErP 규제(Lot26)에서는, 전자 기기가 전자 기기에 대한 원격 액세스에 의해 유발되어 복귀할 수 있는 네트워크 대기 상태시의 소비 전력이 규제된다. 네트워크 대기 상태에서의 소비 전력을 저감하기 위해, CPU로의 전력 공급을 정지하는 것이 고려된다.
CPU에 대한 전력 공급이 정지되어 전원 차단 상태로 되는 경우, 리셋 제어를 실행한 이후 전원 차단 제어를 실행하는 것이 필요하다. 여기서, 리셋 제어는 CPU가 리셋 제어 모듈에의 기록(write) 액세스를 실행함으로써, CPU의 프로그램 카운터 등의 레지스터를 초기 상태(이하, 리셋 상태로 지칭됨)가 되도록 하는 것을 의미한다. 또한, 전원 차단 제어는 CPU가 전원 제어 모듈에의 기록 액세스를 실행함으로써, CPU를 전원 차단 상태가 되도록 하는 것을 의미한다. CPU가 전원 차단 상태로 되는 경우, CPU에 의해 실행되는 소프트웨어가 전개되는 메인 메모리 또한 전원 차단 상태로 된다. 이로 인해, CPU가 리셋 상태가 되도록 하지 않고서 전원 차단 제어가 실행되는 경우, CPU는 전원이 온 상태로 된 이후 CPU에 의해 실행되는 소프트웨어가 전개되지 않은 상태에서 그 동작을 개시하고, 따라서 결과로서 CPU는 이상 동작을 할 수 있다. 한편, 리셋 제어를 실행한 직후 CPU가 리셋 상태가 되는 경우, 그 이후로 CPU는 레지스터 액세스를 실행할 수 없고, 따라서 전원 차단 제어를 더 이상 실행할 수 없다.
이상으로부터, CPU에 의해 실행되는 리셋 제어 및 전원 차단 제어의 명령의 실행 타이밍에 관해 엄격한 제약이 부과된다.
명령 실행의 타이밍에 관한 엄격한 제약을 만족함으로써 리셋 제어 및 전원 차단 제어를 실현하기 위해, CPU는 프로그램을 저장하는 더블-데이터-레이트(Double-Data-Rate) SDRAM(이하, DDR 메모리로 지칭됨) 등의 휘발성 메모리로부터 연속해서 리셋 제어를 실행하기 위한 지시 및 전원 차단 제어를 행하기 위한 지시를 인출(fetch)(취득)할 필요가 있다. 또한, DDR 메모리 등은 휘발성 메모리이고, 따라서 일정 기간 동안 메모리에 자극을 부여하지 않는 경우 데이터 내용이 소멸될 가능성이 있다. 데이터의 소멸을 회피하기 위해, DDR 메모리 등의 휘발성 메모리를 제어하도록 구성된 메모리 컨트롤러는 DDR 메모리에 대하여 정기적으로 데이터를 리프레시(전하를 보충)하는 지시를 제공하는 메커니즘을 포함한다(일본 특허 공개 제2012-133454호 참조).
상술된 네트워크 대기 상태(= 절전 상태)로의 이행을 행하기 위해 CPU가 휘발성 메모리로부터 리셋 제어를 실행하기 위한 지시 및 전원 차단 제어를 실행하기 위한 지시를 인출할 때에 휘발성의 메모리가 리프레시 동작을 실행하는 경우, 상술된 2개의 지시를 연속해서 인출할 수 없다.
따라서, 본 발명의 목적은 메모리로부터 리셋 제어 및 전원 차단 제어의 지시가 인출되는 경우, 정보의 소멸을 회피하기 위해 리프레시 동작을 실행하는 메모리가 명령이 인출되는 타이밍에서 리프레시 동작을 실행하는 것을 방지하기 위한 것이다.
본 발명에 따르는 제어 장치는, 절전 모드를 갖는 장치를 제어하기 위한 제어 장치이며, 처리 유닛, 처리 유닛의 리셋을 제어하도록 구성되는 리셋 제어 유닛, 처리 유닛으로의 전력 공급을 제어하도록 구성되는 전력 제어 유닛, 리셋 제어 유닛이 처리 유닛의 리셋을 실행하게 하는 리셋 지시 및 전력 제어 유닛이 처리 유닛에 대한 전력 공급을 정지하게 하는 전력 제어 지시를 저장하도록 구성되는 메모리, 및 메모리의 리프레시 동작을 실행하도록 구성되는 메모리 제어 유닛을 포함하고, 처리 유닛은 처리 유닛이 메모리로부터 리셋 지시 및 전력 제어 지시를 인출할 때까지 메모리 제어 유닛이 리프레시 동작을 실행하는 것을 제한하는 처리를 실행한 이후 메모리로부터 리셋 지시 및 전력 제어 지시를 인출한다.
본 발명의 추가 특징은 (첨부 도면을 참조하여) 예시적인 실시예의 이하의 설명으로부터 명백해질 것이다.
도 1은 화상 처리 장치의 구성의 예를 도시하는 블록도이다.
도 2는 메인 컨트롤러 상의 메인 CPU에 의해 실행되는 시퀀스의 흐름도이다.
도 3은 서브 컨트롤러 상의 서브 CPU에 의해 실행되는 시퀀스의 흐름도이다.
도 4는 서브 컨트롤러에서의 내부 처리의 타이밍 차트이다.
도 5는 서브 CPU로부터의 레지스터 액세스를 발행하는 처리가 서브 CPU로의 전력 공급이 정지되는 타이밍에 의해 실행될 수 없는 경우의 내부 처리의 타이밍 차트이다.
도 6은 서브 컨트롤러의 USB-D 제어 유닛 및 전력 제어 유닛에서의, 그리고 메인 컨트롤러의 CPLD에서의 하드웨어 면에서 동작의 흐름을 나타내는 흐름도이다.
도 7은 메인 컨트롤러의 메인 CPU에 의해 처리되는 소프트웨어 시퀀스를 나타내는 흐름도이다.
이후, 첨부 도면을 참조하여, 본 발명은 바람직한 실시예에 따라서 상세히 설명된다. 다음의 실시예에 도시된 구성은 단지 예시적인 것이며 본 발명은 개략적으로 도시된 구성으로 한정되지 않는다.
[제1 실시예]
도 1은 본 실시예에 따르는 화상 처리 장치(100)의 구성의 예를 도시하는 블럭도이다.
화상 처리 장치(100)는 전체 시스템을 제어하도록 구성된 메인 컨트롤러(110), 및 주로 프린터 및 스캐너가 접속되는 서브 컨트롤러(120)로 분할된다. 본 발명에서, 서브 컨트롤러(120)에서의 제어가 중요하지만, 본 발명의 전체적인 시퀀스를 설명하는 점으로 인해, 메인 컨트롤러(110)와 서브 컨트롤러(120) 사이의 관계 또한 설명된다.
메인 컨트롤러(110)는 화상 처리 장치(100) 전체를 제어하는 메인 CPU(111)를 내부에 포함한다. 화상 처리 장치(100)를 제어하는 프로그램은 HDD 등의 외부 저장 디바이스(113)에 저장되고, 프로그램은 시스템 동작 시 메인 메모리(112)에 전개되고, 메인 CPU(111)는 프로그램을 실행하여 시스템 전체를 제어한다. 메인 컨트롤러 버스(116)는 메인 컨트롤러(110) 내부의 각각의 블록을 연결하고, 프로그램 및 데이터는 버스 상에서 이동하고, 이에 의해 시스템 내부에서의 통신이 가능하게 된다. 메인 컨트롤러(110)는 PCIe 루트 콤플렉스(Root Complex)(114)를 갖고 PCIe(160)를 개재해서 서브 컨트롤러(120)와 연결되고 PCIe의 슬레이브 디바이스로서 서브 컨트롤러(120)를 사용하여 상호 통신을 실행한다. 메인 CPU(111)는 필요에 따라서 PCIe 공간으로 맵핑되는 서브 컨트롤러(120) 내부의 블록을 직접 동작시킬 수 있다. 복합 프로그램 가능 논리 소자(Complex Programmable Logic Device)(이하, CPLD)(115)는 화상 처리 장치(100) 내부에서 발생하는 다양한 신호를 검지하고 CPLD(115) 내부에 속하는 펌웨어에서 발생하는 신호에 기초한 제어를 실행한다. 그리고, 본 실시예에서 CPLD(115)는 신호 선(180)을 개재해서 후술되는 전력 제어 유닛(123)과 연결되고, 전력 제어 유닛(123)에 의해 발생되는 신호를 검지하도록 구성된다. 메인 컨트롤러(110) 내부에는, 상기 외에 복수의 다른 기능 유닛이 존재하지만, 본 발명의 설명에 관계없는 유닛의 설명은 생략된다.
서브 컨트롤러(120)는 연산 유닛으로서 서브 CPU(121), DDR 메모리 제어 유닛(131), 스캐너 제어 유닛(141), 프린터 제어 유닛(151), 전력 제어 유닛(123), 리셋 제어 유닛(124), PCIe제어 유닛(125), USB 디바이스 제어 유닛(이하, USB-D 제어 유닛)(126)을 포함한다. 서브 CPU(121)는 DDR 메모리(130)의 프로그램 코드를 인출(취득)하고 각각의 모듈을 제어한다. 서브 CPU(121)는 처리 고속화를 위한 명령 캐시(122) 및 데이터 캐시(미도시)를 내부에 포함한다. 명령 캐시(122)는 서브 CPU(121)에 의해 DDR 메모리(130)로부터 인출된 프로그램 코드가 일시적으로 저장되는 부분이다. DDR 메모리 제어 유닛(131)은 서브 컨트롤러(120) 외부에 설치된 DDR 메모리로의 액세스를 제어한다. 휘발성 메모리인 DDR 메모리(130)에 유지되는 데이터의 소멸을 회피하기 위한 정기적인 리프레시 명령의 발행은 DDR 메모리 제어 유닛(131)에 의해 실행된다. 서브 컨트롤러 버스(127)는 서브 컨트롤러(120) 내의 각각의 블록 사이의 통신을 성립하기 위한 버스이다. PCIe 제어 유닛(125)은 PCIe(160)를 개재하여 외부 디바이스와 데이터 통신을 실행한다. 예를 들어, 서브 컨트롤러(120)는 PCIe 엔드포인트(EndPoint)로서 PCIe(160)를 개재해서 PCIe 루트 콤플렉스(114)에 연결된다. PCIe 제어 유닛(125) 및 DDR 메모리 제어 유닛(131)의 초기화 이후, 메인 CPU(111)는 서브 컨트롤러(120)의 부트 프로그램을 DDR 메모리(130)에 전송하고, 서브 CPU(121)의 리셋을 해제하고, 부트 프로그램을 실행시킨다. 이 방식으로, 서브 컨트롤러(120)의 부트가 실행된다. USB-D 제어 유닛(126)은 USB I/F(170)를 개재하여 외부의 USB 호스트 디바이스와 데이터 통신을 실행한다. 예를 들어, 서브 컨트롤러(120)는 USB 디바이스로서 USB I/F(170)를 개재하여 도시되지 않은 USB 호스트(Host)(PC 등)와 연결되고, 수신된 데이터를 DDR 메모리(130)에 저장하고, 내부에서 데이터 처리를 실행한다. USB-D 제어 유닛(126)은 메인 CPU(111) 및 서브 CPU(121)로부터의 지시에 응답하여, USB 디바이스의 대기 상태(이하, USB-D 대기 상태)로 이행한다. USB-D 대기 상태에서, USB I/F(170)로부터 미리 정해진 패킷의 수신 시, USB-D 제어 유닛(126)은 미리 정해진 패킷에 대한 응답 패킷을 USB I/F(170)를 개재하여 외부 디바이스로 전송한다. 동시에, USB-D 제어 유닛(126)은 전력 제어 유닛(123)을 개재하여 대기 상태 해제 신호를 CPLD(115)에 통지한다. 통지를 수신한 CPLD(115)는 메인 컨트롤러(110)에 대해 대기 상태 해제 처리를 실행함과 함께, 서브 컨트롤러(120)에 대해서도 대기 상태 해제 처리를 실행한다. 리셋 제어 유닛(124)은 서브 CPU(121)로부터의 지시에 응답하여, DDR 메모리 제어 유닛(131), 서브 CPU(121), PCIe 제어 유닛(125), 및 USB-D 제어 유닛(126)의 리셋 제어를 실행한다. 스캐너 제어 유닛(141)은 서브 CPU(121)로부터의 요구에 응답하여 스캐너(140)로부터의 데이터 수신 제어를 실행한다. 프린터 제어 유닛(151)은 서브 CPU(121)로부터의 요구에 응답하여 프린터(150)로의 데이터 전송 제어를 실행한다.
도 2 및 도 3은 본 발명의 특징인, 절전 모드로서 USB 대기 모드로의 이행 처리 시퀀스를 도시하는 흐름도이다. 도 2는 메인 컨트롤러(110) 상의 메인 CPU(111)에 의해 실행되는 시퀀스의 흐름도이고 도 3은 서브 컨트롤러(120) 상의 서브 CPU(121)에 의해 실행되는 시퀀스의 흐름도이다.
먼저, 메인 컨트롤러(110)에서의 시퀀스가 설명된다.
단계(201)에서, 메인 CPU(111)는 화상 처리 장치(100)가 USB 대기 모드로의 이행이 가능한지 여부를 판정한다. 구체적으로, 예를 들어, 이하의 조건이 만족되는지 여부가 판정된다.
· 일정 기간 동안 USB 디바이스를 통한 외부 작업(external JOB)의 요구가 없음
· 일정 기간 동안 이더넷(Ethernet)(등록 상표)을 통한 외부 작업의 요구가 없음
·미리 설정된 절전 모드(USB 대기 모드)로의 이행 시간에 도달함
상술된 절전 모드로의 이행 시간에 대해, 예를 들어 수 분 내지 수 시간의 범위에서 사용자에 의해 임의의 시간이 설정된다.
판정 결과가 USB 대기 모드로 이행하는 상술된 미리 정해진 조건이 만족되는 것으로 나타나는 경우, 처리는 단계(202)로 진행한다. 한편, 상술된 미리 정해진 조건이 만족되지 않는 경우, 모니터링이 계속되고 판정은 정기적으로 반복된다.
단계(202)에서, 메인 CPU(111)는 USB-D 제어 유닛(126)에 대해 대기시의 설정을 실행한다. 구체적으로, USB-D 제어 유닛(126)의 레지스터 설정이 변경되고 USB 대기 모드 도중 외부 USB 호스트 디바이스로부터 패킷이 수신되는 경우, NAK 응답을 변경하는 설정이 실행된다. 동시에, 전력 제어 유닛(123)을 개재하여 CPLD(115)에 외부 USB 호스트 디바이스로부터의 패킷의 수신을 통지하는 신호를 발행하는 설정이 실행된다.
단계(203)에서, 메인 CPU(111)는 PCIe 루트 콤플렉스(114)를 개재하여 서브 컨트롤러(120)의 PCIe 제어 유닛(125)에 대해, 절전 상태를 의미하는 D3 상태 이행 처리를 실행한다.
단계(204)에서, 메인 CPU(111)는 메인 컨트롤러(110)에서 동작하는 운영 시스템의 슬립(Sleep) 모드 이행 처리를 실행한다. 구체적으로, 파일 시스템을 사용하는 시스템 등에서, 메인 CPU(111)는 파일 싱크 동작(File Sync operation) 또는 각각의 레지스터의 서스펜드(Suspend) 처리를 실행한다.
이상에 의해, 메인 컨트롤러(110) 상의 USB 대기 모드 이행 처리가 완료된다.
계속해서, 서브 컨트롤러(120)에서의 시퀀스가 설명된다. 여기서, 명령 캐시(122)에서의 캐시 미스가 발생하거나 DDR 메모리(130)에서 프로그램 인출시 리프레시가 동작 중인 경우 액세스 페널티를 고려할 필요가 있다. 본 실시예에서는, 휘발성 메모리의 리프레시 간격(리프레시 동작이 실행되고 나서 리프레시 동작이 다시 실행될 때까지 시간 간격)을 재설정함으로써, 상술된 액세스 페널티 문제가 현재화되는 것이 방지된다. 이하, 상세한 설명이 제공된다.
단계(301)에서, 서브 CPU(121)는 메인 컨트롤러(110)로부터 USB 대기 모드로의 이행 지시의 유무를 판정한다. 이행 지시는 메인 컨트롤러(110)가 상술된 D3 상태 이행 처리(단계(203))를 실행한 이후 발생한다. 메인 컨트롤러(110)로부터 이행 지시가 존재하는 것으로 판정 결과가 나타나는 경우, 처리는 단계(302)로 진행한다. 한편, 이행 지시가 없는 경우, 모니터링이 계속되고 판정이 정기적으로 실행된다.
단계(302)에서, 서브 CPU(121)는 USB 대기 모드 이행 전처리를 실행한다. 구체적으로, 서브 CPU(121)는 서브 컨트롤러(120) 상에 존재하는 레지스터를 USB 대기 모드를 위한 것으로 설정한다. 설정 내용의 상세는 본 발명의 특징과 관계가 없으므로, 설명은 생략된다.
단계(303)에서, 서브 CPU(121)는 DDR 메모리(130)의 리프레시 간격을 리셋한다. 구체적으로, DDR 메모리 제어 유닛(131)의 레지스터 동작에 의해, 리프레시 간격은 예를 들어 7.8㎲로 재설정된다. 리프레시 간격을 리셋함으로써, DDR 메모리 제어 유닛(131)은 DDR 메모리(130)를 리프레시 동작 상태로 이행시킨다. 즉, 리프레시가 이행 직전에 완료된 경우에도, 리프레시 간격이 재설정되는 타이밍에서 DDR 메모리(130)에 대한 리프레시 동작이 다시 실행된다. 이로 인해, 리셋 제어 명령 및 전원 차단 제어 명령 모두에서 액세스 대기 시간을 최소화하게 된다.
단계(304)에서, 서브 CPU(121)는 DDR 메모리(130)의 리프레시가 완료되었는지 여부를 판정한다. 판정 방법으로서, 예를 들어 리프레시 동작에 대해 예상되는 미리 정해진 시간(예를 들어, 5 내지 10ns)이 경과할 때까지 대기할 수 있고, 또는, DDR 메모리(130)의 리프레시 완료를 검출하는 기능을 갖는 DDR 메모리 제어 유닛(131)의 경우, 리프레시의 완료를 검지함으로써 리프레시가 완료된 것을 판정할 수도 있다.
단계(305)에서, 서브 CPU(121)는 전력 제어 유닛(123)에 미리 정해진 모듈의 전원 차단을 지시한다. 구체적으로, 전력 제어 유닛(123)의 레지스터의 동작에 의해, 전원 정지 처리가 서브 컨트롤러(120) 상의 USB-D 제어 유닛(126), 전력 제어 유닛(123), 및 리셋 제어 유닛(124) 이외의 각각의 모듈에 대해 개시된다.
단계(306)에서, 서브 CPU(121)는 리셋 제어 유닛(124)에 미리 정해진 모듈의 리셋을 지시한다. 구체적으로, 리셋 제어 유닛(124)의 레지스터의 동작에 의해, 서브 CPU(121) 자체의 리셋 처리가 개시된다.
이상에 의해, 서브 컨트롤러(120) 상의 USB 대기 모드 이행 처리가 완료된다.
계속해서, USB 대기 모드로의 이행 처리가 실행된 경우 서브 컨트롤러(120)에서의 내부 처리의 타이밍이 설명된다. 도 4는 서브 컨트롤러(120)에서의 내부 처리의 타이밍 차트이다.
도 4에서, 차트(401)는 서브 CPU(121)로부터 서브 컨트롤러 버스(127)를 개재해서 각각의 제어 모듈로 발행되는 레지스터 액세스의 타이밍 중 전력 제어 유닛(123) 및 리셋 제어 유닛(124)에 대한 레지스터 액세스의 발행 타이밍을 나타낸다. 차트(401)에서, 제1 펄스(411)는 전력 제어 유닛(123)에 대한 레지스터 액세스의 발행 타이밍이고, 제2 펄스(412)는 리셋 제어 유닛(124)에 대한 레지스터 액세스의 발행 타이밍이다. 차트(402)는 전력 제어 유닛(123)의 레지스터가 실제로 액세스되는 타이밍을 나타낸다. 차트(403)는 전력 제어 유닛(123)으로부터 서브 CPU(121)로의 전력 공급 상태를 나타내고, 하이(High)에서 로우(Low)로 하강하는 시점은 전력 공급이 정지된 시점을 나타낸다. 차트(404)는 리셋 제어 유닛(124)의 레지스터가 실제로 액세스되는 타이밍을 나타낸다. 차트(405)는 리셋 제어 유닛(124)으로부터 서브 CPU(121)로 부여되는 리셋 신호의 상태를 나타내고, 하이에서 로우로 하강하는 시점은 서브 CPU(121)가 리셋 상태가 되는 타이밍을 나타낸다. 그리고, 도 4에서, 화살표(421)는 상술된 단계(305)에서의 처리에 대응하고, 화살표(422)는 상술된 단계(306)에서의 처리에 대응한다. 즉, 화살표(421)는 서브 CPU(121)로부터 전력 제어 유닛(123)으로의 레지스터 액세스의 타이밍을 나타내고, 화살표(422)는 서브 CPU(121)로부터 리셋 제어 유닛(124)으로의 레지스터 액세스의 타이밍을 나타내고 있다. 그리고, t1은 전력 제어 유닛(123)으로의 레지스터 액세스로부터 미리 정해진 지연 이후 서브 CPU(121)로의 전력 공급이 정지될 때까지 미리 정해진 시간을 나타낸다. 그리고, t2는 리셋 제어 유닛(124)으로의 레지스터 액세스로부터 미리 정해진 지연 이후 서브 CPU(121)가 리셋될 때까지의 미리 정해진 시간을 나타낸다. 상술된 미리 정해진 지연(= 액세스 대기 시간)은 서브 CPU(121)의 클록 주파수 등 다양한 조건에 따라 변하고, 예를 들어, 수십 내지 백수십 nm의 값을 갖는다.
도 4로부터 명백한 바와 같이, 전력 제어 유닛(123)에 대한 레지스터 액세스가 실행되는 경우(차트(402 및 404)), 상술된 미리 정해진 지연 이후, 그 결과로서 서브 CPU(121)의 동작이 정지된다. 즉, 전력 제어 유닛(123)에 대한 레지스터 액세스로 인해 서브 CPU(121)로의 전력 공급이 정지되는 경우, 그 이후에는 서브 CPU(121)로부터 각각의 모듈로 레지스터 액세스를 더 이상 발행할 수 없다. 그 결과, 서브 CPU(121)로부터 리셋 제어 유닛(124)으로의 레지스터 액세스도 가능하지 않고, 더 이상 서브 CPU(121)를 리셋할 수 없다. 즉, USB 대기 모드로의 정상적인 이행을 행하기 위해, 서브 CPU(121)로의 전력 공급 타이밍 이전에 레지스터 액세스를 서브 CPU(121)로부터 발행하는 처리를 실행할 필요가 있다. 도 5는 서브 CPU(121)로의 전력 공급이 정지되는 타이밍 이전에, 레지스터 액세스를 서브 CPU(121)로부터 발행하는 처리(보다 상세하게는, 레지스터 액세스를 리셋 제어 유닛(124)으로 발행하는 처리)를 실행할 수 없는 경우의 내부 처리의 타이밍 차트를 도시한다. 도 5에서, 전력 제어 유닛(123)으로의 레지스터 액세스의 발행 타이밍을 나타내는 펄스(411)로부터 리셋 제어 유닛(124)으로의 레지스터 액세스의 발행 타이밍을 나타내는 펄스(412')까지의 간격(양방향 화살표(500))은, 도 4의 양방향 화살표(400)에 의해 도시되는 간격에 비해 넓다. 도 5의 경우, 서브 CPU(121)로의 전력 공급이 정지되는 타이밍(하강 시점)은 레지스터 액세스를 리셋 제어 유닛(124)으로 발행하는 처리의 타이밍(펄스(412'))보다 앞서고, 따라서, 사실상 펄스(412')의 타이밍에서 레지스터 액세스를 발행할 수 없다. 결과적으로, 펄스(412')에 의해 도시되는 타이밍에서 리셋 제어 유닛(124)에 의해 서브 CPU(121)를 더 이상 리셋할 수 없다. 도 5에서의 파선에 의해 표시된 부분은 서브 CPU(121)를 실제로 리셋(리셋을 실행)할 수 없는 것을 나타낸다.
여기서, 서브 CPU(121)로부터 제어 모듈로의 레지스터 액세스의 발행 간격이 도 5에서 도시된 바와 같이 증가되게 하는 요인으로서, 이하의 것이 그 후보로서 생각될 수 있다. 그 중 하나는 도 3의 흐름도에서 단계(305)에서의 처리에 관한 명령의 실행과 단계(306)에서의 처리에 관한 명령의 실행 사이의 기간 도중 서브 CPU(121)의 캐시 미스의 발생이고, 이는 DDR 메모리(130)로부터 캐시 리필이 발생하게 한다. 캐시 리필이 발생하는 경우, DDR 메모리(130)로부터의 명령의 리필로 인해, 결과로서 통상적으로 1 내지 수 ns의 페널티(캐시 리필이 완료될 때까지, 서브 CPU(121)는 다음의 프로그램을 실행할 수 없음)가 발생한다. 그리고, 리필을 위한 메모리 액세스 직전에 DDR 메모리(130)에 대한 리프레시가 발행되는 경우, 그 결과 페널티는 추가로 길어진다. 즉, 서브 CPU(121)는 "DDR 메모리(130)의 리프레시 동작 시간(5 내지 10 ns) + 캐시 리필 동작 시간(1 내지 수 ns)"에 대응하는 시간 동안 대기하게 되고, 따라서, 도 5의 양방향 화살표(500)에 의해 도시된 바와 같이 간격의 증가가 발생할 수 있는 가능성이 있을 수 있다. 이 상태에서, 리셋 제어 유닛(124)으로의 레지스터 액세스의 발행 처리의 타이밍은 펄스(412')에 의해 도시된 바와 같은 타이밍이 되고, 그 결과, USB 대기 모드로의 정상적인 이행을 더 이상 행할 수 없는 상황이 발생할 수 있다.
그 결과, 본 실시예에서, DDR 메모리(130)의 리프레시 간격의 재설정 처리(도 3의 흐름도의 단계(303))를 실행함으로써, 캐시 리필 시 DDR 메모리(130)가 리프레시 동작 상태인 상황이 발생하는 것이 회피된다. 이는 일단 리프레시가 실행된 경우, 미리 정해진 기간 동안 리프레시 동작이 실행되지 않는 점에 착안한 것이다. 즉, 리프레시 간격을 리셋(재설정)하는 것에 의해 2개의 후속 명령의 실행에 바로 인접한 타이밍에서 DDR 메모리(130)의 리프레시를 완료함으로써, DDR 메모리(130)의 리프레시 도중 액세스가 정지되는 페널티의 발생이 억제된다. 이 방식에서, USB 대기 모드에의 이행에 필수 불가결한 레지스터 액세스에 요구되는 일정 시간(도 3의 흐름도에서 단계(305) 및 단계(306)에서의 처리에 요구되는 시간, 예를 들어, 10 내지 20ns)이 확보된다.
명령이 DDR 메모리(130)로부터 리필되는 페널티의 영향에 비교할 때, DDR 메모리의 리프레시 도중 액세스가 정지되는 페널티의 영향은 매우 크고, 따라서 본 실시예에서는 캐시 리필에 대해 특별히 다루지 않는다. 캐시 리필이 발생하는 경우에도, DDR 메모리(130)의 리프레시가 발생하지 않는 경우, 상술된 문제는 발생하지 않을 것이고, 따라서 본 실시예의 방법에 의해 본 발명의 과제는 충분히 해결될 수 있다.
이상과 같이, 본 실시예에서, 서브 CPU(121)로부터의 전력 제어 유닛(123)에 대한 미리 정해진 모듈의 전원 차단 지시 및 리셋 제어 유닛(124)에 대한 미리 정해진 모듈의 리셋 지시 이전에, DDR 메모리(130)의 리프레시 동작이 실행되도록 제어가 실행된다. 이로 인해, 서브 CPU(121)이 동작할 수 있는 동안 USB 대기 모드로의 이행에 필요한 레지스터 액세스를 발행할 수 있는 것에 의해 정상적인 모드 이행이 보장된다.
도 6 및 도 7은 각각 USB 대기 모드로부터의 복귀 처리의 시퀀스를 도시하는 흐름도이다. 도 6은 서브 컨트롤러(120)의 USB-D 제어 유닛(126) 및 전력 제어 유닛(123), 그리고 메인 컨트롤러(110)의 CPLD(115)에서의 하드웨어 면에서 동작의 흐름을 도시하는 흐름도이다. 도 7은 메인 컨트롤러(110)의 메인 CPU(111)에 의해 처리되는 소프트웨어 시퀀스를 도시하는 흐름도이다.
먼저, 도 6의 흐름도에 따라, 하드웨어 면에서 동작의 흐름이 설명된다. 상술된 도 2 및 도 3에 도시된 완료된 시퀀스를 갖는 화상 처리 장치(100)의 동작 모드는 USB 대기 모드이다. 이로 인해, USB-D 제어 유닛(126)은 USB 호스트 디바이스로부터의 패킷 투입의 유/무를 모니터링하는 상태이다.
단계(601)에서, 서브 컨트롤러(120)의 USB-D 제어 유닛(126)은 USB 호스트 디바이스로부터 패킷이 수신되었는지 여부를 판정한다. 패킷이 수신된 경우, 처리는 단계(602)로 진행한다. 한편, 패킷이 수신되지 않은 경우, 패킷 투입의 모니터링이 계속된다.
단계(602)에서, 서브 컨트롤러(120)의 USB-D 제어 유닛(126)은 NAK 응답을 USB 호스트 디바이스에 복귀시키고 이와 동시에, 패킷 수신 인터럽트를 전력 제어 유닛(123)에 통지한다.
단계(603)에서, 서브 컨트롤러(120)의 전력 제어 유닛(123)은 USB-D 제어 유닛(126)로부터의 수신 인터럽트 통지의 취득을 메인 컨트롤러(110)의 CPLD(115)에 통지한다.
전력 제어 유닛(123)로부터의 통지 수신 시, 단계(604)에서, 메인 컨트롤러(110)의 CPLD(115)는 메인 컨트롤러(110) 및 서브 컨트롤러(120)에, USB 대기 모드로부터의 복귀 지시(전원을 온 상태로 하는 처리를 실행하는 지시)를 제공한다.
이상은 화상 처리 장치(100)가 USB 대기 모드로부터 복귀하는 경우 하드웨어 면에서 동작의 흐름이다.
계속해서, 메인 컨트롤러(110)의 메인 CPU(111)에 의해 처리되는 소프트웨어 시퀀스가 설명된다.
CPLD(115)로부터의 USB 대기 모드 복귀 지시 수신 시, 단계(701)에서, 메인 CPU(111)는 OS의 재개(resume) 처리(전력 공급이 정지된 시점의 상태로부터 작업을 재개하는 복귀 처리)를 개시한다.
단계(702)에서, 메인 CPU(111)는 각각의 드라이버의 복귀 처리를 실행한다. 구체적으로, PCIe에 관한 재개 처리, USB 디바이스에 관한 재개 처리 등이 실행된다. PCIe의 재개 처리의 완료에 의해, PCIe 링크가 성립되고 메인 CPU(111)가 PCIe 디바이스로서의 서브 컨트롤러(110)를 제어하는 것이 가능해진다. 추가로, USB 디바이스의 재개 처리의 완료에 의해, 메인 CPU(111)가 USB-D 제어 유닛(126)을 제어하는 것이 가능해지고, 따라서 USB 호스트 디바이스로부터 수신된 패킷을 처리하는 것이 가능하해진다. 구체적으로, 상술된 단계(602)에서의 NAK 응답 설정이 해제되고 데이터 수신이 재개된다.
단계(703)에서, 메인 CPU(111)는 DDR 메모리 제어 유닛(131)의 리셋 해제를 리셋 제어 유닛(124)에 지시한다.
단계(704)에서, 메인 CPU(111)는 DDR 메모리 제어 유닛(131)을 초기화한다. 이 초기화 처리에 의해, 메인 CPU(111)가 DDR 메모리(130)에 액세스하는 것이 가능해진다.
단계(705)에서, 메인 CPU(111)는 서브 컨트롤러(110)의 처리 프로그램을 DDR 메모리(130)에 로딩한다. 이로 인해, 메인 CPU(111)는 리셋 제어 유닛(124)의 레지스터를 제어함으로써 서브 CPU(121)의 리셋을 해제한다. 이 리셋 해제 처리에 의해, 서브 컨트롤러(110)가 서브 CPU(121)의 제어 하에서 동작을 개시하는 것이 가능해진다.
이상은 USB 대기 모드로부터 복귀시 메인 CPU(111)에 의해 처리되는 소프트웨어 시퀀스의 내용이다. 상술된 처리에 의해, 서브 컨트롤러(110)는 USB 대기 모드로부터 복귀하고, 동시에 메인 컨트롤러(110)와 함께 화상 처리 장치(100)는 USB 대기 모드로부터 복귀한다(즉, 통상 전력 모드로의 이행이 행해짐).
<제1 변형예>
본 실시예에서, 휘발성 메모리에 대해 리프레시 간격을 재설정함으로써, CPU로부터의 전력 제어 유닛에 대한 전원 차단 지시 및 리셋 제어 유닛에 대한 리셋 실행 지시의 직전 타이밍에서 리프레시 처리가 실행되도록 제어가 실행된다. 이 대신에, 휘발성 메모리를 제어하는 메모리 제어 유닛이 명시적으로 휘발성 메모리의 리프레시 동작을 재촉하는 구성을 설계하는 것도 가능할 수 있다. 즉, 명시적으로 휘발성 메모리의 리프레시 동작을 재촉하는 기능을 갖는 메모리 제어 유닛의 경우, DDR 메모리 제어 유닛(131)의 레지스터를 동작시키는 서브 CPU(121)에 의해 직접 리프레시 동작을 개시하고 DDR 메모리(130)를 리프레시 상태로 이행시키도록 할 수도 있다. 이러한 방법에 의해서도, 동일한 효과를 획득할 수 있다.
<제2 변형예>
CPU로부터의 전력 제어 유닛에 대한 전원 차단 지시 및 리셋 제어 유닛에 대한 리셋 실행 지시의 직전에 리프레시 처리를 실행하는 것 대신, 메모리 제어 유닛에 의해 명시적으로 휘발성 메모리의 리프레시 동작을 금지함으로써, 필요한 시간을 확보할 수도 있다. 즉, DDR 메모리 제어 유닛(131)의 레지스터를 동작시키는 서브 CPU(121)에 의해 DDR 메모리(130)가 리프레시 상태에 진입하는 것을 방지함으로써, 상술된 USB 대기 모드로의 이행에 필수 불가결한 레지스터 액세스에 필요로 하는 일정 시간(예를 들어, 10 내지 20ns)을 확보할 수도 있다. 이 경우 명시적인 리프레시를 금지하는 지시는 메인 컨트롤러(110)의 메인 CPU(111)에 의해 처리되는 복귀 처리에서의 DDR 메모리 제어 유닛(131)의 초기화(도 7의 흐름도의 단계(704))에 의해 소거되고, 통상 전력 모드 복귀 후, 임의의 문제없이 미리 정해진 리프레시 간격으로 리프레시 동작이 실행된다.
<제3 변형예>
리프레시 간격을 재설정하거나 리프레시 동작을 명시적으로 실행하는 지시를 제공하는 대신, 다음의 리프레시 이전에 충분한 시간이 있는지 판정되는 경우 그리고 USB 대기 모드로의 이행에 필수 불가결한 레지스터 액세스에 필요한 시간이 남겨져 있는 경우, 처리가 다음의 처리로 진행하는 구성을 설계할 수도 있다. 구체적으로, 서브 CPU(121)는, 상술된 USB 대기 모드로의 이행에 필수 불가결한 레지스터 액세스에 필요로 하는 시간(예를 들어, 10 내지 20ns)보다 긴 시간이 다음의 리프레시 동작의 개시 이전에 남아 있는지 여부를 판정하는 처리를 실행한다. USB 대기 모드로의 이행에 필수 불가결한 레지스터 액세스에 필요로 하는 시간보다 긴 시간이 남아 있다고 판정 결과가 나타내는 경우에만, 처리는 전력 제어 유닛(123)에 대한 전원 차단 지시 및 리셋 제어 유닛(124)에 대한 리셋 실행 지시(도 3의 흐름도에서 단계(305) 및 단계(306)에서의 처리)로 진행할 수 있다.
이상과 같이, 본 실시예에 따르면, 리셋 제어 및 전원 차단 제어의 명령이 리프레시 동작을 필요로 하는 휘발성의 메모리로부터 인출되는 경우, 제어는 명령이 인출되는 타이밍에서 상술된 휘발성 메모리에 대한 리프레시가 발생하지 않도록 실행된다. 그 결과, 절전 모드로의 이행에 필요한 CPU로부터의 레지스터 액세스를 확실하게 발행할 수 있다.
(다른 실시예)
본 발명의 실시예(들)는 상술된 하나 이상의 실시예(들)의 기능을 실행하기 위해 기억 매체(보다 완전하게는 '비일시적 컴퓨터 판독 가능 기억 매체'라고도 지칭될 수 있음)에 기록된 컴퓨터 실행가능 명령어(예를 들어, 하나 이상의 프로그램)를 판독하여 실행하고 그리고/또는 상술된 하나 이상의 실시예(들)의 기능을 실행하는 하나 이상의 회로(예를 들어, 주문형 반도체(ASIC))를 포함하는 장치 또는 시스템의 컴퓨터에 의해, 그리고, 예를 들어 상술된 하나 이상의 실시예(들)의 기능을 실행하기 위해 기억 매체로부터 컴퓨터 실행 가능 명령어를 판독하여 실행하고 그리고/또는 상술된 하나 이상의 실시예(들)의 기능을 실행하는 하나 이상의 회로를 제어함으로써 장치 또는 시스템의 컴퓨터에 의해 실행되는 방법에 의해 구현될 수도 있다. 컴퓨터는 하나 이상의 프로세서(예를 들어, 중앙 처리 유닛(CPU), 마이크로 처리 유닛(MPU))를 포함할 수 있고 컴퓨터 실행 가능 명령어를 판독하여 실행하는 개별 컴퓨터 또는 개별 프로세서의 네트워크를 포함할 수 있다. 컴퓨터 실행 가능 명령어는 예를 들어 네트워크 또는 저장 매체로부터 컴퓨터로 제공될 수 있다. 저장 매체는, 예를 들어 하드 디스크, 랜덤 액세스 메모리(RAM), 리드 온리 메모리(ROM), 분산형 연산 시스템의 스토리지, 광학 디스크(예를 들어, 콤팩트 디스크(CD), 디지털 다용도 디스크(DVD), 또는 블루레이 디스크(BD™)), 플래시 메모리 디바이스, 메모리 카드 등 중 하나 이상을 포함할 수 있다.
(기타의 실시예)
본 발명은 상기의 실시형태의 1개 이상의 기능을 실현하는 프로그램을, 네트워크 또는 기억 매체를 개입하여 시스템 혹은 장치에 공급하고, 그 시스템 혹은 장치의 컴퓨터에 있어서 1개 이상의 프로세서가 프로그램을 읽어 실행하는 처리에서도 실현가능하다.
또한, 1개 이상의 기능을 실현하는 회로(예를 들어, ASIC)에 의해서도 실행 가능하다.
본 발명에 따르면, 리프레시 동작을 실행함으로써 정보가 소멸되는 것을 방지하는 메모리로부터 리셋 제어 및 전원 차단 제어의 명령이 인출되는 경우, 명령이 인출되는 타이밍에서 메모리가 리프레시 동작을 실행하는 것을 방지할 수 있다.
본 발명이 예시적인 실시예를 참조하여 설명되었지만, 본 발명은 개시된 예시적인 실시예에 제한되지 않는다는 점이 이해되어야 한다. 이하의 청구항의 범위는 그러한 변경예 및 등가적 구조예 및 기능예 모두를 포함하도록 가장 광의의 해석에 따라야 한다.

Claims (20)

  1. 절전 모드를 갖는 장치를 제어하기 위한 제어 장치이며,
    처리 유닛,
    상기 처리 유닛의 리셋을 제어하도록 구성되는 리셋 제어 유닛,
    상기 처리 유닛으로의 전력 공급을 제어하도록 구성되는 전력 제어 유닛,
    상기 리셋 제어 유닛이 상기 처리 유닛의 리셋을 실행하게 하는 리셋 지시 및 상기 전력 제어 유닛이 상기 처리 유닛으로의 전력 공급을 정지하게 하는 전력 제어 지시를 저장하도록 구성되는 메모리, 및
    상기 메모리의 리프레시 동작을 실행하도록 구성되는 메모리 제어 유닛을 포함하고,
    상기 처리 유닛은, 상기 처리 유닛이 상기 메모리로부터 상기 리셋 지시 및 상기 전력 제어 지시를 취득할 때까지 상기 메모리 제어 유닛이 상기 리프레시 동작을 실행하는 것을 제한하는 처리를 실행한 이후, 상기 메모리로부터 상기 리셋 지시 및 상기 전력 제어 지시를 취득하는, 제어 장치.
  2. 제1항에 있어서,
    상기 리프레시 동작이 실행되는 것을 제한하는 처리는, 상기 처리 유닛이 상기 리셋 지시 및 상기 전력 제어 지시를 취득하기 전에 상기 리프레시 동작이 강제적으로 실행되게 하는 처리인, 제어 장치.
  3. 제1항에 있어서,
    상기 리프레시 동작이 실행되는 것을 제한하는 처리는, 상기 메모리 제어 유닛에 대한 상기 리프레시 동작을 실행하는 간격을 재설정하는 처리인, 제어 장치.
  4. 제1항에 있어서,
    상기 리프레시 동작이 완료되었는지 여부를 판정하도록 구성되는 판정 유닛을 더 포함하고,
    상기 처리 유닛은 상기 리프레시 동작이 완료되었다고 상기 판정 유닛이 판정하는 경우 상기 전력 제어 지시 및 상기 리셋 지시를 취득하는, 제어 장치.
  5. 제1항에 있어서,
    상기 리프레시 동작이 실행되는 것을 제한하는 처리는, 상기 리프레시 동작의 실행을 금지하는 처리인, 제어 장치.
  6. 제1항에 있어서,
    다음의 리프레시 동작이 실행되기 전에 남아 있는 시간이 미리 정해진 시간 이상인지 여부를 판정하도록 구성되는 판정 유닛을 더 포함하고,
    상기 처리 유닛은, 다음의 리프레시 동작이 실행되기 전에 남아 있는 시간이 상기 미리 정해진 시간 이상이라고 상기 판정 유닛이 판정하는 경우 상기 리프레시 동작이 실행되는 것을 제한하는 처리를 실행하지 않고서 상기 전력 제어 지시 및 상기 리셋 지시를 취득하는, 제어 장치.
  7. 제1항에 있어서,
    상기 처리 유닛의 프로그램 카운터의 상태는 상기 처리 유닛의 리셋에 의해 초기 상태로 되는, 제어 장치.
  8. 제1항에 있어서,
    상기 메모리는 동적 랜덤 액세스 메모리인, 제어 장치.
  9. 제1항에 있어서,
    상기 처리 유닛은 취득된 상기 리셋 지시에 따라서 상기 리셋 제어 유닛의 레지스터의 값을 설정하고,
    상기 리셋 제어 유닛은 설정된 상기 레지스터의 값에 따라서 상기 처리 유닛을 리셋하는, 제어 장치.
  10. 제1항에 있어서,
    상기 처리 유닛은 취득된 상기 전력 제어 지시에 따라서 상기 전력 제어 유닛의 레지스터의 값을 설정하고,
    상기 전력 제어 유닛은 설정된 상기 레지스터의 값에 따라서 상기 처리 유닛으로의 전력 공급을 정지하는, 제어 장치.
  11. 절전 모드를 갖는 장치를 제어하는 제어 장치에서의 제어 방법이며,
    상기 제어 장치는
    처리 유닛,
    상기 처리 유닛의 리셋을 제어하도록 구성되는 리셋 제어 유닛,
    상기 처리 유닛으로의 전력 공급을 제어하도록 구성되는 전력 제어 유닛,
    상기 리셋 제어 유닛이 상기 처리 유닛의 리셋을 실행하게 하는 리셋 지시 및 상기 전력 제어 유닛이 상기 처리 유닛으로의 전력 공급을 정지하게 하는 전력 제어 지시를 저장하도록 구성되는 메모리, 및
    상기 메모리의 리프레시 동작을 실행하도록 구성되는 메모리 제어 유닛을 포함하고,
    상기 처리 유닛은
    상기 처리 유닛이 상기 메모리로부터 상기 리셋 지시 및 상기 전력 제어 지시를 취득할 때까지 상기 메모리 제어 유닛이 상기 리프레시 동작을 실행하는 것을 제한하는 처리를 실행하는 제한 처리 실행 단계, 및
    상기 제한 처리를 실행한 이후 상기 메모리로부터 상기 리셋 지시 및 상기 전력 제어 지시를 취득하는 취득 단계를 포함하는, 제어 방법.
  12. 제11항에 있어서,
    상기 리프레시 동작이 실행되는 것을 제한하는 처리는 상기 처리 유닛이 상기 리셋 지시 및 상기 전력 제어 지시를 취득하기 전에 상기 리프레시 동작이 강제적으로 실행되게 하는 처리인, 제어 방법.
  13. 제11항에 있어서,
    상기 리프레시 동작이 실행되는 것을 제한하는 처리는 상기 메모리 제어 유닛에 대한 상기 리프레시 동작을 실행하는 간격을 재설정하는 처리인, 제어 방법.
  14. 제11항에 있어서,
    상기 판정 유닛에 의해, 상기 리프레시 동작이 완료되었는지 여부를 판정하는 판정 단계, 및
    상기 판정 단계에서 상기 리프레시 동작이 완료된 것으로 판정되는 경우, 상기 처리 유닛에 의해, 상기 전력 제어 지시 및 상기 리셋 지시를 취득하는 취득 단계를 더 포함하는, 제어 방법.
  15. 제11항에 있어서,
    상기 리프레시 동작이 실행되는 것을 제한하는 처리는 상기 리프레시 동작의 실행을 금지하는 처리인, 제어 방법.
  16. 제11항에 있어서,
    상기 판정 유닛에 의해, 다음의 리프레시 동작이 실행되기 전에 남아 있는 시간이 미리 정해진 시간 이상인지 여부를 판정하는 판정 단계, 및
    상기 판정 단계에서 다음의 리프레시 동작이 실행되기 전에 남아 있는 시간이 상기 미리 정해진 시간 이상이라고 판정되는 경우, 상기 처리 유닛에 의해, 상기 리프레시 동작이 실행되는 것을 제한하는 처리를 실행하지 않고서 상기 전력 제어 지시 및 상기 리셋 지시를 취득하는 취득 단계를 더 포함하는, 제어 방법.
  17. 제11항에 있어서,
    상기 처리 유닛의 프로그램 카운터의 상태는 상기 처리 유닛의 리셋에 의해 초기 상태로 되는, 제어 방법.
  18. 제11항에 있어서,
    상기 처리 유닛에 의해, 취득된 상기 리셋 지시에 따라서 상기 리셋 제어 유닛의 레지스터의 값을 설정하는 설정 단계, 및
    상기 리셋 제어 유닛에 의해, 설정된 상기 레지스터의 값에 따라서 상기 처리 유닛을 리셋하는 리셋 단계를 더 포함하는, 제어 방법.
  19. 제11항에 있어서,
    상기 처리 유닛에 의해, 취득된 상기 전력 제어 지시에 따라서 상기 전력 제어 유닛의 레지스터의 값을 설정하는 설정 단계, 및
    상기 전력 제어 유닛에 의해, 설정된 상기 레지스터의 값에 따라서 상기 처리 유닛에의 전력 공급을 정지하는 정지 단계를 더 포함하는, 제어 방법.
  20. 절전 모드를 갖는 장치를 제어하는 제어 장치에서 제어 방법을 컴퓨터가 실행하게 하는 프로그램을 저장한 컴퓨터 판독 가능 기억 매체이며,
    상기 제어 장치는
    처리 유닛,
    상기 처리 유닛의 리셋을 제어하도록 구성되는 리셋 제어 유닛,
    상기 처리 유닛에의 전력 공급을 제어하도록 구성되는 전력 제어 유닛,
    상기 리셋 제어 유닛이 상기 처리 유닛의 리셋을 실행하게 하는 리셋 지시 및 상기 전력 제어 유닛이 상기 처리 유닛으로의 전력 공급을 정지하게 하는 전력 제어 지시를 저장하도록 구성되는 메모리, 및
    상기 메모리의 리프레시 동작을 실행하도록 구성되는 메모리 제어 유닛을 포함하고,
    상기 처리 유닛은
    상기 처리 유닛이 상기 리셋 지시 및 상기 전력 제어 지시를 상기 메모리로부터 취득할 때까지 상기 메모리 제어 유닛이 상기 리프레시 동작을 실행하는 것을 제한하는 제한 처리를 실행하는 단계, 및
    상기 제한 처리를 실행한 이후 상기 리셋 지시 및 상기 전력 제어 지시를 상기 메모리로부터 취득하는 취득 단계를 실행하는, 컴퓨터 판독 가능 기억 매체.
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