JPH07129287A - コンピュータ装置 - Google Patents
コンピュータ装置Info
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- JPH07129287A JPH07129287A JP5273702A JP27370293A JPH07129287A JP H07129287 A JPH07129287 A JP H07129287A JP 5273702 A JP5273702 A JP 5273702A JP 27370293 A JP27370293 A JP 27370293A JP H07129287 A JPH07129287 A JP H07129287A
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- power
- memory
- read
- rom
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/325—Power saving in peripheral device
- G06F1/3275—Power saving in memory, e.g. RAM, cache
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Theoretical Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【目的】 所定のデータ処理を行うコンピュータ装置に
おける節電効果をデータ処理に支障を与えることなく格
段に向上できる。 【構成】 ＤＲＡＭ３に対するＲＯＭ４からの所定のプ
ログラムまたはデータ転送終了状態をＣＰＵ１が判定し
てパワー制御回路５，メモリ制御回路１２が電源８から
ＲＯＭ４に供給される電力を遮断する構成を特徴とす
る。
おける節電効果をデータ処理に支障を与えることなく格
段に向上できる。 【構成】 ＤＲＡＭ３に対するＲＯＭ４からの所定のプ
ログラムまたはデータ転送終了状態をＣＰＵ１が判定し
てパワー制御回路５，メモリ制御回路１２が電源８から
ＲＯＭ４に供給される電力を遮断する構成を特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、バッテリから電源で作
動するコンピュータ装置に係り、特に所定のプログラム
が記憶されたリード・オンリ・メモリを有するコンピュ
ータ装置に関するものである。
動するコンピュータ装置に係り、特に所定のプログラム
が記憶されたリード・オンリ・メモリを有するコンピュ
ータ装置に関するものである。
【０００２】
【従来の技術】従来、この種のコンピュータ装置には、
種々のＲＯＭ、例えば漢字ＲＯＭ，ＢＩＯＳＲＯＭ等を
備え、これらのＲＯＭに記憶されたプログラム，データ
をＤＲＡＭ等に転送し、ＤＲＡＭ等に記憶されたプログ
ラム，データに基づいてデータ処理を行うように構成さ
れている。
種々のＲＯＭ、例えば漢字ＲＯＭ，ＢＩＯＳＲＯＭ等を
備え、これらのＲＯＭに記憶されたプログラム，データ
をＤＲＡＭ等に転送し、ＤＲＡＭ等に記憶されたプログ
ラム，データに基づいてデータ処理を行うように構成さ
れている。
【０００３】この場合において、起動時にＲＯＭデータ
をＤＲＡＭに転送し、それ以降はＲＯＭをアクセス禁止
としてＤＲＡＭに展開したＲＯＭデータを使用すること
によって、アクセス時のワード長の拡張とアクセスタイ
ムの高速化を行い、システムの高速化を実現することは
良く行われており、この種の処理を称して、一般にシャ
ドーＲＡＭ技法と呼ぶ場合がある。
をＤＲＡＭに転送し、それ以降はＲＯＭをアクセス禁止
としてＤＲＡＭに展開したＲＯＭデータを使用すること
によって、アクセス時のワード長の拡張とアクセスタイ
ムの高速化を行い、システムの高速化を実現することは
良く行われており、この種の処理を称して、一般にシャ
ドーＲＡＭ技法と呼ぶ場合がある。
【０００４】また、従来、この種のシステムのＣＰＵや
Ｉ／Ｏデバイス，メモリ等の状態をＤＲＡＭに退避し、
電源仮停止時（サスペンド時）にもＤＲＡＭリフレッシ
ュを継続しておこなうことによってＤＲＡＭ内容を保持
し電源再投入時（レジューム時）に保持したＤＲＡＭ内
容を元にサスペンド実施直前の状態へ復帰する機能（レ
ジューム機能）も良く知られている。
Ｉ／Ｏデバイス，メモリ等の状態をＤＲＡＭに退避し、
電源仮停止時（サスペンド時）にもＤＲＡＭリフレッシ
ュを継続しておこなうことによってＤＲＡＭ内容を保持
し電源再投入時（レジューム時）に保持したＤＲＡＭ内
容を元にサスペンド実施直前の状態へ復帰する機能（レ
ジューム機能）も良く知られている。
【０００５】一般的に、シャドーＲＡＭ機能を有するコ
ンピュータ装置では、ＲＯＭデータはＤＲＡＭ上に展開
されているため、サスペンド時もＤＲＡＭ上に保持され
ている。従来、ここでいうＲＯＭデータとは、ＢＩＯＳ
ＲＯＭデータのことを意味し、最近ではこれに漢字フォ
ントのデータを格納した漢字ＲＯＭ等が加わり、総計６
４０ＫＢ程度の容量になっている。
ンピュータ装置では、ＲＯＭデータはＤＲＡＭ上に展開
されているため、サスペンド時もＤＲＡＭ上に保持され
ている。従来、ここでいうＲＯＭデータとは、ＢＩＯＳ
ＲＯＭデータのことを意味し、最近ではこれに漢字フォ
ントのデータを格納した漢字ＲＯＭ等が加わり、総計６
４０ＫＢ程度の容量になっている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来例では多量なＲＯＭデータをＲＯＭそのものとコピー
用ＤＲＡＭの両方に持つことになり、節電を要求される
コンピュータ装置に以下（１），（２）のような問題点
があった。
来例では多量なＲＯＭデータをＲＯＭそのものとコピー
用ＤＲＡＭの両方に持つことになり、節電を要求される
コンピュータ装置に以下（１），（２）のような問題点
があった。
【０００７】（１）通常動作時、使用していないデバイ
ス（ＲＯＭ）にも電源を供給するため、消費電力が増加
する。
ス（ＲＯＭ）にも電源を供給するため、消費電力が増加
する。
【０００８】（２）上記サスペンド時、ＲＯＭデータは
ＲＯＭそのものに保持されているにも関わらず、コピー
を行ったＤＲＡＭへのリフレッシュと電源供給を行わな
ければならず、消費電力が増加する。
ＲＯＭそのものに保持されているにも関わらず、コピー
を行ったＤＲＡＭへのリフレッシュと電源供給を行わな
ければならず、消費電力が増加する。
【０００９】本発明は、上記の問題点を解消するために
なされたもので、ダイナミックランダムアクセスメモ
リ，リードオンリメモリのメモリアクセスを監視して電
源からの電力供給を制御することにより、所定のデータ
処理を行うコンピュータ装置における節電効果をデータ
処理に支障を与えることなく格段に向上できるコンピュ
ータ装置を提供することを目的とする。
なされたもので、ダイナミックランダムアクセスメモ
リ，リードオンリメモリのメモリアクセスを監視して電
源からの電力供給を制御することにより、所定のデータ
処理を行うコンピュータ装置における節電効果をデータ
処理に支障を与えることなく格段に向上できるコンピュ
ータ装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明に係る第１のコン
ピュータ装置は、所定のプログラムまたはデータが記憶
されたリードオンリメモリと、前記電源の投入により前
記リードオンリメモリから転送される所定のプログラム
またはデータを記憶するダイナミックランダムアクセス
メモリと、前記ダイナミックランダムアクセスメモリに
対する前記リードオンリメモリからの所定のプログラム
またはデータ転送終了状態を判定して前記電源から前記
リードオンリメモリに供給される電力を遮断する電力制
御手段とを設けたものである。
ピュータ装置は、所定のプログラムまたはデータが記憶
されたリードオンリメモリと、前記電源の投入により前
記リードオンリメモリから転送される所定のプログラム
またはデータを記憶するダイナミックランダムアクセス
メモリと、前記ダイナミックランダムアクセスメモリに
対する前記リードオンリメモリからの所定のプログラム
またはデータ転送終了状態を判定して前記電源から前記
リードオンリメモリに供給される電力を遮断する電力制
御手段とを設けたものである。
【００１１】本発明に係る第２のコンピュータ装置は、
所定のプログラムまたはデータが記憶されたリードオン
リメモリと、前記電源の投入により前記リードオンリメ
モリから転送される所定のプログラムまたはデータを記
憶する第１のダイナミックランダムアクセスメモリと、
所定のワーク情報を記憶する第２のダイナミックランダ
ムアクセスメモリと、前記第１のダイナミックランダム
アクセスメモリに対する前記リードオンリメモリからの
所定のプログラムまたはデータ転送終了状態を判定して
前記電源から前記リードオンリメモリに供給される電力
を遮断する第１の電力制御手段と、前記電源の仮停止時
または電源の再投入状態を監視して、前記第１のダイナ
ミックランダムアクセスメモリへの電源切断／再投入お
よび前記第１のダイナミックランダムアクセスメモリに
対する前記リードオンリメモリからの所定のプログラム
またはデータ転送再開を制御する第２の電力制御手段と
を設けたものである。
所定のプログラムまたはデータが記憶されたリードオン
リメモリと、前記電源の投入により前記リードオンリメ
モリから転送される所定のプログラムまたはデータを記
憶する第１のダイナミックランダムアクセスメモリと、
所定のワーク情報を記憶する第２のダイナミックランダ
ムアクセスメモリと、前記第１のダイナミックランダム
アクセスメモリに対する前記リードオンリメモリからの
所定のプログラムまたはデータ転送終了状態を判定して
前記電源から前記リードオンリメモリに供給される電力
を遮断する第１の電力制御手段と、前記電源の仮停止時
または電源の再投入状態を監視して、前記第１のダイナ
ミックランダムアクセスメモリへの電源切断／再投入お
よび前記第１のダイナミックランダムアクセスメモリに
対する前記リードオンリメモリからの所定のプログラム
またはデータ転送再開を制御する第２の電力制御手段と
を設けたものである。
【００１２】本発明に係る第３のコンピュータ装置は、
所定のプログラムまたはデータが記憶されたリードオン
リメモリと、前記電源の投入により前記リードオンリメ
モリから転送される所定のプログラムまたはデータを第
１アドレスから記憶する第１の領域および所定のワーク
情報を第２のアドレスから記憶する第２の領域に分割可
能なダイナミックランダムアクセスメモリと、前記ダイ
ナミックランダムアクセスメモリの第１領域に対する前
記リードオンリメモリからの所定のプログラムまたはデ
ータ転送終了状態を判定して前記電源から前記リードオ
ンリメモリに供給される電力を遮断する第１の電力制御
手段と、前記電源の仮停止時または電源の再投入状態を
監視して、前記第１の領域に対するリフレッシュサイク
ルの停止および前記第１の領域に対する前記リードオン
リメモリからの所定のプログラムまたはデータ転送再開
を制御する第２の電力制御手段とを設けたものである。
所定のプログラムまたはデータが記憶されたリードオン
リメモリと、前記電源の投入により前記リードオンリメ
モリから転送される所定のプログラムまたはデータを第
１アドレスから記憶する第１の領域および所定のワーク
情報を第２のアドレスから記憶する第２の領域に分割可
能なダイナミックランダムアクセスメモリと、前記ダイ
ナミックランダムアクセスメモリの第１領域に対する前
記リードオンリメモリからの所定のプログラムまたはデ
ータ転送終了状態を判定して前記電源から前記リードオ
ンリメモリに供給される電力を遮断する第１の電力制御
手段と、前記電源の仮停止時または電源の再投入状態を
監視して、前記第１の領域に対するリフレッシュサイク
ルの停止および前記第１の領域に対する前記リードオン
リメモリからの所定のプログラムまたはデータ転送再開
を制御する第２の電力制御手段とを設けたものである。
【００１３】
【作用】第１の発明においては、ダイナミックランダム
アクセスメモリに対するリードオンリメモリからの所定
のプログラムまたはデータの転送終了状態を判定して電
力制御手段が電源からリードオンリメモリに供給される
電力を遮断するので、リードオンリメモリからダイナミ
ックランダムアクセスメモリに対する所定のプログラム
またはデータ転送終了後における、リードオンリメモリ
に対する不要な電力供給を確実に制限して電源の節電を
図ることが可能となる。
アクセスメモリに対するリードオンリメモリからの所定
のプログラムまたはデータの転送終了状態を判定して電
力制御手段が電源からリードオンリメモリに供給される
電力を遮断するので、リードオンリメモリからダイナミ
ックランダムアクセスメモリに対する所定のプログラム
またはデータ転送終了後における、リードオンリメモリ
に対する不要な電力供給を確実に制限して電源の節電を
図ることが可能となる。
【００１４】第２の発明においては、第１のダイナミッ
クランダムアクセスメモリに対するリードオンリメモリ
からの所定のプログラムまたはデータの転送終了状態を
判定して第１の電力制御手段が電源からリードオンリメ
モリに供給される電力を遮断しつつ、かつ電源の仮停止
時または電源の再投入状態を監視して、第２の電力制御
手段が第１のダイナミックランダムアクセスメモリへの
電源切断／再投入および前記第１のダイナミックランダ
ムアクセスメモリに対するリードオンリメモリからの所
定のプログラムまたはデータ転送再開を制御するので、
リードオンリメモリに対する不要な電力供給を確実に制
限して電源の節電を図るとともに、電源の仮停止時から
電源の再投入時までの間、第１のダイナミックランダム
アクセスメモリにおける不要なリフレッシュサイクルを
確実に制限して、システム回復可能な限り節電すること
が可能となる。
クランダムアクセスメモリに対するリードオンリメモリ
からの所定のプログラムまたはデータの転送終了状態を
判定して第１の電力制御手段が電源からリードオンリメ
モリに供給される電力を遮断しつつ、かつ電源の仮停止
時または電源の再投入状態を監視して、第２の電力制御
手段が第１のダイナミックランダムアクセスメモリへの
電源切断／再投入および前記第１のダイナミックランダ
ムアクセスメモリに対するリードオンリメモリからの所
定のプログラムまたはデータ転送再開を制御するので、
リードオンリメモリに対する不要な電力供給を確実に制
限して電源の節電を図るとともに、電源の仮停止時から
電源の再投入時までの間、第１のダイナミックランダム
アクセスメモリにおける不要なリフレッシュサイクルを
確実に制限して、システム回復可能な限り節電すること
が可能となる。
【００１５】第３の発明においては、ダイナミックラン
ダムアクセスメモリの第１の領域に対する前記リードオ
ンリメモリからの所定のプログラムまたはデータの転送
終了状態を判定して第１の電力制御手段が電源からリー
ドオンリメモリに供給される電力を遮断しつつ、電源の
仮停止時または電源の再投入状態を監視して、第２の電
力制御手段が第１の領域に対するリフレッシュサイクル
の停止および第１の領域に対するリードオンリメモリか
らの所定のプログラムまたはデータ転送再開を制御する
するので、リードオンリメモリに対する不要な電力供給
を確実に制限して電源の節電を図るとともに、電源の仮
停止時から電源の再投入時までの間、ダイナミックラン
ダムアクセスメモリにおける第１の領域の不要なリフレ
ッシュサイクルを確実に制限して、システム回復可能な
限り節電することが可能となる。
ダムアクセスメモリの第１の領域に対する前記リードオ
ンリメモリからの所定のプログラムまたはデータの転送
終了状態を判定して第１の電力制御手段が電源からリー
ドオンリメモリに供給される電力を遮断しつつ、電源の
仮停止時または電源の再投入状態を監視して、第２の電
力制御手段が第１の領域に対するリフレッシュサイクル
の停止および第１の領域に対するリードオンリメモリか
らの所定のプログラムまたはデータ転送再開を制御する
するので、リードオンリメモリに対する不要な電力供給
を確実に制限して電源の節電を図るとともに、電源の仮
停止時から電源の再投入時までの間、ダイナミックラン
ダムアクセスメモリにおける第１の領域の不要なリフレ
ッシュサイクルを確実に制限して、システム回復可能な
限り節電することが可能となる。
【００１６】
〔第１実施例〕図１は本発明の第１実施例を示すコンピ
ュータ装置のシステム構成を説明するブロック図であ
る。
ュータ装置のシステム構成を説明するブロック図であ
る。
【００１７】図において、１は通常動作時にシステムの
制御を司るところのＣＰＵ、２は前記ＣＰＵ１と接続さ
れデータの書込み／読出しが可能なデータ用ＤＲＡＭ、
３は前記ＣＰＵ１とバッファ６を介して接続されＲＯＭ
データのコピー後、ＲＯＭの代りに用いられるＲＯＭコ
ピー用ＤＲＡＭ、４は前記ＣＰＵ１とバッファ７を介し
て接続されるシステムＢＩＯＳや漢字フォントデータが
格納されているＲＯＭ、５は前記ＣＰＵ１の制御下また
は単体で各システム構成部への電源供給を制御するとこ
ろのパワー制御回路、６はＲＯＭコピー用ＤＲＡＭ３へ
の電源オフ時にＣＰＵバスと同ＤＲＡＭ３を電気的に切
り放すことが可能な双方向バッファ、バッファ、７はＲ
ＯＭ４への電源オフ時にＣＰＵバスとＲＯＭ４を電気的
に切り放すことが可能なリード専用バッファ、８は各デ
バイスに電源を供給する電源、９はパワー制御回路５の
信号によってＲＯＭコピー用ＤＲＡＭ３への電源供給を
制御するＭＯＳＦＥＴスイッチ、１０は前記パワー制御
回路５の信号によってＣＰＵ１への電源供給を制御する
ＭＯＳＦＥＴスイッチ、１１は前記パワー制御回路５の
信号によってＲＯＭ４への電源供給を制御するＭＯＳＦ
ＥＴスイッチ、１２は前記ＣＰＵ１のアドレス及び制御
信号に応じてメモリに対する制御を行うメモリ制御回路
である。
制御を司るところのＣＰＵ、２は前記ＣＰＵ１と接続さ
れデータの書込み／読出しが可能なデータ用ＤＲＡＭ、
３は前記ＣＰＵ１とバッファ６を介して接続されＲＯＭ
データのコピー後、ＲＯＭの代りに用いられるＲＯＭコ
ピー用ＤＲＡＭ、４は前記ＣＰＵ１とバッファ７を介し
て接続されるシステムＢＩＯＳや漢字フォントデータが
格納されているＲＯＭ、５は前記ＣＰＵ１の制御下また
は単体で各システム構成部への電源供給を制御するとこ
ろのパワー制御回路、６はＲＯＭコピー用ＤＲＡＭ３へ
の電源オフ時にＣＰＵバスと同ＤＲＡＭ３を電気的に切
り放すことが可能な双方向バッファ、バッファ、７はＲ
ＯＭ４への電源オフ時にＣＰＵバスとＲＯＭ４を電気的
に切り放すことが可能なリード専用バッファ、８は各デ
バイスに電源を供給する電源、９はパワー制御回路５の
信号によってＲＯＭコピー用ＤＲＡＭ３への電源供給を
制御するＭＯＳＦＥＴスイッチ、１０は前記パワー制御
回路５の信号によってＣＰＵ１への電源供給を制御する
ＭＯＳＦＥＴスイッチ、１１は前記パワー制御回路５の
信号によってＲＯＭ４への電源供給を制御するＭＯＳＦ
ＥＴスイッチ、１２は前記ＣＰＵ１のアドレス及び制御
信号に応じてメモリに対する制御を行うメモリ制御回路
である。
【００１８】この様に構成された第１の発明において、
ＤＲＡＭ３に対するＲＯＭ４からの所定のプログラムま
たはデータ転送終了状態をＣＰＵ１が判定してパワー制
御回路５，メモリ制御回路１２が電源８からＲＯＭ４に
供給される電力を遮断するので、リードオンリメモリか
らダイナミックランダムアクセスメモリに対する所定の
プログラムまたはデータの転送終了後における、リード
オンリメモリに対する不要な電力供給を確実に制限して
電源の節電を図ることが可能となる。
ＤＲＡＭ３に対するＲＯＭ４からの所定のプログラムま
たはデータ転送終了状態をＣＰＵ１が判定してパワー制
御回路５，メモリ制御回路１２が電源８からＲＯＭ４に
供給される電力を遮断するので、リードオンリメモリか
らダイナミックランダムアクセスメモリに対する所定の
プログラムまたはデータの転送終了後における、リード
オンリメモリに対する不要な電力供給を確実に制限して
電源の節電を図ることが可能となる。
【００１９】また、第２の発明においては、ＤＲＡＭ３
に対するＲＯＭ４からの所定のプログラムまたはデータ
転送の終了状態を判定してＣＰＵ１が電源８からＲＯＭ
４に供給される電力を遮断しつつ、かつ電源８の仮停止
時または電源の再投入状態を監視して、ＣＰＵ１がＤＲ
ＡＭ３への電源切断／再投入および前記ＤＲＡＭ３に対
するリードオンリメモリからの所定のプログラムまたは
データ転送再開を制御するので、リードオンリメモリに
対する不要な電力供給を確実に制限して電源の節電を図
るとともに、電源の仮停止時から電源の再投入時までの
間、第１のダイナミックランダムアクセスメモリにおけ
る不要なリフレッシュサイクルを確実に制限して、シス
テム回復可能な限り節電することが可能となる。
に対するＲＯＭ４からの所定のプログラムまたはデータ
転送の終了状態を判定してＣＰＵ１が電源８からＲＯＭ
４に供給される電力を遮断しつつ、かつ電源８の仮停止
時または電源の再投入状態を監視して、ＣＰＵ１がＤＲ
ＡＭ３への電源切断／再投入および前記ＤＲＡＭ３に対
するリードオンリメモリからの所定のプログラムまたは
データ転送再開を制御するので、リードオンリメモリに
対する不要な電力供給を確実に制限して電源の節電を図
るとともに、電源の仮停止時から電源の再投入時までの
間、第１のダイナミックランダムアクセスメモリにおけ
る不要なリフレッシュサイクルを確実に制限して、シス
テム回復可能な限り節電することが可能となる。
【００２０】以下、各部の動作について説明する。
【００２１】電源投入時、ＭＯＳＦＥＴスイッチ９〜１
１は全てオン状態となり、ＣＰＵ１によってＲＯＭ４の
データはＲＯＭコピー用ＤＲＡＭ３にコピーされる。コ
ピー完了後、ＣＰＵ１はメモリ制御回路１２を、以降の
ＲＯＭデータアクセスが全てＲＯＭコピー用ＤＲＡＭ３
に対して行われるように設定する。この結果、通常動作
時においては、ＲＯＭ４に対するアクセスは行われない
ため、ＣＰＵ１からパワー制御回路５に対してＭＯＳＦ
ＥＴスイッチ１１をオフするよう命令を出力し、ＲＯＭ
４の電源をオフする。
１は全てオン状態となり、ＣＰＵ１によってＲＯＭ４の
データはＲＯＭコピー用ＤＲＡＭ３にコピーされる。コ
ピー完了後、ＣＰＵ１はメモリ制御回路１２を、以降の
ＲＯＭデータアクセスが全てＲＯＭコピー用ＤＲＡＭ３
に対して行われるように設定する。この結果、通常動作
時においては、ＲＯＭ４に対するアクセスは行われない
ため、ＣＰＵ１からパワー制御回路５に対してＭＯＳＦ
ＥＴスイッチ１１をオフするよう命令を出力し、ＲＯＭ
４の電源をオフする。
【００２２】一方、サスペンド移行時には、ＣＰＵ１か
らパワー制御回路５に対してＭＯＳＦＥＴスイッチ１１
をオンするように命令を出して、ＲＯＭ４を動作可能と
した後、それ以降のＲＯＭデータアクセスがＲＯＭ用Ｄ
ＲＡＭ３ではなくＲＯＭ４に対して行われるようにメモ
リ制御回路１２に設定する。
らパワー制御回路５に対してＭＯＳＦＥＴスイッチ１１
をオンするように命令を出して、ＲＯＭ４を動作可能と
した後、それ以降のＲＯＭデータアクセスがＲＯＭ用Ｄ
ＲＡＭ３ではなくＲＯＭ４に対して行われるようにメモ
リ制御回路１２に設定する。
【００２３】この設定によって、メモリ制御回路１２は
ＲＯＭコピー用ＤＲＡＭ３に対するリフレッシュ動作を
中止する。その後、ＣＰＵ１からパワー制御回路５に対
してＭＯＳＦＥＴスイッチ９をオフするように命令を出
し、ＲＯＭコピー用ＤＲＡＭ３の電源をオフする。
ＲＯＭコピー用ＤＲＡＭ３に対するリフレッシュ動作を
中止する。その後、ＣＰＵ１からパワー制御回路５に対
してＭＯＳＦＥＴスイッチ９をオフするように命令を出
し、ＲＯＭコピー用ＤＲＡＭ３の電源をオフする。
【００２４】一方、レジューム時には、ＣＰＵ１からパ
ワー制御回路５に対してＭＯＳＦＥＴスイッチ９をオン
するように命令を出した後、メモリ制御回路１２に対し
てもＲＯＭ用ＤＲＡＭ３へのリフレッシュを再開するよ
うに設定を行う。その後、電源投入時と同様のＲＯＭデ
ータコピー処理を行うことで動作を再開する。
ワー制御回路５に対してＭＯＳＦＥＴスイッチ９をオン
するように命令を出した後、メモリ制御回路１２に対し
てもＲＯＭ用ＤＲＡＭ３へのリフレッシュを再開するよ
うに設定を行う。その後、電源投入時と同様のＲＯＭデ
ータコピー処理を行うことで動作を再開する。
【００２５】以上の処理によって、通常動作時のＲＯＭ
の消費電力とサスペンド中のＲＯＭコピー用ＤＲＡＭの
消費電力を節減することができる。
の消費電力とサスペンド中のＲＯＭコピー用ＤＲＡＭの
消費電力を節減することができる。
【００２６】以下、図２，図３を参照しながら本発明に
係るコンピュータ装置における電力制御動作について説
明する。
係るコンピュータ装置における電力制御動作について説
明する。
【００２７】図２は本発明に係るコンピュータ装置にお
ける第１の電力制御手順の一例を示すフローチャートで
ある。なお、（１）〜（４）は各ステップを示す。
ける第１の電力制御手順の一例を示すフローチャートで
ある。なお、（１）〜（４）は各ステップを示す。
【００２８】先ず、ＲＯＭ４からＤＲＡＭ３に所定のプ
ログラム（該電力制御手順を含む）またはデータを転送
する（１）。次いで、以後のＲＯＭデータアクセスがＤ
ＲＡＭ３に対して行われるようにメモリ制御回路１２に
設定する（２）。次いで、ＣＰＵ１からパワー制御回路
５に対してＲＯＭ４の電源オフを要求し（３）、ＲＯＭ
４の電源をオフして（４）、処理を終了する。
ログラム（該電力制御手順を含む）またはデータを転送
する（１）。次いで、以後のＲＯＭデータアクセスがＤ
ＲＡＭ３に対して行われるようにメモリ制御回路１２に
設定する（２）。次いで、ＣＰＵ１からパワー制御回路
５に対してＲＯＭ４の電源オフを要求し（３）、ＲＯＭ
４の電源をオフして（４）、処理を終了する。
【００２９】図３は本発明に係るコンピュータ装置にお
ける第２の電力制御手順の一例を示すフローチャートで
ある。なお、（１）〜（１０）は各ステップを示す。
ける第２の電力制御手順の一例を示すフローチャートで
ある。なお、（１）〜（１０）は各ステップを示す。
【００３０】先ず、ＲＯＭ４からＤＲＡＭ３に所定のプ
ログラム（該電力制御手順を含む）またはデータを転送
する（１）。次いで、以後のＲＯＭ４のデータアクセス
がＤＲＡＭ３に対して行われるように設定した後、ＲＯ
Ｍ４の電源をオフする（２）。
ログラム（該電力制御手順を含む）またはデータを転送
する（１）。次いで、以後のＲＯＭ４のデータアクセス
がＤＲＡＭ３に対して行われるように設定した後、ＲＯ
Ｍ４の電源をオフする（２）。
【００３１】次いで、電源仮停止要求がなされたかどう
かを判定し（３）、ＮＯならばその状態を保持し、ＹＥ
ＳならばＲＯＭ４の電源をオンし（４）、以後のＲＯＭ
データアクセスがＲＯＭ４に対して行われるように設定
し（５）、ＲＯＭコピー用のＤＲＡＭ３の領域に対する
リフレッシュサイクルを停止し（６）、ＲＯＭコピー用
ＤＲＡＭ３の電源をオフし（７）、電源際投入要求がな
されたかどうかを判定し（８）、ＮＯならばその状態を
保持し、ＹＥＳならばＲＯＭコピー用ＤＲＡＭの電源を
オンし（９）、ＲＯＭコピー用のＤＲＡＭ３の領域に対
するリフレッシュサイクルを再開して（１０）、ステッ
プ（１）に戻る。 〔第２実施例〕図４は本発明の第２実施例を示すコンピ
ュータ装置のシステム構成を説明するブロック図であ
り、図１と同一のものには同一の符号を付してある。
かを判定し（３）、ＮＯならばその状態を保持し、ＹＥ
ＳならばＲＯＭ４の電源をオンし（４）、以後のＲＯＭ
データアクセスがＲＯＭ４に対して行われるように設定
し（５）、ＲＯＭコピー用のＤＲＡＭ３の領域に対する
リフレッシュサイクルを停止し（６）、ＲＯＭコピー用
ＤＲＡＭ３の電源をオフし（７）、電源際投入要求がな
されたかどうかを判定し（８）、ＮＯならばその状態を
保持し、ＹＥＳならばＲＯＭコピー用ＤＲＡＭの電源を
オンし（９）、ＲＯＭコピー用のＤＲＡＭ３の領域に対
するリフレッシュサイクルを再開して（１０）、ステッ
プ（１）に戻る。 〔第２実施例〕図４は本発明の第２実施例を示すコンピ
ュータ装置のシステム構成を説明するブロック図であ
り、図１と同一のものには同一の符号を付してある。
【００３２】なお、図１に示した構成と比較して相違す
るのは、ＲＯＭコピー用ＤＲＡＭ３とバッファ６，ＲＯ
Ｍコピー用ＤＲＡＭへの電源供給用ＭＯＳＦＥＴスイッ
チ９を削除していある点と、図１に示すＤＲＡＭ２が、
ＲＯＭコピー用ＤＲＡＭとデータ用ＤＲＡＭの両方に使
用するＤＲＡＭである点である。
るのは、ＲＯＭコピー用ＤＲＡＭ３とバッファ６，ＲＯ
Ｍコピー用ＤＲＡＭへの電源供給用ＭＯＳＦＥＴスイッ
チ９を削除していある点と、図１に示すＤＲＡＭ２が、
ＲＯＭコピー用ＤＲＡＭとデータ用ＤＲＡＭの両方に使
用するＤＲＡＭである点である。
【００３３】この様に構成された第３の発明において、
ＤＲＡＭ２の第１の領域に対する前記ＲＯＭ４からの所
定のプログラムまたはデータ転送終了状態を判定してＣ
ＰＵ１が電源８からＲＯＭ４に供給される電力を遮断し
つつ、電源８の仮停止時または電源の再投入状態を監視
して、ＣＰＵ１，メモリ制御回路１２がＤＲＡＭ２の第
１の領域に対するリフレッシュサイクルの停止および第
１の領域に対するＲＯＭ４からの所定のプログラムまた
はデータ転送再開を制御するので、リードオンリメモリ
に対する不要な電力供給を確実に制限して電源の節電を
図るとともに、電源の仮停止時から電源の再投入時まで
の間、ダイナミックランダムアクセスメモリにおける第
１の領域の不要なリフレッシュサイクルを確実に制限し
て、システム回復可能な限り節電することが可能とな
る。図５は、図４に示したＤＲＡＭ２のメモリマップを
説明する図である。
ＤＲＡＭ２の第１の領域に対する前記ＲＯＭ４からの所
定のプログラムまたはデータ転送終了状態を判定してＣ
ＰＵ１が電源８からＲＯＭ４に供給される電力を遮断し
つつ、電源８の仮停止時または電源の再投入状態を監視
して、ＣＰＵ１，メモリ制御回路１２がＤＲＡＭ２の第
１の領域に対するリフレッシュサイクルの停止および第
１の領域に対するＲＯＭ４からの所定のプログラムまた
はデータ転送再開を制御するので、リードオンリメモリ
に対する不要な電力供給を確実に制限して電源の節電を
図るとともに、電源の仮停止時から電源の再投入時まで
の間、ダイナミックランダムアクセスメモリにおける第
１の領域の不要なリフレッシュサイクルを確実に制限し
て、システム回復可能な限り節電することが可能とな
る。図５は、図４に示したＤＲＡＭ２のメモリマップを
説明する図である。
【００３４】この図に示すように、同一のＤＲＡＭ２上
にＲＯＭコピー用エリアとデータ用エリアを持たせて、
システム構成部品点数の削減を図っている。
にＲＯＭコピー用エリアとデータ用エリアを持たせて、
システム構成部品点数の削減を図っている。
【００３５】また、本実施例では、説明をわかりやすく
するため、１Ｍバイトの容量を持ったＤＲＡＭの下位８
９６Ｋバイト（物理アドレス０００００Ｈ〜ＤＦＦＦＦ
Ｈに対応）をデータ用エリア、上位１２８Ｋバイト（物
理アドレスＥ００００Ｈ〜ＦＦＦＦＦＨに対応）をＲＯ
Ｍコピー用エリアとして定義する。
するため、１Ｍバイトの容量を持ったＤＲＡＭの下位８
９６Ｋバイト（物理アドレス０００００Ｈ〜ＤＦＦＦＦ
Ｈに対応）をデータ用エリア、上位１２８Ｋバイト（物
理アドレスＥ００００Ｈ〜ＦＦＦＦＦＨに対応）をＲＯ
Ｍコピー用エリアとして定義する。
【００３６】さらに、ＤＲＡＭ２を構成するＤＲＡＭ
は、物理的に、１Ｍ×１ビットや１Ｍ×４ビットといっ
た１Ｍのアドレス空間をとるものとする。
は、物理的に、１Ｍ×１ビットや１Ｍ×４ビットといっ
た１Ｍのアドレス空間をとるものとする。
【００３７】この場合、１Ｍのアドレス空間を有するＤ
ＲＡＭに対しては、１０ビットずつローアドレスとカラ
ムアドレスの２回に分けてアドレス指定を行い、データ
アクセスを行う。
ＲＡＭに対しては、１０ビットずつローアドレスとカラ
ムアドレスの２回に分けてアドレス指定を行い、データ
アクセスを行う。
【００３８】また、メモリリフレッシュ時においては１
０ビットのローアドレスを指定してリフレッシュを行
い、この時、指定されたローアドレスに対応する全カラ
ムのデータがリフレッシュされる（ＲＡＳオンリー・リ
フレッシュ）。
０ビットのローアドレスを指定してリフレッシュを行
い、この時、指定されたローアドレスに対応する全カラ
ムのデータがリフレッシュされる（ＲＡＳオンリー・リ
フレッシュ）。
【００３９】従って、全メモリエリアをリフレッシュす
るためには、「００００００００００Ｂ」から「１１１
１１１１１１１Ｂ」までの１０２４通りのリフレッシュ
アドレスを一定時間内に出力してやる必要がある。ここ
で、ＤＲＡＭ２に供給するローアドレスとカラムアドレ
スを仮に、図６に示すように振り分けることにする。
るためには、「００００００００００Ｂ」から「１１１
１１１１１１１Ｂ」までの１０２４通りのリフレッシュ
アドレスを一定時間内に出力してやる必要がある。ここ
で、ＤＲＡＭ２に供給するローアドレスとカラムアドレ
スを仮に、図６に示すように振り分けることにする。
【００４０】電源投入時、ＭＯＳＦＥＴスイッチ１０，
１１は全てオン状態となり、ＣＰＵ１によってＲＯＭ４
のデータはＤＲＡＭ２のＲＯＭコピー用エリアにコピー
される。コピー完了後、ＣＰＵ１はメモリ制御回路１２
を、以降のＲＯＭデータアクセスが全てＤＲＡＭ２のＲ
ＯＭコピー用エリアに対して行われるように設定する。
１１は全てオン状態となり、ＣＰＵ１によってＲＯＭ４
のデータはＤＲＡＭ２のＲＯＭコピー用エリアにコピー
される。コピー完了後、ＣＰＵ１はメモリ制御回路１２
を、以降のＲＯＭデータアクセスが全てＤＲＡＭ２のＲ
ＯＭコピー用エリアに対して行われるように設定する。
【００４１】この結果、通常動作時においては、ＲＯＭ
４に対するアクセスは行われないため、ＣＰＵ１からパ
ワー制御回路５に対してＭＯＳＦＥＴスイッチ１１をオ
フするように命令を出し、ＲＯＭ４の電源をオフする。
４に対するアクセスは行われないため、ＣＰＵ１からパ
ワー制御回路５に対してＭＯＳＦＥＴスイッチ１１をオ
フするように命令を出し、ＲＯＭ４の電源をオフする。
【００４２】一方、サスペンド以降時には、ＣＰＵ１か
らパワー制御回路５に対してＭＯＳＦＥＴスイッチ１１
をオンするように命令を出して、ＲＯＭ４を動作可能と
した後、それ以降のＲＯＭデータアクセスがＤＲＡＭ２
のＲＯＭコピー用エリアではなくＲＯＭ４に対して行わ
れるように、メモリ制御回路１２に設定する。さらに、
ＣＰＵ１はメモリ制御回路１２に対してＤＲＡＭ２のＲ
ＯＭコピー用エリアに対するリフレッシュ動作のみを中
止するように設定する。これは、リフレッシュサイクル
時のローアドレス出力を通常の「００００００００００
Ｂ」から「１１１１１１１１１１Ｂ」まではなく、図７
に示すように、「００００００００００Ｂ」から「１１
０１１１１１１１Ｂ」とすることで実現できる。
らパワー制御回路５に対してＭＯＳＦＥＴスイッチ１１
をオンするように命令を出して、ＲＯＭ４を動作可能と
した後、それ以降のＲＯＭデータアクセスがＤＲＡＭ２
のＲＯＭコピー用エリアではなくＲＯＭ４に対して行わ
れるように、メモリ制御回路１２に設定する。さらに、
ＣＰＵ１はメモリ制御回路１２に対してＤＲＡＭ２のＲ
ＯＭコピー用エリアに対するリフレッシュ動作のみを中
止するように設定する。これは、リフレッシュサイクル
時のローアドレス出力を通常の「００００００００００
Ｂ」から「１１１１１１１１１１Ｂ」まではなく、図７
に示すように、「００００００００００Ｂ」から「１１
０１１１１１１１Ｂ」とすることで実現できる。
【００４３】こうすることにより、単位時間当たりのＤ
ＲＡＭ２に対するリフレッシュサイクル数を、１０２４
回から８９６回へと減少させることが可能となり、消費
電力を削除することができる。
ＲＡＭ２に対するリフレッシュサイクル数を、１０２４
回から８９６回へと減少させることが可能となり、消費
電力を削除することができる。
【００４４】一方、レジューム時には、ＣＰＵ１からメ
モリ制御回路１２に対してＤＲＡＭ２のＲＯＭコピー用
エリアへのリフレッシュを再開するように設定を行う。
その後、電源投入時と同様のＲＯＭデータコピー処理を
行うことで動作を再開する。
モリ制御回路１２に対してＤＲＡＭ２のＲＯＭコピー用
エリアへのリフレッシュを再開するように設定を行う。
その後、電源投入時と同様のＲＯＭデータコピー処理を
行うことで動作を再開する。
【００４５】以上の処理によって、通常動作時のＲＯＭ
の消費電力とサスペンド中のＤＲＡＭリフレッシュに要
する消費電力を削除することができる。
の消費電力とサスペンド中のＤＲＡＭリフレッシュに要
する消費電力を削除することができる。
【００４６】なお、実使用の際のローアドレスは、本実
施例の場合、Ａ０〜Ａ６とＡ１７〜Ａ１９とすることが
好ましい。これは、ローアドレスとしてＡ１０〜Ａ１９
を選択するとＤＲＡＭの持つ頁モードアクセスの機能を
有効利用することができないためである。
施例の場合、Ａ０〜Ａ６とＡ１７〜Ａ１９とすることが
好ましい。これは、ローアドレスとしてＡ１０〜Ａ１９
を選択するとＤＲＡＭの持つ頁モードアクセスの機能を
有効利用することができないためである。
【００４７】以下、図８を参照しながら本発明に係るコ
ンピュータ装置における他の電力制御動作について説明
する。
ンピュータ装置における他の電力制御動作について説明
する。
【００４８】図８は本発明に係るコンピュータ装置にお
ける第３の電力制御手順の一例を示すフローチャートで
ある。なお、（１）〜（８）は各ステップを示す。
ける第３の電力制御手順の一例を示すフローチャートで
ある。なお、（１）〜（８）は各ステップを示す。
【００４９】先ず、ＲＯＭ４からＤＲＡＭ３に所定のプ
ログラム（該電力制御手順を含む）またはデータを転送
する（１）。次いで、以後のＲＯＭ４のデータアクセス
がＤＲＡＭ３に対して行われるように設定した後、ＲＯ
Ｍ４の電源をオフする（２）。
ログラム（該電力制御手順を含む）またはデータを転送
する（１）。次いで、以後のＲＯＭ４のデータアクセス
がＤＲＡＭ３に対して行われるように設定した後、ＲＯ
Ｍ４の電源をオフする（２）。
【００５０】次いで、電源仮停止要求がなされたかどう
かを判定し（３）、ＮＯならばその状態を保持し、ＹＥ
ＳならばＲＯＭ４の電源をオンし（４）、以後のＲＯＭ
データアクセスがＲＯＭ４に対して行われるように設定
し（５）、ＲＯＭコピー用のＤＲＡＭ３の領域に対する
リフレッシュサイクルを停止し（６）、電源再投入要求
がなされたかどうかを判定し（７）、ＮＯならばその状
態を保持し、ＹＥＳならばＲＯＭコピー用のＤＲＡＭ３
の領域に対するリフレッシュサイクルを再開して
（８）、ステップ（１）に戻る。
かを判定し（３）、ＮＯならばその状態を保持し、ＹＥ
ＳならばＲＯＭ４の電源をオンし（４）、以後のＲＯＭ
データアクセスがＲＯＭ４に対して行われるように設定
し（５）、ＲＯＭコピー用のＤＲＡＭ３の領域に対する
リフレッシュサイクルを停止し（６）、電源再投入要求
がなされたかどうかを判定し（７）、ＮＯならばその状
態を保持し、ＹＥＳならばＲＯＭコピー用のＤＲＡＭ３
の領域に対するリフレッシュサイクルを再開して
（８）、ステップ（１）に戻る。
【００５１】
【発明の効果】以上説明したように、本発明に係る第１
の発明によれば、ダイナミックランダムアクセスメモリ
に対するリードオンリメモリからの所定のプログラムま
たはデータ転送終了状態を判定して電力制御手段が電源
からリードオンリメモリに供給される電力を遮断するの
で、リードオンリメモリからダイナミックランダムアク
セスメモリに対する所定のプログラムまたはデータ転送
終了後における、リードオンリメモリに対する不要な電
力供給を確実に制限して電源の節電を図ることができ
る。
の発明によれば、ダイナミックランダムアクセスメモリ
に対するリードオンリメモリからの所定のプログラムま
たはデータ転送終了状態を判定して電力制御手段が電源
からリードオンリメモリに供給される電力を遮断するの
で、リードオンリメモリからダイナミックランダムアク
セスメモリに対する所定のプログラムまたはデータ転送
終了後における、リードオンリメモリに対する不要な電
力供給を確実に制限して電源の節電を図ることができ
る。
【００５２】第２の発明によれば、第１のダイナミック
ランダムアクセスメモリに対するリードオンリメモリか
らの所定のプログラムまたはデータ転送終了状態を判定
して第１の電力制御手段が電源からリードオンリメモリ
に供給される電力を遮断しつつ、かつ電源の仮停止時ま
たは電源の再投入状態を監視して、第２の電力制御手段
が第１のダイナミックランダムアクセスメモリへの電源
切断／再投入および前記第１のダイナミックランダムア
クセスメモリに対するリードオンリメモリからの所定の
プログラムまたはデータ転送再開を制御するので、リー
ドオンリメモリに対する不要な電力供給を確実に制限し
て電源の節電を図るとともに、電源の仮停止時から電源
の再投入時までの間、第１のダイナミックランダムアク
セスメモリにおける不要なリフレッシュサイクルを確実
に制限して、システム回復可能な限り節電することがで
きる。
ランダムアクセスメモリに対するリードオンリメモリか
らの所定のプログラムまたはデータ転送終了状態を判定
して第１の電力制御手段が電源からリードオンリメモリ
に供給される電力を遮断しつつ、かつ電源の仮停止時ま
たは電源の再投入状態を監視して、第２の電力制御手段
が第１のダイナミックランダムアクセスメモリへの電源
切断／再投入および前記第１のダイナミックランダムア
クセスメモリに対するリードオンリメモリからの所定の
プログラムまたはデータ転送再開を制御するので、リー
ドオンリメモリに対する不要な電力供給を確実に制限し
て電源の節電を図るとともに、電源の仮停止時から電源
の再投入時までの間、第１のダイナミックランダムアク
セスメモリにおける不要なリフレッシュサイクルを確実
に制限して、システム回復可能な限り節電することがで
きる。
【００５３】第３の発明によれば、ダイナミックランダ
ムアクセスメモリの第１の領域に対する前記リードオン
リメモリからの所定のプログラムまたはデータ転送終了
状態を判定して第１の電力制御手段が電源からリードオ
ンリメモリに供給される電力を遮断しつつ、電源の仮停
止時または電源の再投入状態を監視して、第２の電力制
御手段が第１の領域に対するリフレッシュサイクルの停
止および第１の領域に対するリードオンリメモリからの
所定のプログラムまたはデータ転送再開を制御するする
ので、リードオンリメモリに対する不要な電力供給を確
実に制限して電源の節電を図るとともに、電源の仮停止
時から電源の再投入時までの間、ダイナミックランダム
アクセスメモリにおける第１の領域の不要なリフレッシ
ュサイクルを確実に制限して、システム回復可能な限り
節電することができる。
ムアクセスメモリの第１の領域に対する前記リードオン
リメモリからの所定のプログラムまたはデータ転送終了
状態を判定して第１の電力制御手段が電源からリードオ
ンリメモリに供給される電力を遮断しつつ、電源の仮停
止時または電源の再投入状態を監視して、第２の電力制
御手段が第１の領域に対するリフレッシュサイクルの停
止および第１の領域に対するリードオンリメモリからの
所定のプログラムまたはデータ転送再開を制御するする
ので、リードオンリメモリに対する不要な電力供給を確
実に制限して電源の節電を図るとともに、電源の仮停止
時から電源の再投入時までの間、ダイナミックランダム
アクセスメモリにおける第１の領域の不要なリフレッシ
ュサイクルを確実に制限して、システム回復可能な限り
節電することができる。
【００５４】従って、ダイナミックランダムアクセスメ
モリ，リードオンリメモリを電源からの電力供給で作動
して所定のデータ処理を行うコンピュータ装置における
節電効果をデータ処理に支障を与えることなく格段に向
上できるという効果を奏する。
モリ，リードオンリメモリを電源からの電力供給で作動
して所定のデータ処理を行うコンピュータ装置における
節電効果をデータ処理に支障を与えることなく格段に向
上できるという効果を奏する。
【図１】本発明の第１実施例を示すコンピュータ装置の
システム構成を説明するブロック図である。
システム構成を説明するブロック図である。
【図２】本発明に係るコンピュータ装置における第１の
電力制御手順の一例を示すフローチャートである。
電力制御手順の一例を示すフローチャートである。
【図３】本発明に係るコンピュータ装置における第２の
電力制御手順の一例を示すフローチャートである。
電力制御手順の一例を示すフローチャートである。
【図４】本発明の第２実施例を示すコンピュータ装置の
システム構成を説明するブロック図である。
システム構成を説明するブロック図である。
【図５】図４に示したＤＲＡＭのメモリマップを説明す
る図である。
る図である。
【図６】図４に示したＤＲＡＭへのローアドレス割り振
る状態を説明する図である。
る状態を説明する図である。
【図７】図４に示したＤＲＡＭへに対する各動作時のリ
フレッシュアドレス範囲を説明する図である。
フレッシュアドレス範囲を説明する図である。
【図８】本発明に係るコンピュータ装置における第３の
電力制御手順の一例を示すフローチャートである。
電力制御手順の一例を示すフローチャートである。
１ ＣＰＵ ２ ＤＲＡＭ ３ ＤＲＡＭ ４ ＲＯＭ ５ パワー制御回路 ６ バッファ ７ バッファ ８ 電源 ９ ＦＥＴスイッチ １０ ＦＥＴスイッチ １１ ＦＥＴスイッチ １２ メモリ制御回路
Claims (3)
- 【請求項１】 電源から供給される電力により作動する
コンピュータ装置において、所定のプログラムまたはデ
ータが記憶されたリードオンリメモリと、前記電源の投
入により前記リードオンリメモリから転送される所定の
プログラムまたはデータを記憶するダイナミックランダ
ムアクセスメモリと、前記ダイナミックランダムアクセ
スメモリに対する前記リードオンリメモリからの所定の
プログラムまたはデータ転送終了状態を判定して前記電
源から前記リードオンリメモリに供給される電力を遮断
する電力制御手段とを具備したことを特徴とするコンピ
ュータ装置。 - 【請求項２】 電源から供給される電力により作動する
コンピュータ装置において、所定のプログラムまたはデ
ータが記憶されたリードオンリメモリと、前記電源の投
入により前記リードオンリメモリから転送される所定の
プログラムまたはデータを記憶する第１のダイナミック
ランダムアクセスメモリと、所定のワーク情報を記憶す
る第２のダイナミックランダムアクセスメモリと、前記
第１のダイナミックランダムアクセスメモリに対する前
記リードオンリメモリからの所定のプログラムまたはデ
ータ転送終了状態を判定して前記電源から前記リードオ
ンリメモリに供給される電力を遮断する第１の電力制御
手段と、前記電源の仮停止時または電源の再投入状態を
監視して、前記第１のダイナミックランダムアクセスメ
モリへの電源切断／再投入および前記第１のダイナミッ
クランダムアクセスメモリに対する前記リードオンリメ
モリからの所定のプログラムまたはデータ転送再開を制
御する第２の電力制御手段とを具備したことを特徴とす
るコンピュータ装置。 - 【請求項３】 電源から供給される電力により作動する
コンピュータ装置において、所定のプログラムまたはデ
ータが記憶されたリードオンリメモリと、前記電源の投
入により前記リードオンリメモリから転送される所定の
プログラムまたはデータを第１アドレスから記憶する第
１の領域および所定のワーク情報を第２のアドレスから
記憶する第２の領域に分割可能なダイナミックランダム
アクセスメモリと、前記ダイナミックランダムアクセス
メモリの第１の領域に対する前記リードオンリメモリか
らの所定のプログラムまたはデータ転送終了状態を判定
して前記電源から前記リードオンリメモリに供給される
電力を遮断する第１の電力制御手段と、前記電源の仮停
止時または電源の再投入状態を監視して、前記第１の領
域に対するリフレッシュサイクルの停止および前記第１
の領域に対する前記リードオンリメモリからの所定のプ
ログラムまたはデータ転送再開を制御する第２の電力制
御手段とを具備したことを特徴とするコンピュータ装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5273702A JPH07129287A (ja) | 1993-11-01 | 1993-11-01 | コンピュータ装置 |
| US08/895,103 US5781782A (en) | 1993-11-01 | 1997-07-16 | Electronic device with a power saving function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5273702A JPH07129287A (ja) | 1993-11-01 | 1993-11-01 | コンピュータ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07129287A true JPH07129287A (ja) | 1995-05-19 |
Family
ID=17531370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5273702A Pending JPH07129287A (ja) | 1993-11-01 | 1993-11-01 | コンピュータ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5781782A (ja) |
| JP (1) | JPH07129287A (ja) |
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| JP2007200549A (ja) * | 1999-11-09 | 2007-08-09 | Fujitsu Ltd | 半導体記憶装置、その動作方法、その制御方法、メモリシステムおよびメモリの制御方法 |
| US8069316B2 (en) | 2007-08-28 | 2011-11-29 | Samsung Electronics Co., Ltd. | Computer system, control method thereof and data processing apparatus |
| JP2014109993A (ja) * | 2012-12-04 | 2014-06-12 | Alpine Electronics Inc | メモリシステム |
Families Citing this family (18)
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