JP2732890B2 - データ処理装置のスタンバイ方式 - Google Patents
データ処理装置のスタンバイ方式Info
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- JP2732890B2 JP2732890B2 JP1100249A JP10024989A JP2732890B2 JP 2732890 B2 JP2732890 B2 JP 2732890B2 JP 1100249 A JP1100249 A JP 1100249A JP 10024989 A JP10024989 A JP 10024989A JP 2732890 B2 JP2732890 B2 JP 2732890B2
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- JP
- Japan
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- address
- controller
- standby state
- program
- standby
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ処理装置のスタンバイ方式に係り、
特に、処理プログラムデータをROMから読み出し、これ
をアドレスバスの出力で選択された被制御機器に与える
ようにしたデータ処理装置を、被制御機器を選択してい
る状態でスタンバイ状態とする際の消費電力を低減させ
るようにしたデータ処理装置のスタンバイ方式に関す
る。
特に、処理プログラムデータをROMから読み出し、これ
をアドレスバスの出力で選択された被制御機器に与える
ようにしたデータ処理装置を、被制御機器を選択してい
る状態でスタンバイ状態とする際の消費電力を低減させ
るようにしたデータ処理装置のスタンバイ方式に関す
る。
この種のデータ処理装置における制御装置のコントロ
ーラとしては、８ビツトあるいは16ビツトALU,RAM,A/D
コンバータ，多機能タイマ／イベント・カウンタ，汎用
シリアル・インターフエースなどを１チツプに集積し、
さらに外部にメモリ（ROM/RAM）を拡張でき,64Kバイト
までの外部ないし内部メモリを直接アドレス可能、かつ
スタンバイ機能を有する低消費電力でのデータ保持がで
きるCMOSの，たとえばμPD78C10等（日本電気製）,HD63
01V等（日立製作所製）などが用いられる。
ーラとしては、８ビツトあるいは16ビツトALU,RAM,A/D
コンバータ，多機能タイマ／イベント・カウンタ，汎用
シリアル・インターフエースなどを１チツプに集積し、
さらに外部にメモリ（ROM/RAM）を拡張でき,64Kバイト
までの外部ないし内部メモリを直接アドレス可能、かつ
スタンバイ機能を有する低消費電力でのデータ保持がで
きるCMOSの，たとえばμPD78C10等（日本電気製）,HD63
01V等（日立製作所製）などが用いられる。
上記のようなコントローラを用いたデータ処理装置で
は、複数の被制御機器のうちの少なくとも一つを選択す
ると、選択された被制御機器は動作状態（アクテイブ状
態）となり、非動作状態と比べて電流が多く流れるよう
な構成となつている。
は、複数の被制御機器のうちの少なくとも一つを選択す
ると、選択された被制御機器は動作状態（アクテイブ状
態）となり、非動作状態と比べて電流が多く流れるよう
な構成となつている。
そして、コントローラがスタンバイ状態となつたとき
にも選択された制御機器はアクテイブ状態を保持するこ
とになる。
にも選択された制御機器はアクテイブ状態を保持するこ
とになる。
従来の上記データ処理装置においては、コントローラ
が複数の被制御機器の中の少なくとも１つをアクセスし
ているときにスタンバイ状態（スタンバイモード）に入
ると、アドレスバス上のアドレスが複数の被制御機器の
中の少なくとも１つをアクセスした状態で停止してしま
う。このとき、コントローラに接続されているバスの
内、データバスはインピーダンスの状態になるが、アド
レスバスは次のアドレスを保持し続けることから、アド
レスビットの全部がハイ（Ｈ）状態にならず、アドレス
バスはハイインピーダンスあるいはハイレベルにならな
い。このため、アドレスバスに保持されたアドレスに該
当する被制御機器は、アクティブ状態を維持することに
なって多くの電流が流れ続け、データ処理装置の低消費
電力化が困難になるという問題がある。
が複数の被制御機器の中の少なくとも１つをアクセスし
ているときにスタンバイ状態（スタンバイモード）に入
ると、アドレスバス上のアドレスが複数の被制御機器の
中の少なくとも１つをアクセスした状態で停止してしま
う。このとき、コントローラに接続されているバスの
内、データバスはインピーダンスの状態になるが、アド
レスバスは次のアドレスを保持し続けることから、アド
レスビットの全部がハイ（Ｈ）状態にならず、アドレス
バスはハイインピーダンスあるいはハイレベルにならな
い。このため、アドレスバスに保持されたアドレスに該
当する被制御機器は、アクティブ状態を維持することに
なって多くの電流が流れ続け、データ処理装置の低消費
電力化が困難になるという問題がある。
本発明は、上記問題点を解決するもので、その目的
は、スタンバイ状態に入るとき、アドレスバスに送出さ
れているアドレスによる被制御機器のアクセスを停止
し、上記被制御機器に流れる電流を少なくしてデータ処
理装置の消費電力を大幅に低減させるようにしたデータ
処理装置のスタンバイ方式を提供することにある。
は、スタンバイ状態に入るとき、アドレスバスに送出さ
れているアドレスによる被制御機器のアクセスを停止
し、上記被制御機器に流れる電流を少なくしてデータ処
理装置の消費電力を大幅に低減させるようにしたデータ
処理装置のスタンバイ方式を提供することにある。
上記目的は、内部RAMを具備するコントローラと、ROM
装置を含む複数の被制御機器と、上記コントローラと上
記複数の被制御機器との間にそれぞれ接続されるアドレ
スバス及びデータバスと、上記アドレスバスの一部に接
続され、上記複数の被制御機器に選択情報を供給するア
ドレスデコーダとからなり、上記内部RAMのアドレスと
上記複数の被制御機器のアドレスをそれぞれ異ならせた
データ処理装置のスタンバイ方式であって、上記ROM装
置は、上記コントローラが上記複数の被制御機器の少な
くとも１つのアクセス時にスタンバイ状態に入るとき、
上記コントローラを上記スタンバイ状態にし、また、上
記コントローラがスタンバイ状態を解除するとき、上記
スタンバイ状態に入る際にアクセスしていた上記被制御
機器を再選択するプログラムを収納しており、上記コン
トローラは、前記スタンバイ状態に入るとき、上記プロ
グラムの一部乃至全部を上記ROM装置から読み込んで上
記内部RAMに複写し、上記内部RAMのアドレスを選択して
上記複写したプログラムを実行することにより、上記ア
ドレスデコーダに接続されたアドレスバスにハイインピ
ーダンスあるいはハイレベルを示すアドレスを送出した
後でスタンバイ状態に入り、上記スタンバイ状態を解除
するとき、上記内部RAMに複写したプログラムの実行を
再開することによって、上記アドレスデコーダに接続さ
れたアドレスバスに、上記スタンバイ状態に入ったとき
に上記複数の被制御機器の少なくとも１つを選択したア
ドレスを供給することによって達成される。
装置を含む複数の被制御機器と、上記コントローラと上
記複数の被制御機器との間にそれぞれ接続されるアドレ
スバス及びデータバスと、上記アドレスバスの一部に接
続され、上記複数の被制御機器に選択情報を供給するア
ドレスデコーダとからなり、上記内部RAMのアドレスと
上記複数の被制御機器のアドレスをそれぞれ異ならせた
データ処理装置のスタンバイ方式であって、上記ROM装
置は、上記コントローラが上記複数の被制御機器の少な
くとも１つのアクセス時にスタンバイ状態に入るとき、
上記コントローラを上記スタンバイ状態にし、また、上
記コントローラがスタンバイ状態を解除するとき、上記
スタンバイ状態に入る際にアクセスしていた上記被制御
機器を再選択するプログラムを収納しており、上記コン
トローラは、前記スタンバイ状態に入るとき、上記プロ
グラムの一部乃至全部を上記ROM装置から読み込んで上
記内部RAMに複写し、上記内部RAMのアドレスを選択して
上記複写したプログラムを実行することにより、上記ア
ドレスデコーダに接続されたアドレスバスにハイインピ
ーダンスあるいはハイレベルを示すアドレスを送出した
後でスタンバイ状態に入り、上記スタンバイ状態を解除
するとき、上記内部RAMに複写したプログラムの実行を
再開することによって、上記アドレスデコーダに接続さ
れたアドレスバスに、上記スタンバイ状態に入ったとき
に上記複数の被制御機器の少なくとも１つを選択したア
ドレスを供給することによって達成される。
ROM装置は、コントローラが複数の被制御機器の少な
くとも１つのアクセス時にスタンバイ状態に入るとき、
コントローラをスタンバイ状態にし、また、コントロー
ラがスタンバイ状態を解除するとき、スタンバイ状態に
入る際にアクセスしていた被制御機器を再選択するプロ
グラムを収納しており、コントローラはスタンバイ状態
に入るとき、このプログラムの一部乃至全部をROM装置
から読み込んで内部RAMに複写し、アドレスデコーダに
接続されたアドレスバスに内部RAMのアドレス、即ち、
アドレスビットの全部がハイ（Ｈ）状態のアドレスを送
出する。このとき、被制御機器は、選択状態から解除さ
れるので非アクティブ状態になり、上記被制御機器を流
れる電流が少なくなり、データ処理装置の消費電力が大
幅に低減する。一方、コントローラは、スタンバイ状態
を解除するとき、内部RAMに複写されたプログラムを再
実行し、それによってアドレスデコーダに接続されたア
ドレスバスのアドレスをスタンバイ状態に入るときの状
態に戻し、以前に選択されている被制御機器へのアクセ
スを開始する。
くとも１つのアクセス時にスタンバイ状態に入るとき、
コントローラをスタンバイ状態にし、また、コントロー
ラがスタンバイ状態を解除するとき、スタンバイ状態に
入る際にアクセスしていた被制御機器を再選択するプロ
グラムを収納しており、コントローラはスタンバイ状態
に入るとき、このプログラムの一部乃至全部をROM装置
から読み込んで内部RAMに複写し、アドレスデコーダに
接続されたアドレスバスに内部RAMのアドレス、即ち、
アドレスビットの全部がハイ（Ｈ）状態のアドレスを送
出する。このとき、被制御機器は、選択状態から解除さ
れるので非アクティブ状態になり、上記被制御機器を流
れる電流が少なくなり、データ処理装置の消費電力が大
幅に低減する。一方、コントローラは、スタンバイ状態
を解除するとき、内部RAMに複写されたプログラムを再
実行し、それによってアドレスデコーダに接続されたア
ドレスバスのアドレスをスタンバイ状態に入るときの状
態に戻し、以前に選択されている被制御機器へのアクセ
スを開始する。
以下、本発明の実施例を図面を参照して説明する。
第１図は本発明によるデータ処理装置の一実施例のブ
ロツク図であつて、１はコントローラ、10はCPU、11は
内部RAM、２はROM、３は外部RAM、４はアドレスバス（A
0〜A15）、５はデータバス（D0〜D7）、６はアドレスデ
コーダ,7a,7b,7c,7d,7e,7f・・は被制御装置の選択ライ
ンである。なお、ROM2と外部RAM3も共にコントローラ１
で制御される被制御機器である。
ロツク図であつて、１はコントローラ、10はCPU、11は
内部RAM、２はROM、３は外部RAM、４はアドレスバス（A
0〜A15）、５はデータバス（D0〜D7）、６はアドレスデ
コーダ,7a,7b,7c,7d,7e,7f・・は被制御装置の選択ライ
ンである。なお、ROM2と外部RAM3も共にコントローラ１
で制御される被制御機器である。
同図において、コントローラ１と、ROM2,外部RAM3,お
よびその他の被制御機器は、アドレスバス４とデータバ
ス５を介して接続され、アドレスバス４の一部に接続さ
れたアドレスデコーダ６からの信号で選択されるように
構成されている。
よびその他の被制御機器は、アドレスバス４とデータバ
ス５を介して接続され、アドレスバス４の一部に接続さ
れたアドレスデコーダ６からの信号で選択されるように
構成されている。
ROM2には外部機器の処理プログラム，その他の各種の
処理プログラムが格納されている。
処理プログラムが格納されている。
第２図，第３図は、本発明に用いられるROM2、外部RA
M3、内部RAM11におけるメモリエリアを示すもので、20
はROM2のメモリエリア、200はROM2内のスタンバイ用プ
ログラムエリア、30は外部RAM3のメモリエリア、110は
内部RAM11のメモリエリアであり、210はROM2内のスタン
バイ用プログラムエリア200の一部のエリア、120は内部
RAM11のメモリエリア110におけるスタンバイ用プログラ
ムを複写したエリアである。
M3、内部RAM11におけるメモリエリアを示すもので、20
はROM2のメモリエリア、200はROM2内のスタンバイ用プ
ログラムエリア、30は外部RAM3のメモリエリア、110は
内部RAM11のメモリエリアであり、210はROM2内のスタン
バイ用プログラムエリア200の一部のエリア、120は内部
RAM11のメモリエリア110におけるスタンバイ用プログラ
ムを複写したエリアである。
第２図及び第３図に示されるように、本実施例におい
ては、ROM2のメモリエリア20のアドレスを0000〜に、外
部RAM3のメモリエリア30のアドレスを8000〜に、内部RA
M11のメモリエリア110のアドレスをFF0〜FFFFになるよ
うに設定している。この場合、内部RAM11のメモリエリ
ア110のアドレスはFF00〜FFFFに固定されているが、ROM
2のメモリエリア20のアドレス及び外部RAM3のメモリエ
リア30のアドレスは選択可能になっている。
ては、ROM2のメモリエリア20のアドレスを0000〜に、外
部RAM3のメモリエリア30のアドレスを8000〜に、内部RA
M11のメモリエリア110のアドレスをFF0〜FFFFになるよ
うに設定している。この場合、内部RAM11のメモリエリ
ア110のアドレスはFF00〜FFFFに固定されているが、ROM
2のメモリエリア20のアドレス及び外部RAM3のメモリエ
リア30のアドレスは選択可能になっている。
コントローラ（CPU）１はROMエリア20に格納されてい
るプログラムデータを読み出しながら被制御機器の制御
等の処理を行つて行く。
るプログラムデータを読み出しながら被制御機器の制御
等の処理を行つて行く。
以下第１図の動作を第２図，第３図と共に説明する。
コントローラ（CPU）１はROMエリア20に格納されてい
るプログラムデータを読み出しながら被制御機器の制御
等の処理を行つて行く。
るプログラムデータを読み出しながら被制御機器の制御
等の処理を行つて行く。
そして、コントローラ１は、スタンバイモードに入る
ときに、ROM2のメモリエリア20に格納されているスタン
バイ用プログラムの一部あるいは全部をアドレスバス４
を介して読み込み、内部RAM11のメモリエリア110に記憶
（複写）する。コントローラ１は、この複写が終了する
と、内部RAM11のアドレス指定を行い、内部RAM11のメモ
リエリア110に複写されたスタンバイ用プログラムを読
み出しながら所要の処理を実行し、スタンバイモードへ
の移行の命令（ストップ命令等）を実行した際にスタン
バイ状態になる。
ときに、ROM2のメモリエリア20に格納されているスタン
バイ用プログラムの一部あるいは全部をアドレスバス４
を介して読み込み、内部RAM11のメモリエリア110に記憶
（複写）する。コントローラ１は、この複写が終了する
と、内部RAM11のアドレス指定を行い、内部RAM11のメモ
リエリア110に複写されたスタンバイ用プログラムを読
み出しながら所要の処理を実行し、スタンバイモードへ
の移行の命令（ストップ命令等）を実行した際にスタン
バイ状態になる。
このとき、コントローラ１は、アドレスデコーダ６に
接続されているアドレスバス４に送出されるアドレスを
内部RAM11のアドレス、即ち、アドレスビットの全部を
ハイ（Ｈ）状態にし、アドレスデコーダ６で選択されて
いる被制御機器の選択を停止し、当該被制御機器のアク
セスを停止する。
接続されているアドレスバス４に送出されるアドレスを
内部RAM11のアドレス、即ち、アドレスビットの全部を
ハイ（Ｈ）状態にし、アドレスデコーダ６で選択されて
いる被制御機器の選択を停止し、当該被制御機器のアク
セスを停止する。
内部RAM11にコピーされたプログラムには、スタンバ
イ状態に入る時点で選択されるべき次の被制御機器のア
ドレスも保持されている。
イ状態に入る時点で選択されるべき次の被制御機器のア
ドレスも保持されている。
これにより、スタンバイモードにおいては、被制御機
器に流れる電流が抑えられる。
器に流れる電流が抑えられる。
スタンバイモードから処理モードに入る時（戻る時）
は、コントローラ１のCPU10は内部RAM11のコピーエリア
120をアクセスする。
は、コントローラ１のCPU10は内部RAM11のコピーエリア
120をアクセスする。
上記のように、コピーエリアにはスタンバイモードに
入る時点の次に選択されるべき被制御機器のアドレスが
保持されているので、スタンバイモードの解除が行われ
ると、このアドレスがアドレスバス４を介してアドレス
デコーダ６に供給され、デコードされて選択ライン7a〜
7fにより所定の被制御機器が選択される。
入る時点の次に選択されるべき被制御機器のアドレスが
保持されているので、スタンバイモードの解除が行われ
ると、このアドレスがアドレスバス４を介してアドレス
デコーダ６に供給され、デコードされて選択ライン7a〜
7fにより所定の被制御機器が選択される。
以上説明したように、本発明によれば、コントローラ
は、スタンバイモードに入る際に、コントローラをスタ
ンバイモードに入らせるとともに、スタンバイモード解
除時にスタンバイモードに入る際にアクセスしていた被
制御機器を再選択するプログラムの一部もしくは全部を
内部RAMに転送複写し、複写後に内部RAMのアドレスを選
択して、アドレスデコーダに接続されているアドレスバ
スのアドレスを全部ハイ（Ｈ）状態のアドレスビットに
し、選択されていた被制御機器の選択を停止するように
しているので、上記選択されている被制御機器に電流が
流れることがなく、データ処理装置の省電力化を図るこ
とができるという効果がある。
は、スタンバイモードに入る際に、コントローラをスタ
ンバイモードに入らせるとともに、スタンバイモード解
除時にスタンバイモードに入る際にアクセスしていた被
制御機器を再選択するプログラムの一部もしくは全部を
内部RAMに転送複写し、複写後に内部RAMのアドレスを選
択して、アドレスデコーダに接続されているアドレスバ
スのアドレスを全部ハイ（Ｈ）状態のアドレスビットに
し、選択されていた被制御機器の選択を停止するように
しているので、上記選択されている被制御機器に電流が
流れることがなく、データ処理装置の省電力化を図るこ
とができるという効果がある。
第１図は本発明によるデータ処理装置の一実施例のブロ
ツク図、第２図，第３図は本発明の一実施例におけるメ
モリエリアの説明図である。 １……コントローラ、10……中央処理装置（CPU）、11
……内部RAM、２……ROM、３……外部RAM、４……アド
レスバス（A0〜A15）、５……データバス（D0〜D7）、
６……アドレスデコーダ、7a,7b,7c,7d,7e,7f……被制
御装置の選択ライン。
ツク図、第２図，第３図は本発明の一実施例におけるメ
モリエリアの説明図である。 １……コントローラ、10……中央処理装置（CPU）、11
……内部RAM、２……ROM、３……外部RAM、４……アド
レスバス（A0〜A15）、５……データバス（D0〜D7）、
６……アドレスデコーダ、7a,7b,7c,7d,7e,7f……被制
御装置の選択ライン。
Claims (1)
- 【請求項１】内部RAMを具備するコントローラと、ROM装
置を含む複数の被制御機器と、上記コントローラと上記
複数の被制御機器との間にそれぞれ接続されるアドレス
バス及びデータバスと、上記アドレスバスの一部に接続
され、上記複数の被制御機器に選択情報を供給するアド
レスデコーダとからなり、上記内部RAMのアドレスと上
記複数の被制御機器のアドレスをそれぞれ異ならせたデ
ータ処理装置のスタンバイ方式であって、上記ROM装置
は、上記コントローラが上記複数の被制御機器の少なく
とも１つのアクセス時にスタンバイ状態に入るとき、上
記コントローラを上記スタンバイ状態にし、また、上記
コントローラがスタンバイ状態を解除するとき、上記ス
タンバイ状態に入る際にアクセスしていた上記被制御機
器を再選択するプログラムを収納しており、上記コント
ローラは、前記スタンバイ状態に入るとき、上記プログ
ラムの一部乃至全部を上記ROM装置から読み込んで上記
内部RAMに複写し、上記内部RAMのアドレスを選択して上
記複写したプログラムを実行することにより、上記アド
レスデコーダに接続されたアドレスバスにハイインピー
ダンスあるいはハイレベルを示すアドレスを送出した後
でスタンバイ状態に入り、上記スタンバイ状態を解除す
るとき、上記内部RAMに複写したプログラムの実行を再
開することによって、上記アドレスデコーダに接続され
たアドレスバスに、上記スタンバイ状態に入ったときに
上記複数の被制御機器の少なくとも１つを選択したアド
レスを供給することを特徴とするデータ処理装置のスタ
ンバイ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1100249A JP2732890B2 (ja) | 1989-04-21 | 1989-04-21 | データ処理装置のスタンバイ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1100249A JP2732890B2 (ja) | 1989-04-21 | 1989-04-21 | データ処理装置のスタンバイ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02280216A JPH02280216A (ja) | 1990-11-16 |
| JP2732890B2 true JP2732890B2 (ja) | 1998-03-30 |
Family
ID=14268956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1100249A Expired - Lifetime JP2732890B2 (ja) | 1989-04-21 | 1989-04-21 | データ処理装置のスタンバイ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2732890B2 (ja) |
-
1989
- 1989-04-21 JP JP1100249A patent/JP2732890B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02280216A (ja) | 1990-11-16 |
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