JPH0981500A - 仮想ｄｍａ転送方法 - Google Patents
仮想ｄｍａ転送方法Info
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- JPH0981500A JPH0981500A JP26488595A JP26488595A JPH0981500A JP H0981500 A JPH0981500 A JP H0981500A JP 26488595 A JP26488595 A JP 26488595A JP 26488595 A JP26488595 A JP 26488595A JP H0981500 A JPH0981500 A JP H0981500A
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Abstract
(57)【要約】 （修正有）
【課題】 ＤＭＡ転送中における共通バス５の使用を少
なくして、ＣＰＵの稼働率を挙げる。 【解決手段】 ＣＰＵは転送先アドレス（アドレスａ）
をＤＭＡコントローラＤＭＡＣ１３のレジスタ３ａに、
転送バイト数をレジスタ１３ｂにセットし、ＤＭＡＣ１
３に転送要求を出す。ＤＭＡＣ１３は外部Ｉ／Ｏ装置か
らデータを内部バッファ１３ｃに読み込む。ＨＯＬＤ，
ＨＯＬＤＡ授受を省略して、ＤＭＡＣ１３はＣＰＵにＤ
ＭＡ転送完了の疑似信号を送信する。ＣＰＵはＤＭＡ転
送データをアドレッシング（アドレスｂ）する。アドレ
スａが、次式を充たす場合は、入出力禁止制御線をＬＯ
Ｗにするとともに、ＤＭＡＣ１３はアドレッシング先を
内部バッファ１３ｃに切り換える。 式：アドレスａ≦アドレスｂ≦アドレスａ＋転送バイト
数 ＣＰＵは、アドレッシング先の内部バッファ１３ｃから
目的のデータを読み出す。
なくして、ＣＰＵの稼働率を挙げる。 【解決手段】 ＣＰＵは転送先アドレス（アドレスａ）
をＤＭＡコントローラＤＭＡＣ１３のレジスタ３ａに、
転送バイト数をレジスタ１３ｂにセットし、ＤＭＡＣ１
３に転送要求を出す。ＤＭＡＣ１３は外部Ｉ／Ｏ装置か
らデータを内部バッファ１３ｃに読み込む。ＨＯＬＤ，
ＨＯＬＤＡ授受を省略して、ＤＭＡＣ１３はＣＰＵにＤ
ＭＡ転送完了の疑似信号を送信する。ＣＰＵはＤＭＡ転
送データをアドレッシング（アドレスｂ）する。アドレ
スａが、次式を充たす場合は、入出力禁止制御線をＬＯ
Ｗにするとともに、ＤＭＡＣ１３はアドレッシング先を
内部バッファ１３ｃに切り換える。 式：アドレスａ≦アドレスｂ≦アドレスａ＋転送バイト
数 ＣＰＵは、アドレッシング先の内部バッファ１３ｃから
目的のデータを読み出す。
Description
【０００１】
【産業上の利用分野】本発明は、メモリアクセス方式に
係わり、特に情報処理装置に使用されるダイレクトメモ
リアクセスコントローラ（以下ＤＭＡＣと称す）による
転送（以下ＤＭＡ転送と称す）方式に関する。
係わり、特に情報処理装置に使用されるダイレクトメモ
リアクセスコントローラ（以下ＤＭＡＣと称す）による
転送（以下ＤＭＡ転送と称す）方式に関する。
【０００２】
【従来の技術】パーソナルコンピュータ等の情報処理装
置には、メモリアクセス装置としてのＤＭＡＣが設けら
れている。このＤＭＡＣはＣＰＵを介在することなく、
メモリと入出力機器等との間でデータを転送するコント
ローラである。メモリと入出力機器間のデータ転送をＣ
ＰＵのＩ／Ｏ転送命令を使って転送する方法ではＣＰＵ
の処理時間を消費するので、このＤＭＡＣによるＤＭＡ
転送の方法は、ＤＭＡＣが直接メモリにアドレッシング
して書き込む( あるいは読み出す) 方法である。これを
図２によって具体的に説明する。図２は、従来技術での
情報処理装置内部ハードウェアブロック構成図を示す。
図２において、１はデータ処理を実行するＣＰＵ部、２
はプログラム及びデータを記憶するメインメモリ部、３
は外部Ｉ／Ｏ装置４とインタフェースするＤＭＡＣ部で
ある。また、５はアドレス線、データ線、制御線を内蔵
した共通バス、６はＤＭＡＣよりＣＰＵに割り込み通知
するための割込み制御線である。ＤＭＡＣ３には、ＤＭ
Ａ転送先メインメモリのアドレスである転送先アドレス
を格納するレジスタ３ａと、転送バイト数を格納するレ
ジスタ３ｂ、さらに、内部バッファー３ｃ、レジスタ３
ｄがある。メインメモリ部２には、ＣＰＵからアドレッ
シングされたときに自分のアドレスをデコードするアド
レスデコーダ２ａを有している。以上の構成を有する図
２のブロックにおいて、一般的なＤＭＡ転送を行う手順
に従って説明する。ＣＰＵが外部Ｉ／Ｏ装置４のデータ
をメインメモリ部２にＤＭＡ転送したいときは、ＤＭＡ
Ｃ３にメインメモリの転送先アドレスをレジスタ３ａに
書き込み、転送バイト数をレジスタ３ｂ書き込み（外部
Ｉ／Ｏ装置の読み込みデータアドレス他をＤＭＡＣ３に
指示する必要が有るがここでは省略する。）、転送要求
をＤＭＡＣ３に対して発行する。ＤＭＡＣ３は、この転
送要求によって、必要なデータをまず外部Ｉ／Ｏ装置か
らＤＭＡＣ内部バッファ３ｃに転送する。内部バッファ
３ｃへの転送が完了すると、内部バッファからメインメ
モリ２へＤＭＡ転送するために必要な共通バス５の使用
許可を得るために、ＣＰＵ１にＨＯＬＤ要求７をかけ
る。ＤＭＡＣ３がＣＰＵ１からのＨＯＬＤＡ信号８を受
けて共通バスの制御権を得ると、ＤＭＡＣ３からメイン
メモリ２にデータを書き込む作業（ＤＭＡ転送）を実行
する。要求バイト数だけデータのＤＭＡ転送が完了する
と、完了割り込みを割込み制御線６を通じてＣＰＵへ通
知する。ついで、ＣＰＵ１は要求したデータが転送先ア
ドレスに有るとしてデータをアドレッシングし、データ
処理を実行する。
置には、メモリアクセス装置としてのＤＭＡＣが設けら
れている。このＤＭＡＣはＣＰＵを介在することなく、
メモリと入出力機器等との間でデータを転送するコント
ローラである。メモリと入出力機器間のデータ転送をＣ
ＰＵのＩ／Ｏ転送命令を使って転送する方法ではＣＰＵ
の処理時間を消費するので、このＤＭＡＣによるＤＭＡ
転送の方法は、ＤＭＡＣが直接メモリにアドレッシング
して書き込む( あるいは読み出す) 方法である。これを
図２によって具体的に説明する。図２は、従来技術での
情報処理装置内部ハードウェアブロック構成図を示す。
図２において、１はデータ処理を実行するＣＰＵ部、２
はプログラム及びデータを記憶するメインメモリ部、３
は外部Ｉ／Ｏ装置４とインタフェースするＤＭＡＣ部で
ある。また、５はアドレス線、データ線、制御線を内蔵
した共通バス、６はＤＭＡＣよりＣＰＵに割り込み通知
するための割込み制御線である。ＤＭＡＣ３には、ＤＭ
Ａ転送先メインメモリのアドレスである転送先アドレス
を格納するレジスタ３ａと、転送バイト数を格納するレ
ジスタ３ｂ、さらに、内部バッファー３ｃ、レジスタ３
ｄがある。メインメモリ部２には、ＣＰＵからアドレッ
シングされたときに自分のアドレスをデコードするアド
レスデコーダ２ａを有している。以上の構成を有する図
２のブロックにおいて、一般的なＤＭＡ転送を行う手順
に従って説明する。ＣＰＵが外部Ｉ／Ｏ装置４のデータ
をメインメモリ部２にＤＭＡ転送したいときは、ＤＭＡ
Ｃ３にメインメモリの転送先アドレスをレジスタ３ａに
書き込み、転送バイト数をレジスタ３ｂ書き込み（外部
Ｉ／Ｏ装置の読み込みデータアドレス他をＤＭＡＣ３に
指示する必要が有るがここでは省略する。）、転送要求
をＤＭＡＣ３に対して発行する。ＤＭＡＣ３は、この転
送要求によって、必要なデータをまず外部Ｉ／Ｏ装置か
らＤＭＡＣ内部バッファ３ｃに転送する。内部バッファ
３ｃへの転送が完了すると、内部バッファからメインメ
モリ２へＤＭＡ転送するために必要な共通バス５の使用
許可を得るために、ＣＰＵ１にＨＯＬＤ要求７をかけ
る。ＤＭＡＣ３がＣＰＵ１からのＨＯＬＤＡ信号８を受
けて共通バスの制御権を得ると、ＤＭＡＣ３からメイン
メモリ２にデータを書き込む作業（ＤＭＡ転送）を実行
する。要求バイト数だけデータのＤＭＡ転送が完了する
と、完了割り込みを割込み制御線６を通じてＣＰＵへ通
知する。ついで、ＣＰＵ１は要求したデータが転送先ア
ドレスに有るとしてデータをアドレッシングし、データ
処理を実行する。
【０００３】
【発明が解決しようとする課題】ところが従来技術で
は、ＤＭＡＣ３がＤＭＡ転送を行うとき、共通バス５を
使用するためＤＭＡＣ３は、ＣＰＵ１にバスアクセス停
止要求( ＤＭＡＣがＨＯＬＤ信号をアサート) をかけ、
ＣＰＵのバスアクセス停止を確認( ＣＰＵがＨＯＬＤＡ
信号をアサート) したところでＤＭＡ転送を実行する。
従って、ＤＭＡ転送中は共通バス５を他の処理に使用で
きないので、実質的にＣＰＵは停止していることにな
る。本発明は、このような問題点を解決し、ＤＭＡ転送
中における共通バス５の使用を少なくして、ＣＰＵの稼
働率を挙げることを目的とする。
は、ＤＭＡＣ３がＤＭＡ転送を行うとき、共通バス５を
使用するためＤＭＡＣ３は、ＣＰＵ１にバスアクセス停
止要求( ＤＭＡＣがＨＯＬＤ信号をアサート) をかけ、
ＣＰＵのバスアクセス停止を確認( ＣＰＵがＨＯＬＤＡ
信号をアサート) したところでＤＭＡ転送を実行する。
従って、ＤＭＡ転送中は共通バス５を他の処理に使用で
きないので、実質的にＣＰＵは停止していることにな
る。本発明は、このような問題点を解決し、ＤＭＡ転送
中における共通バス５の使用を少なくして、ＣＰＵの稼
働率を挙げることを目的とする。
【０００４】
【課題を解決するための手段】上記問題を解決するた
め、本発明は、共通バスにＣＰＵ装置とメモリ装置とＤ
ＭＡ制御装置が接続されるコンピュータハードウェアア
ーキテクチャにおけるＤＭＡの転送方法において、下記
の手順で転送処理を行うものである。 １） ＤＭＡ転送要求が発生すると、ＣＰＵは転送先ア
ドレス（アドレスａ）をＤＭＡコントローラＤＭＡＣ１
３のレジスタ３ａに、転送バイト数をＤＭＡＣ１３のレ
ジスタ１３ｂにそれぞれセットし、ＤＭＡＣ１３に転送
要求を出す。 ２） ＤＭＡＣ１３は外部Ｉ／Ｏ装置からデータを内部
バッファ１３ｃに読み込む。 ３） ＨＯＬＤ，ＨＯＬＤＡ授受を省略して、ＤＭＡＣ
１３はＣＰＵにＤＭＡ転送完了の疑似信号を送信する。 ４） ＣＰＵはＤＭＡ転送データをアドレッシング（ア
ドレスｂ）する。 ５） ＣＰＵがアドレッシングした前記アドレスａが、
次式を充たす場合は、入出力禁止制御線をＬＯＷにする
とともに、ＤＭＡＣ１３はアドレッシング先を内部バッ
ファ１３ｃに切り換える。 式：アドレスａ≦アドレスｂ≦アドレスａ＋転送バイト
数 ６） ＣＰＵは、アドレッシング先の内部バッファ１３
ｃから目的のデータを読み出す。 すなわち、本発明は、ＣＰＵがＤＭＡＣに要求したメモ
リのデータ転送領域をＤＭＡＣ内のバッファがシェア(
自動的にメインメモリアドレスを内部バッファに切り替
える) するようにする。つまり、ＤＭＡＣが外部Ｉ／Ｏ
装置からのデータをＤＭＡＣ自身の内部バッファに書き
込んだら、バッファとメモリ間のＤＭＡ転送をしないで
ＣＰＵに完了通知を行う。転送完了を認識したＣＰＵが
転送先アドレスをアドレッシングしたとき、実はＤＭＡ
Ｃの内部バッファをアクセスさせる方法である。
め、本発明は、共通バスにＣＰＵ装置とメモリ装置とＤ
ＭＡ制御装置が接続されるコンピュータハードウェアア
ーキテクチャにおけるＤＭＡの転送方法において、下記
の手順で転送処理を行うものである。 １） ＤＭＡ転送要求が発生すると、ＣＰＵは転送先ア
ドレス（アドレスａ）をＤＭＡコントローラＤＭＡＣ１
３のレジスタ３ａに、転送バイト数をＤＭＡＣ１３のレ
ジスタ１３ｂにそれぞれセットし、ＤＭＡＣ１３に転送
要求を出す。 ２） ＤＭＡＣ１３は外部Ｉ／Ｏ装置からデータを内部
バッファ１３ｃに読み込む。 ３） ＨＯＬＤ，ＨＯＬＤＡ授受を省略して、ＤＭＡＣ
１３はＣＰＵにＤＭＡ転送完了の疑似信号を送信する。 ４） ＣＰＵはＤＭＡ転送データをアドレッシング（ア
ドレスｂ）する。 ５） ＣＰＵがアドレッシングした前記アドレスａが、
次式を充たす場合は、入出力禁止制御線をＬＯＷにする
とともに、ＤＭＡＣ１３はアドレッシング先を内部バッ
ファ１３ｃに切り換える。 式：アドレスａ≦アドレスｂ≦アドレスａ＋転送バイト
数 ６） ＣＰＵは、アドレッシング先の内部バッファ１３
ｃから目的のデータを読み出す。 すなわち、本発明は、ＣＰＵがＤＭＡＣに要求したメモ
リのデータ転送領域をＤＭＡＣ内のバッファがシェア(
自動的にメインメモリアドレスを内部バッファに切り替
える) するようにする。つまり、ＤＭＡＣが外部Ｉ／Ｏ
装置からのデータをＤＭＡＣ自身の内部バッファに書き
込んだら、バッファとメモリ間のＤＭＡ転送をしないで
ＣＰＵに完了通知を行う。転送完了を認識したＣＰＵが
転送先アドレスをアドレッシングしたとき、実はＤＭＡ
Ｃの内部バッファをアクセスさせる方法である。
【０００５】
【作用】すなわち、本発明においては、ＣＰＵがアクセ
スしたいデータのアドレスは、ＤＭＡＣがＤＭＡＣの内
部バッファに仮想的に切り替えられ、転送先のデータと
して処理することができる。これによりＤＭＡ転送その
ものを省略でき、ＣＰＵがより速く処理を実行できる。
スしたいデータのアドレスは、ＤＭＡＣがＤＭＡＣの内
部バッファに仮想的に切り替えられ、転送先のデータと
して処理することができる。これによりＤＭＡ転送その
ものを省略でき、ＣＰＵがより速く処理を実行できる。
【０００６】
【実施例】以下、本発明の実施例を図に基づいて説明す
る。図１は、本発明による仮想ＤＭＡ転送方法の実施例
を示す情報処理装置内部ハードウェアブロック図であ
る。図２と共通部分は同一の番号を付している。図１に
おいて、１はデータ処理を実行するＣＰＵ部、１２はプ
ログラム及びデータを記憶するメインメモリ部、１３は
外部Ｉ／Ｏ装置４とインタフェースするＤＭＡＣ部であ
る。５はアドレス線、データ線、制御線を内蔵した共通
バス、６はＤＭＡＣ部１３からＣＰＵ１に割り込み通知
するための割込み制御線である。また、１６はＣＰＵ１
がアドレスＤＭＡ転送領域（図１の２ｂ）をアドレッシ
ングしたことをＤＭＡＣ部１３が検出したとき、メイン
メモリ１２からデータの入出力を禁止するための入出力
禁止制御線である。ＤＭＡＣ１３には、３ａはメインメ
モリ１２のＤＭＡ転送先アドレスを格納するレジスタ、
１３ｂは転送バイト数を格納するレジスタ、１３ａは本
来のＤＭＡ転送先アドレスをＣＰＵがアドレッシングし
たとき、そのメインメモリの領域をＤＭＡＣ内部バッフ
ァに切り替える判断をするための転送先ＤＭＡ領域比較
回路である。メインメモリ部１２には、ＣＰＵ１からア
ドレッシングされたとき、自分のアドレスをデコードす
る回路に入出力禁止制御線からの信号線をＡＮＤする回
路１２ａを有している。以上の構成を持つ図１のブロッ
クにおいて、ＤＭＡ転送の手順を説明する。ＣＰＵ１が
外部Ｉ／Ｏ装置４のデータをメインメモリ１２にＤＭＡ
転送したいときは、ＣＰＵ１はメインメモリ１２の転送
先アドレスをＤＭＡＣ１３のレジスタ３ａに書き込み、
転送バイト数をレジスタ１３ｂに書き込み（外部Ｉ／Ｏ
装置の読み込みデータアドレス他をＤＭＡＣに指示する
必要が有るがここでは省略する。）、転送要求をＤＭＡ
Ｃ１３にたいして発行する。ＤＭＡＣ１３は、この転送
要求によって、必要なデータをまず外部Ｉ／Ｏ装置４か
らＤＭＡＣ１３の内部バッファ１３ｃに転送する。内部
バッファ１３ｃへの転送が完了すると、その時点でメイ
ンメモリ１２への転送が疑似的に完了したとみなしてＤ
ＭＡ完了の割り込みを割込み制御線６を通じてＣＰＵ１
へ通知する。すなわち、ＤＭＡＣ１３からメインメモリ
１２への従来形のＤＭＡ転送（共通バス使用要求線７を
介してＣＰＵにＨＯＬＤ信号７を送りこれに対して、Ｃ
ＰＵ１から共通バス使用許可通知線８を介してＨＯＬＤ
Ａ信号８を受信したら、共通バスの制御権を得てＤＭＡ
Ｃ１３からメインメモリ１２にデータを書き込む作業)
を省略するのである。次にＣＰＵ１は、要求したデータ
が転送先アドレスに有るとしてデータをアドレッシング
する。このアドレッシングしたアドレス（以下アドレス
ｂとする）がレジスタ３ａのアドレス（以下アドレスａ
とする）と等しいかまたは大きく、アドレスａ＋転送バ
イト数と等しいかまたは小さい範囲の場合、転送先ＤＭ
Ａ領域比較回路１３ａから入出力禁止制御線１６にディ
スエーブル信号( 本図の場合”ＬＯＷ”信号) が発行さ
れる。本来のアドレス先であるメインメモリ１２はこの
入出力禁止制御線がＬＯＷのためデータの入出力が禁止
される、メインメモリ１２の代わりにＤＭＡＣ１３の内
部バッファ１３ｃがアドレッシングされるように切り替
えるため、ＣＰＵ１は切り換えられたＤＭＡＣ１３の内
部バッファ１３ｃのデータを本来のＤＭＡ転送されたデ
ータとしてアクセスする。
る。図１は、本発明による仮想ＤＭＡ転送方法の実施例
を示す情報処理装置内部ハードウェアブロック図であ
る。図２と共通部分は同一の番号を付している。図１に
おいて、１はデータ処理を実行するＣＰＵ部、１２はプ
ログラム及びデータを記憶するメインメモリ部、１３は
外部Ｉ／Ｏ装置４とインタフェースするＤＭＡＣ部であ
る。５はアドレス線、データ線、制御線を内蔵した共通
バス、６はＤＭＡＣ部１３からＣＰＵ１に割り込み通知
するための割込み制御線である。また、１６はＣＰＵ１
がアドレスＤＭＡ転送領域（図１の２ｂ）をアドレッシ
ングしたことをＤＭＡＣ部１３が検出したとき、メイン
メモリ１２からデータの入出力を禁止するための入出力
禁止制御線である。ＤＭＡＣ１３には、３ａはメインメ
モリ１２のＤＭＡ転送先アドレスを格納するレジスタ、
１３ｂは転送バイト数を格納するレジスタ、１３ａは本
来のＤＭＡ転送先アドレスをＣＰＵがアドレッシングし
たとき、そのメインメモリの領域をＤＭＡＣ内部バッフ
ァに切り替える判断をするための転送先ＤＭＡ領域比較
回路である。メインメモリ部１２には、ＣＰＵ１からア
ドレッシングされたとき、自分のアドレスをデコードす
る回路に入出力禁止制御線からの信号線をＡＮＤする回
路１２ａを有している。以上の構成を持つ図１のブロッ
クにおいて、ＤＭＡ転送の手順を説明する。ＣＰＵ１が
外部Ｉ／Ｏ装置４のデータをメインメモリ１２にＤＭＡ
転送したいときは、ＣＰＵ１はメインメモリ１２の転送
先アドレスをＤＭＡＣ１３のレジスタ３ａに書き込み、
転送バイト数をレジスタ１３ｂに書き込み（外部Ｉ／Ｏ
装置の読み込みデータアドレス他をＤＭＡＣに指示する
必要が有るがここでは省略する。）、転送要求をＤＭＡ
Ｃ１３にたいして発行する。ＤＭＡＣ１３は、この転送
要求によって、必要なデータをまず外部Ｉ／Ｏ装置４か
らＤＭＡＣ１３の内部バッファ１３ｃに転送する。内部
バッファ１３ｃへの転送が完了すると、その時点でメイ
ンメモリ１２への転送が疑似的に完了したとみなしてＤ
ＭＡ完了の割り込みを割込み制御線６を通じてＣＰＵ１
へ通知する。すなわち、ＤＭＡＣ１３からメインメモリ
１２への従来形のＤＭＡ転送（共通バス使用要求線７を
介してＣＰＵにＨＯＬＤ信号７を送りこれに対して、Ｃ
ＰＵ１から共通バス使用許可通知線８を介してＨＯＬＤ
Ａ信号８を受信したら、共通バスの制御権を得てＤＭＡ
Ｃ１３からメインメモリ１２にデータを書き込む作業)
を省略するのである。次にＣＰＵ１は、要求したデータ
が転送先アドレスに有るとしてデータをアドレッシング
する。このアドレッシングしたアドレス（以下アドレス
ｂとする）がレジスタ３ａのアドレス（以下アドレスａ
とする）と等しいかまたは大きく、アドレスａ＋転送バ
イト数と等しいかまたは小さい範囲の場合、転送先ＤＭ
Ａ領域比較回路１３ａから入出力禁止制御線１６にディ
スエーブル信号( 本図の場合”ＬＯＷ”信号) が発行さ
れる。本来のアドレス先であるメインメモリ１２はこの
入出力禁止制御線がＬＯＷのためデータの入出力が禁止
される、メインメモリ１２の代わりにＤＭＡＣ１３の内
部バッファ１３ｃがアドレッシングされるように切り替
えるため、ＣＰＵ１は切り換えられたＤＭＡＣ１３の内
部バッファ１３ｃのデータを本来のＤＭＡ転送されたデ
ータとしてアクセスする。
【０００７】
【発明の効果】以上述べたように、本発明によれば，Ｄ
ＭＡ転送におけるＤＭＡ転送そのもののプロセスを省力
できるため、ＣＰＵ停止と転送時間を削減でき、ＣＰＵ
処理を実質的に高速化する効果がある。
ＭＡ転送におけるＤＭＡ転送そのもののプロセスを省力
できるため、ＣＰＵ停止と転送時間を削減でき、ＣＰＵ
処理を実質的に高速化する効果がある。
【図１】本発明の実施例を示すブロック構成図である。
【図２】従来技術の実施例を示すブロック構成図であ
る。
る。
１ ＣＰＵ ２、１２ メインメモリ ３、１３ ダイレクトメモリアクセスコントローラ( Ｄ
ＭＡＣ) ４ 外部Ｉ／Ｏ装置 ５ 共通バス ６ 割込み制御線 ７ 共通バス使用要求線( ＨＯＬＤ） ８ 共通バス使用許可通知線( ＨＯＬＤＡ) １６ メインメモリ入出力禁止制御線
ＭＡＣ) ４ 外部Ｉ／Ｏ装置 ５ 共通バス ６ 割込み制御線 ７ 共通バス使用要求線( ＨＯＬＤ） ８ 共通バス使用許可通知線( ＨＯＬＤＡ) １６ メインメモリ入出力禁止制御線
Claims (1)
- 【請求項１】 共通バスにＣＰＵ装置とメモリ装置とＤ
ＭＡ制御装置が接続されるコンピュータハードウェアア
ーキテクチャにおけるＤＭＡの転送方法において、下記
の手順で転送処理を行うことを特徴とする仮想ＤＭＡ転
送方法。 １） ＤＭＡ転送要求が発生すると、ＣＰＵは転送先ア
ドレス（アドレスａ）をＤＭＡコントローラＤＭＡＣ１
３のレジスタ３ａに、転送バイト数をＤＭＡＣ１３のレ
ジスタ１３ｂにそれぞれセットし、ＤＭＡＣ１３に転送
要求を出す。 ２） ＤＭＡＣ１３は外部Ｉ／Ｏ装置からデータを内部
バッファ１３ｃに読み込む。 ３） ＨＯＬＤ，ＨＯＬＤＡ授受を省略して、ＤＭＡＣ
１３はＣＰＵにＤＭＡ転送完了の疑似信号を送信する。 ４） ＣＰＵはＤＭＡ転送データをアドレッシング（ア
ドレスｂ）する。 ５） ＣＰＵがアドレッシングした前記アドレスａが、
次式を充たす場合は、入出力禁止制御線をＬＯＷにする
とともに、ＤＭＡＣ１３はアドレッシング先を内部バッ
ファ１３ｃに切り換える。 式：アドレスａ≦アドレスｂ≦アドレスａ＋転送バイト
数 ６） ＣＰＵは、アドレッシング先の内部バッファ１３
ｃから目的のデータを読み出す。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26488595A JPH0981500A (ja) | 1995-09-18 | 1995-09-18 | 仮想ｄｍａ転送方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26488595A JPH0981500A (ja) | 1995-09-18 | 1995-09-18 | 仮想ｄｍａ転送方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0981500A true JPH0981500A (ja) | 1997-03-28 |
Family
ID=17409586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26488595A Pending JPH0981500A (ja) | 1995-09-18 | 1995-09-18 | 仮想ｄｍａ転送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0981500A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6691182B2 (en) | 2000-07-04 | 2004-02-10 | Renesas Technology Corp. | DMA controller in which bus access ratio can be set |
| JP2015194900A (ja) * | 2014-03-31 | 2015-11-05 | 株式会社メガチップス | 半導体装置 |
-
1995
- 1995-09-18 JP JP26488595A patent/JPH0981500A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6691182B2 (en) | 2000-07-04 | 2004-02-10 | Renesas Technology Corp. | DMA controller in which bus access ratio can be set |
| JP2015194900A (ja) * | 2014-03-31 | 2015-11-05 | 株式会社メガチップス | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Effective date: 20040914 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
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| A131 | Notification of reasons for refusal |
Effective date: 20040916 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050202 |