JP2003308289A - データ処理装置 - Google Patents
データ処理装置Info
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Abstract
(57)【要約】
【課題】ＣＰＵとＤＭＡを用いたデータ処理装置におい
て、高速メモリと低速デバイス間のデータ転送時や低速
バスデバイス同士のデータ転送時にもＣＰＵの動作可能
な時間を増やしシステムの処理能力を向上させる。 【解決手段】ＣＰＵ１０１がマスタとなる高速バス１０
２と、ＤＭＡコントローラ１０３がマスタとなるＤＭＡ
専用バス１０４と、高速メモリ１０５の接続先を高速バ
スまたはＤＭＡ専用バスに切替える第１のバス切替え手
段１０６と、低速バス１１０を高速バス１０５に接続す
るための低速バスブリッジ１０７と、低速バスブリッジ
１０７の接続先を高速バスまたはＤＭＡ専用バスに切替
える第２のバス切替え手段１０８と、第１のバス切替え
手段１０６および第２のバス切替え手段１０８の接続先
切替えを指示するバス調停回路１０９とを備える。
て、高速メモリと低速デバイス間のデータ転送時や低速
バスデバイス同士のデータ転送時にもＣＰＵの動作可能
な時間を増やしシステムの処理能力を向上させる。 【解決手段】ＣＰＵ１０１がマスタとなる高速バス１０
２と、ＤＭＡコントローラ１０３がマスタとなるＤＭＡ
専用バス１０４と、高速メモリ１０５の接続先を高速バ
スまたはＤＭＡ専用バスに切替える第１のバス切替え手
段１０６と、低速バス１１０を高速バス１０５に接続す
るための低速バスブリッジ１０７と、低速バスブリッジ
１０７の接続先を高速バスまたはＤＭＡ専用バスに切替
える第２のバス切替え手段１０８と、第１のバス切替え
手段１０６および第２のバス切替え手段１０８の接続先
切替えを指示するバス調停回路１０９とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵとＤＭＡを
用いたデータ処理装置に関し、特に、ＣＰＵとＤＭＡの
データ転送の競合を回避しシステムの処理能力を向上さ
せるデータ処理装置に関するものである。
用いたデータ処理装置に関し、特に、ＣＰＵとＤＭＡの
データ転送の競合を回避しシステムの処理能力を向上さ
せるデータ処理装置に関するものである。
【０００２】
【従来の技術】ＣＰＵとしてマイクロコンピュータを用
いて構成されるシステムにおいては、大量のデータを高
速に転送するために、ＣＰＵを介さずにメモリに直接デ
ータを転送する方式ＤＭＡが使用される。図５は従来の
ＣＰＵとＤＭＡを用いたデータ処理装置の構成例を示す
ブロック図である。図５に示すデータ処理装置では、高
速バス２０２にＣＰＵ２０１、ＤＭＡコントローラ２０
４、高速メモリ２０３、低速バスブリッジ２０５が接続
され、低速バス２０６には低速デバイス２０７、２０８
が接続されている。
いて構成されるシステムにおいては、大量のデータを高
速に転送するために、ＣＰＵを介さずにメモリに直接デ
ータを転送する方式ＤＭＡが使用される。図５は従来の
ＣＰＵとＤＭＡを用いたデータ処理装置の構成例を示す
ブロック図である。図５に示すデータ処理装置では、高
速バス２０２にＣＰＵ２０１、ＤＭＡコントローラ２０
４、高速メモリ２０３、低速バスブリッジ２０５が接続
され、低速バス２０６には低速デバイス２０７、２０８
が接続されている。
【０００３】このように構成されたデータ処理装置につ
いて、以下に動作を説明する。低速バスデバイスから高
速メモリへのＤＭＡを用いたデータ転送の場合は、ＤＭ
Ａコントローラ２０４は、低速バスデバイスのデータを
低速バス２０６、低速バスブリッジ２０５、高速バス２
０２を通して読み出し、高速バス２０２を通して高速メ
モリ２０３に書き込む。高速メモリから低速バスデバイ
スへのＤＭＡを用いたデータ転送の場合は、読み出し、
書き込みが上記の逆になる。
いて、以下に動作を説明する。低速バスデバイスから高
速メモリへのＤＭＡを用いたデータ転送の場合は、ＤＭ
Ａコントローラ２０４は、低速バスデバイスのデータを
低速バス２０６、低速バスブリッジ２０５、高速バス２
０２を通して読み出し、高速バス２０２を通して高速メ
モリ２０３に書き込む。高速メモリから低速バスデバイ
スへのＤＭＡを用いたデータ転送の場合は、読み出し、
書き込みが上記の逆になる。
【０００４】次に、低速バスデバイス間のデータ転送に
ついて説明する。例えば、ＤＭＡコントローラ２０４は
低速バスデバイス２０７のデータを低速バス２０６、低
速バスブリッジ２０５、高速バス２０２を通して読み出
し、高速バス２０２、低速バスブリッジ２０５、低速バ
ス２０６を通して低速バスデバイス２０８に書き込む。
ついて説明する。例えば、ＤＭＡコントローラ２０４は
低速バスデバイス２０７のデータを低速バス２０６、低
速バスブリッジ２０５、高速バス２０２を通して読み出
し、高速バス２０２、低速バスブリッジ２０５、低速バ
ス２０６を通して低速バスデバイス２０８に書き込む。
【０００５】
【発明が解決しようとする課題】上記従来のＣＰＵとＤ
ＭＡを用いたデータ処理装置においては、高速メモリと
低速デバイス間でデータ転送する場合や、低速バスデバ
イス同士のデータ転送の場合に、ＤＭＡにより高速バス
が占有されるため、ＣＰＵが高速メモリにアクセスでき
ず、ＣＰＵの動作が中断し処理能力を上げることができ
ないという問題を有していた。
ＭＡを用いたデータ処理装置においては、高速メモリと
低速デバイス間でデータ転送する場合や、低速バスデバ
イス同士のデータ転送の場合に、ＤＭＡにより高速バス
が占有されるため、ＣＰＵが高速メモリにアクセスでき
ず、ＣＰＵの動作が中断し処理能力を上げることができ
ないという問題を有していた。
【０００６】本発明は、上記従来の問題を解決するもの
で、ＣＰＵとＤＭＡを用いたデータ処理装置において、
高速メモリと低速デバイス間のデータ転送時や、低速バ
スデバイス同士のデータ転送時にも、ＣＰＵの動作可能
な時間を増やし、システムの処理能力を向上させるデー
タ処理装置を提供することを目的とする。
で、ＣＰＵとＤＭＡを用いたデータ処理装置において、
高速メモリと低速デバイス間のデータ転送時や、低速バ
スデバイス同士のデータ転送時にも、ＣＰＵの動作可能
な時間を増やし、システムの処理能力を向上させるデー
タ処理装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】この課題を解決するため
に、本発明の請求項１に係るデータ処理装置は、ＣＰＵ
がマスタとなる高速バス（３０２）と、ＤＭＡコントロ
ーラがマスタとなるＤＭＡ専用バス（３０４）と、低速
バスを高速バスに接続するための低速バスブリッジ（３
０７）と、前記低速バスブリッジの接続先を前記高速バ
スまたは前記ＤＭＡ専用バスに切替えるバス切替え手段
（３０８）と、前記バス切替え手段の接続先切替えを指
示するバス調停回路（３０９）とを備えるものである。
に、本発明の請求項１に係るデータ処理装置は、ＣＰＵ
がマスタとなる高速バス（３０２）と、ＤＭＡコントロ
ーラがマスタとなるＤＭＡ専用バス（３０４）と、低速
バスを高速バスに接続するための低速バスブリッジ（３
０７）と、前記低速バスブリッジの接続先を前記高速バ
スまたは前記ＤＭＡ専用バスに切替えるバス切替え手段
（３０８）と、前記バス切替え手段の接続先切替えを指
示するバス調停回路（３０９）とを備えるものである。
【０００８】上記構成によれば、低速バスブリッジの接
続先を高速バスとＤＭＡ専用バスの間で切替えることに
より、ＤＭＡコントローラがＤＭＡ専用バス経由で低速
バスデバイスにアクセスしている間にも、ＣＰＵは高速
バス経由で高速メモリにアクセス可能となり、ＣＰＵの
動作可能な時間を増やすことができるので、システムの
処理能力を向上させることができる。
続先を高速バスとＤＭＡ専用バスの間で切替えることに
より、ＤＭＡコントローラがＤＭＡ専用バス経由で低速
バスデバイスにアクセスしている間にも、ＣＰＵは高速
バス経由で高速メモリにアクセス可能となり、ＣＰＵの
動作可能な時間を増やすことができるので、システムの
処理能力を向上させることができる。
【０００９】本発明の請求項２に係るデータ処理装置
は、ＣＰＵがマスタとなる高速バスと、ＤＭＡコントロ
ーラがマスタとなるＤＭＡ専用バスと、高速メモリの接
続先を前記高速バスまたは前記ＤＭＡ専用バスに切替え
る第１のバス切替え手段と、低速バスを高速バスに接続
するための低速バスブリッジと、前記低速バスブリッジ
の接続先を前記高速バスまたは前記ＤＭＡ専用バスに切
替える第２のバス切替え手段と、前記第１および第２の
バス切替え手段の接続先切替えを指示するバス調停回路
とを備えるものである。
は、ＣＰＵがマスタとなる高速バスと、ＤＭＡコントロ
ーラがマスタとなるＤＭＡ専用バスと、高速メモリの接
続先を前記高速バスまたは前記ＤＭＡ専用バスに切替え
る第１のバス切替え手段と、低速バスを高速バスに接続
するための低速バスブリッジと、前記低速バスブリッジ
の接続先を前記高速バスまたは前記ＤＭＡ専用バスに切
替える第２のバス切替え手段と、前記第１および第２の
バス切替え手段の接続先切替えを指示するバス調停回路
とを備えるものである。
【００１０】上記構成によれば、高速メモリの接続先お
よび低速バスブリッジの接続先を高速バスとＤＭＡ専用
バスの間で切替えることにより、ＤＭＡコントローラが
ＤＭＡ専用バス経由で低速バスデバイスにアクセスして
いる間にも、ＣＰＵは高速バス経由で高速メモリにアク
セス可能となり、また、ＣＰＵが高速バス経由で低速バ
スデバイスにアクセスしている間にも、ＤＭＡコントロ
ーラはＤＭＡ専用バス経由で高速メモリにアクセス可能
となり、ＣＰＵの動作可能な時間を増やすことができる
ので、システムの処理能力を向上させることができる。
よび低速バスブリッジの接続先を高速バスとＤＭＡ専用
バスの間で切替えることにより、ＤＭＡコントローラが
ＤＭＡ専用バス経由で低速バスデバイスにアクセスして
いる間にも、ＣＰＵは高速バス経由で高速メモリにアク
セス可能となり、また、ＣＰＵが高速バス経由で低速バ
スデバイスにアクセスしている間にも、ＤＭＡコントロ
ーラはＤＭＡ専用バス経由で高速メモリにアクセス可能
となり、ＣＰＵの動作可能な時間を増やすことができる
ので、システムの処理能力を向上させることができる。
【００１１】本発明の請求項３に係るデータ処理装置
は、請求項１または２記載のデータ処理装置において、
前記バス調停回路は、ＣＰＵからのリード／ライト信号
およびアドレス信号とＤＭＡコントローラからのリード
／ライト信号およびアドレス信号に応じて、前記バス切
替え手段に対する接続先切替えの指示信号およびＣＰＵ
に対するウエイト信号を生成するものである。
は、請求項１または２記載のデータ処理装置において、
前記バス調停回路は、ＣＰＵからのリード／ライト信号
およびアドレス信号とＤＭＡコントローラからのリード
／ライト信号およびアドレス信号に応じて、前記バス切
替え手段に対する接続先切替えの指示信号およびＣＰＵ
に対するウエイト信号を生成するものである。
【００１２】上記構成によれば、ＣＰＵからのリード／
ライト信号およびアドレス信号とＤＭＡコントローラか
らのリード／ライト信号およびアドレス信号に応じて、
バス調停回路がバス切替え手段に対する接続先切替えの
指示信号およびＣＰＵに対するウエイト信号を生成する
ことで、ＣＰＵの動作中断を最小限にするように制御す
ることができ、ＣＰＵとＤＭＡの同時実行が最大限に可
能となり、システムの処理能力の向上を図ることができ
る。
ライト信号およびアドレス信号とＤＭＡコントローラか
らのリード／ライト信号およびアドレス信号に応じて、
バス調停回路がバス切替え手段に対する接続先切替えの
指示信号およびＣＰＵに対するウエイト信号を生成する
ことで、ＣＰＵの動作中断を最小限にするように制御す
ることができ、ＣＰＵとＤＭＡの同時実行が最大限に可
能となり、システムの処理能力の向上を図ることができ
る。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら具体的に説明する。
て、図面を参照しながら具体的に説明する。
【００１４】（実施の形態１）図１は、本発明の実施の
形態１に係るデータ処理装置の構成を示すブロック図で
ある。図１において、データ処理装置は、ＣＰＵ３０
１、ＣＰＵ３０１がマスタとなる高速バス３０２、ＤＭ
Ａコントローラ３０３、ＤＭＡコントローラ３０３がマ
スタとなるＤＭＡ専用バス３０４、高速バス３０２に接
続される高速メモリ３０５、低速バス３１０を高速バス
に接続するための低速バスブリッジ３０７、低速バスブ
リッジ３０７の接続先を高速バス３０２またはＤＭＡ専
用バス３０４に切替えるバス切替え回路３０８、ＣＰＵ
３０１からのリード／ライト要求信号およびＤＭＡコン
トローラ３０３からのリード／ライト要求信号によりバ
ス切替え回路３０８の接続先切替えを指示しＣＰＵ３０
１にウエイト要求するバス調停回路３０９で構成され、
低速バス３１０には複数の低速バスデバイス３１１、３
１２が接続されている。
形態１に係るデータ処理装置の構成を示すブロック図で
ある。図１において、データ処理装置は、ＣＰＵ３０
１、ＣＰＵ３０１がマスタとなる高速バス３０２、ＤＭ
Ａコントローラ３０３、ＤＭＡコントローラ３０３がマ
スタとなるＤＭＡ専用バス３０４、高速バス３０２に接
続される高速メモリ３０５、低速バス３１０を高速バス
に接続するための低速バスブリッジ３０７、低速バスブ
リッジ３０７の接続先を高速バス３０２またはＤＭＡ専
用バス３０４に切替えるバス切替え回路３０８、ＣＰＵ
３０１からのリード／ライト要求信号およびＤＭＡコン
トローラ３０３からのリード／ライト要求信号によりバ
ス切替え回路３０８の接続先切替えを指示しＣＰＵ３０
１にウエイト要求するバス調停回路３０９で構成され、
低速バス３１０には複数の低速バスデバイス３１１、３
１２が接続されている。
【００１５】以上のように構成された実施の形態１のデ
ータ処理装置の動作について説明する。低速バスブリッ
ジ３０７は通常高速バス３０２に接続されている。ＣＰ
Ｕ３０１の指示によりＤＭＡコントローラ３０３が低速
バスデバイス３１１と低速バスデバイス３１２の間でデ
ータ転送を行う場合、ＤＭＡコントローラ３０３からリ
ード／ライト要求をバス調停回路３０９に出す。
ータ処理装置の動作について説明する。低速バスブリッ
ジ３０７は通常高速バス３０２に接続されている。ＣＰ
Ｕ３０１の指示によりＤＭＡコントローラ３０３が低速
バスデバイス３１１と低速バスデバイス３１２の間でデ
ータ転送を行う場合、ＤＭＡコントローラ３０３からリ
ード／ライト要求をバス調停回路３０９に出す。
【００１６】このとき、ＣＰＵ３０１が高速メモリ３０
５にアクセスしていると、バス調停回路３０９は無条件
でバス切替え回路３０８に対して切替え指示を送り、低
速バスブリッジ３０７はＤＭＡ専用バス３０４に接続さ
れる。これにより、ＣＰＵ３０１が高速メモリ３０５に
アクセスしている状態で、平行してＤＭＡコントローラ
３０３による低速バスデバイス間のデータ転送が可能に
なる。
５にアクセスしていると、バス調停回路３０９は無条件
でバス切替え回路３０８に対して切替え指示を送り、低
速バスブリッジ３０７はＤＭＡ専用バス３０４に接続さ
れる。これにより、ＣＰＵ３０１が高速メモリ３０５に
アクセスしている状態で、平行してＤＭＡコントローラ
３０３による低速バスデバイス間のデータ転送が可能に
なる。
【００１７】また、このとき、ＣＰＵ３０１が低速バス
デバイス３１１にアクセスしていると、バス調停回路３
０９はＣＰＵ３０１に対しウエイト要求を出し、ＣＰＵ
３０１は低速デバイスに対するアクセスを中断する。ア
クセス中断後、バス調停回路３０９はバス切替え回路３
０８に切替え指示を送り、低速バスブリッジ３０７はＤ
ＭＡ専用バス３０４に接続される。これにより、ＤＭＡ
コントローラ３０３による低速バスデバイス間のデータ
転送が可能になる。
デバイス３１１にアクセスしていると、バス調停回路３
０９はＣＰＵ３０１に対しウエイト要求を出し、ＣＰＵ
３０１は低速デバイスに対するアクセスを中断する。ア
クセス中断後、バス調停回路３０９はバス切替え回路３
０８に切替え指示を送り、低速バスブリッジ３０７はＤ
ＭＡ専用バス３０４に接続される。これにより、ＤＭＡ
コントローラ３０３による低速バスデバイス間のデータ
転送が可能になる。
【００１８】したがって、本実施の形態によれば、高速
メモリと低速デバイス間でデータ転送する場合や、低速
バスデバイス同士のデータ転送の場合には、低速バスは
ＤＭＡ専用バスに接続することにより、高速バスが占有
されるためのＣＰＵの動作中断を最小限にするように制
御することができ、ＣＰＵとＤＭＡの同時実行が可能に
なりシステムの処理能力の向上を図ることができる。
メモリと低速デバイス間でデータ転送する場合や、低速
バスデバイス同士のデータ転送の場合には、低速バスは
ＤＭＡ専用バスに接続することにより、高速バスが占有
されるためのＣＰＵの動作中断を最小限にするように制
御することができ、ＣＰＵとＤＭＡの同時実行が可能に
なりシステムの処理能力の向上を図ることができる。
【００１９】（実施の形態２）図２は、本発明の実施の
形態２に係るデータ処理装置の構成を示すブロック図で
ある。図２において、データ処理装置は、ＣＰＵ１０
１、ＣＰＵ１０１がマスタとなる高速バス１０２、ＤＭ
Ａコントローラ１０３、ＤＭＡコントローラ１０３がマ
スタとなるＤＭＡ専用バス１０４、高速メモリ１０５、
高速メモリ１０５の接続先を高速バス１０２またはＤＭ
Ａ専用バス１０４に切替えるためのバス切替え回路１０
６、低速バス１１０を高速バスに接続するための低速バ
スブリッジ１０７、低速バスブリッジ１０７の接続先を
高速バス１０２またはＤＭＡ専用バス１０４に切替える
バス切替え回路１０８、ＣＰＵ１０１からのリード／ラ
イト要求信号およびＤＭＡコントローラ１０３からのリ
ード／ライト要求信号によりバス切替え回路１０８の接
続先切替えを指示しＣＰＵ１０１にウエイト要求するバ
ス調停回路１０９で構成され、低速バス１１０には複数
の低速バスデバイス１１１、１１２が接続されている。
形態２に係るデータ処理装置の構成を示すブロック図で
ある。図２において、データ処理装置は、ＣＰＵ１０
１、ＣＰＵ１０１がマスタとなる高速バス１０２、ＤＭ
Ａコントローラ１０３、ＤＭＡコントローラ１０３がマ
スタとなるＤＭＡ専用バス１０４、高速メモリ１０５、
高速メモリ１０５の接続先を高速バス１０２またはＤＭ
Ａ専用バス１０４に切替えるためのバス切替え回路１０
６、低速バス１１０を高速バスに接続するための低速バ
スブリッジ１０７、低速バスブリッジ１０７の接続先を
高速バス１０２またはＤＭＡ専用バス１０４に切替える
バス切替え回路１０８、ＣＰＵ１０１からのリード／ラ
イト要求信号およびＤＭＡコントローラ１０３からのリ
ード／ライト要求信号によりバス切替え回路１０８の接
続先切替えを指示しＣＰＵ１０１にウエイト要求するバ
ス調停回路１０９で構成され、低速バス１１０には複数
の低速バスデバイス１１１、１１２が接続されている。
【００２０】以上のように構成された実施の形態２のデ
ータ処理装置の動作について説明する。高速メモリ１０
５は通常高速バス１０２に接続されており、低速バスブ
リッジ１０７も通常高速バス１０２に接続されている。
ＣＰＵ１０１の指示によりＤＭＡコントローラ１０３が
低速デバイス１１１と低速バスデバイス１１２の間でデ
ータ転送を行う場合、ＤＭＡコントローラ１０３からリ
ード／ライト要求をバス調停回路１０９に出す。
ータ処理装置の動作について説明する。高速メモリ１０
５は通常高速バス１０２に接続されており、低速バスブ
リッジ１０７も通常高速バス１０２に接続されている。
ＣＰＵ１０１の指示によりＤＭＡコントローラ１０３が
低速デバイス１１１と低速バスデバイス１１２の間でデ
ータ転送を行う場合、ＤＭＡコントローラ１０３からリ
ード／ライト要求をバス調停回路１０９に出す。
【００２１】このとき、ＣＰＵ１０１が高速メモリ１０
５にアクセスしていると、バス調停回路１０９は無条件
にバス切替え回路１０８に対して切替え指示を送り、低
速バスブリッジ１０７はＤＭＡ専用バス１０４に接続さ
れる。これにより、ＣＰＵ１０１が高速メモリ１０５に
アクセスしている状態で、平行してＤＭＡコントローラ
１０３による低速バスデバイス間のデータ転送が可能に
なる。
５にアクセスしていると、バス調停回路１０９は無条件
にバス切替え回路１０８に対して切替え指示を送り、低
速バスブリッジ１０７はＤＭＡ専用バス１０４に接続さ
れる。これにより、ＣＰＵ１０１が高速メモリ１０５に
アクセスしている状態で、平行してＤＭＡコントローラ
１０３による低速バスデバイス間のデータ転送が可能に
なる。
【００２２】また、ＣＰＵ１０１の指示によりＤＭＡコ
ントローラ１０３が高速メモリ内のデータ転送を行う場
合、ＤＭＡコントローラ１０３からリード／ライト要求
をバス調停１０９に出す。このとき、ＣＰＵ１０１が低
速バスデバイスにアクセスしていると、バス調停回路１
０９は無条件にバス切替え回路１０６に対して切替え指
示を送り、高速メモリ１０５はＤＭＡ専用バス１０４に
接続される。これにより、ＣＰＵ１０１が低速デバイス
にアクセスしている状態で、平行してＤＭＡコントロー
ラ１０３による高速メモリ内のデータ転送が可能にな
る。
ントローラ１０３が高速メモリ内のデータ転送を行う場
合、ＤＭＡコントローラ１０３からリード／ライト要求
をバス調停１０９に出す。このとき、ＣＰＵ１０１が低
速バスデバイスにアクセスしていると、バス調停回路１
０９は無条件にバス切替え回路１０６に対して切替え指
示を送り、高速メモリ１０５はＤＭＡ専用バス１０４に
接続される。これにより、ＣＰＵ１０１が低速デバイス
にアクセスしている状態で、平行してＤＭＡコントロー
ラ１０３による高速メモリ内のデータ転送が可能にな
る。
【００２３】ＣＰＵ１０１とＤＭＡ１０３が高速メモリ
１０５もしくは低速バスデバイスに同時にアクセスしよ
うとした場合は、バス調停回路１０９はＣＰＵ１０１に
対してウエイト要求を出し、ＣＰＵ１０１のアクセス中
断後、高速メモリ１０５もしくは低速バスデバイスはＤ
ＭＡ専用バス１０４に接続され、ＤＭＡコントローラ１
０３によるデータの転送が可能になる。
１０５もしくは低速バスデバイスに同時にアクセスしよ
うとした場合は、バス調停回路１０９はＣＰＵ１０１に
対してウエイト要求を出し、ＣＰＵ１０１のアクセス中
断後、高速メモリ１０５もしくは低速バスデバイスはＤ
ＭＡ専用バス１０４に接続され、ＤＭＡコントローラ１
０３によるデータの転送が可能になる。
【００２４】したがって、本実施の形態によれば、高速
メモリの接続先も高速バスまたはＤＭＡ専用バスの間で
切替え可能にすることにより、実施の形態１に比べて、
さらにＣＰＵとＤＭＡの同時実行が可能になる場合が増
えることになり、よりシステムの処理能力の向上を図る
ことができる。
メモリの接続先も高速バスまたはＤＭＡ専用バスの間で
切替え可能にすることにより、実施の形態１に比べて、
さらにＣＰＵとＤＭＡの同時実行が可能になる場合が増
えることになり、よりシステムの処理能力の向上を図る
ことができる。
【００２５】図３は、上記実施の形態におけるバス調停
回路の構成例を示すブロック図である。図３において、
バス調停回路４０６は、ＣＰＵ４０１からのリード／ラ
イト信号およびアドレス信号とＤＭＡコントローラ４０
２からのリード／ライト信号およびアドレス信号とをデ
コードして高速メモリ側バス切替え信号を生成するデコ
ーダ４０４と、同じく低速バスブリッジ側バス切替え信
号を生成するデコーダ４０５と、ＣＰＵ４０１へのウエ
イト要求を出力するＯＲ回路４０３とで構成されてい
る。
回路の構成例を示すブロック図である。図３において、
バス調停回路４０６は、ＣＰＵ４０１からのリード／ラ
イト信号およびアドレス信号とＤＭＡコントローラ４０
２からのリード／ライト信号およびアドレス信号とをデ
コードして高速メモリ側バス切替え信号を生成するデコ
ーダ４０４と、同じく低速バスブリッジ側バス切替え信
号を生成するデコーダ４０５と、ＣＰＵ４０１へのウエ
イト要求を出力するＯＲ回路４０３とで構成されてい
る。
【００２６】以上のように構成されたバス調停回路の動
作について説明する。高速メモリ側バス切替え信号を生
成するデコーダ４０４は、ＣＰＵ４０１からのリード／
ライト要求信号とアドレス、およびＤＭＡコントローラ
４０２からのリード／ライト要求信号とアドレスをデコ
ードする。
作について説明する。高速メモリ側バス切替え信号を生
成するデコーダ４０４は、ＣＰＵ４０１からのリード／
ライト要求信号とアドレス、およびＤＭＡコントローラ
４０２からのリード／ライト要求信号とアドレスをデコ
ードする。
【００２７】デコードの結果、ＣＰＵ４０１とＤＭＡ４
０２のアクセスが競合しない場合は、高速メモリへのア
クセス権を要求側に渡すために、高速メモリ側バス切替
え信号をアクセス要求側に送出する。アクセスが競合す
る場合は、ＣＰＵ４０１に対してウエイト信号を出しＣ
ＰＵのアクセスを中断させた後に、ＤＭＡコントローラ
４０２によるデータ転送を行う。低速バスブリッジ側バ
ス切替え信号を生成するデコーダ４０５においても同様
である。
０２のアクセスが競合しない場合は、高速メモリへのア
クセス権を要求側に渡すために、高速メモリ側バス切替
え信号をアクセス要求側に送出する。アクセスが競合す
る場合は、ＣＰＵ４０１に対してウエイト信号を出しＣ
ＰＵのアクセスを中断させた後に、ＤＭＡコントローラ
４０２によるデータ転送を行う。低速バスブリッジ側バ
ス切替え信号を生成するデコーダ４０５においても同様
である。
【００２８】図４は、本発明の効果例を説明するタイミ
ングチャートである。ＤＭＡによる低速バスデバイスか
らのリードを行い高速メモリへライトする場合、図４に
示すように、従来であれば、ＤＭＡが動作している間は
ＣＰＵは動作できなかったが、本発明によれば、ＤＭＡ
による高速メモリへのライト時にのみＣＰＵの動作を中
断すればよい。
ングチャートである。ＤＭＡによる低速バスデバイスか
らのリードを行い高速メモリへライトする場合、図４に
示すように、従来であれば、ＤＭＡが動作している間は
ＣＰＵは動作できなかったが、本発明によれば、ＤＭＡ
による高速メモリへのライト時にのみＣＰＵの動作を中
断すればよい。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
ＤＭＡ専用バスを有し、高速メモリと低速バスブリッジ
の接続先を高速バスとＤＭＡ専用バスの間で切替えるバ
ス切替え機構を備えることにより、ＣＰＵとＤＭＡのア
クセスが競合する場合でも同時実行が可能になる時間が
増え、システムの処理能力の向上を図ることができる。
ＤＭＡ専用バスを有し、高速メモリと低速バスブリッジ
の接続先を高速バスとＤＭＡ専用バスの間で切替えるバ
ス切替え機構を備えることにより、ＣＰＵとＤＭＡのア
クセスが競合する場合でも同時実行が可能になる時間が
増え、システムの処理能力の向上を図ることができる。
【図１】本発明の実施の形態１に係るデータ処理装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】本発明の実施の形態２に係るデータ処理装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図３】バス調停回路の構成例を示すブロック図であ
る。
る。
【図４】本発明の効果例を説明するタイミングチャート
である。
である。
【図５】従来のデータ処理装置の構成例を示すブロック
図である。
図である。
１０１、２０１、３０１、４０１ ＣＰＵ
１０２、２０２、３０２ 高速バス
１０３、２０４、３０３、４０２ ＤＭＡコントローラ
１０４、３０４ ＤＭＡ専用バス
１０５、２０３、３０５ 高速メモリ
１０６、１０８、３０８ バス切替え回路
１０７、２０５、３０７ 低速バスブリッジ
１０９、３０９、４０６ バス調停回路
１１０、２０６、３１０ 低速バス
１１１、１１２、２０７、２０８、３１１、３１２ 低
速バスデバイス ４０３ ＯＲ回路 ４０４、４０５ デコーダ
速バスデバイス ４０３ ＯＲ回路 ４０４、４０５ デコーダ
Claims (3)
- 【請求項１】 ＣＰＵがマスタとなる高速バスと、 ＤＭＡコントローラがマスタとなるＤＭＡ専用バスと、 低速バスを高速バスに接続するための低速バスブリッジ
と、 前記低速バスブリッジの接続先を前記高速バスまたは前
記ＤＭＡ専用バスに切替えるバス切替え手段と、 前記バス切替え手段の接続先切替えを指示するバス調停
回路と、を備えることを特徴とするデータ処理装置。 - 【請求項２】 ＣＰＵがマスタとなる高速バスと、 ＤＭＡコントローラがマスタとなるＤＭＡ専用バスと、 高速メモリの接続先を前記高速バスまたは前記ＤＭＡ専
用バスに切替える第１のバス切替え手段と、 低速バスを高速バスに接続するための低速バスブリッジ
と、 前記低速バスブリッジの接続先を前記高速バスまたは前
記ＤＭＡ専用バスに切替える第２のバス切替え手段と、 前記第１および第２のバス切替え手段の接続先切替えを
指示するバス調停回路と、を備えることを特徴とするデ
ータ処理装置。 - 【請求項３】 前記バス調停回路は、ＣＰＵからのリー
ド／ライト信号およびアドレス信号とＤＭＡコントロー
ラからのリード／ライト信号およびアドレス信号に応じ
て、前記バス切替え手段に対する接続先切替えの指示信
号およびＣＰＵに対するウエイト信号を生成することを
特徴とする請求項１または２記載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002113388A JP2003308289A (ja) | 2002-04-16 | 2002-04-16 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002113388A JP2003308289A (ja) | 2002-04-16 | 2002-04-16 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003308289A true JP2003308289A (ja) | 2003-10-31 |
Family
ID=29395586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002113388A Pending JP2003308289A (ja) | 2002-04-16 | 2002-04-16 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003308289A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1708091A1 (en) * | 2005-03-31 | 2006-10-04 | STMicroelectronics Belgium N.V. | Dedicated DMA-memory bus for an AMBA system |
| US8018784B2 (en) | 2009-01-16 | 2011-09-13 | Renesas Electronics Corporation | Semiconductor device and data processor |
| US8301820B2 (en) | 2005-03-31 | 2012-10-30 | Stmicroelectronics Belgium N.V. | Direct memory access for advanced high speed bus |
-
2002
- 2002-04-16 JP JP2002113388A patent/JP2003308289A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1708091A1 (en) * | 2005-03-31 | 2006-10-04 | STMicroelectronics Belgium N.V. | Dedicated DMA-memory bus for an AMBA system |
| US8301820B2 (en) | 2005-03-31 | 2012-10-30 | Stmicroelectronics Belgium N.V. | Direct memory access for advanced high speed bus |
| US8018784B2 (en) | 2009-01-16 | 2011-09-13 | Renesas Electronics Corporation | Semiconductor device and data processor |
| US8339869B2 (en) | 2009-01-16 | 2012-12-25 | Renesas Electronics Corporation | Semiconductor device and data processor |
| US8531893B2 (en) | 2009-01-16 | 2013-09-10 | Renesas Electronics Corporation | Semiconductor device and data processor |
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