JPH02207363A - データ転送制御方式、デバイスコントローラ、およびメモリ・コントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、Ｉ／Ｏデバイスとメモリとの間、またはＩ／
Ｏデバイス相互間におけるデータ転送を行なうシステム
において、データ転送の制御方式、ならびに、これに用
いるデバイスコントローラおよびメモリコントローラに
関する。

［従来の技術］ Ｉ／Ｏデバイスとメモリ間のデータ転送を制御するコン
トローラとして、従来の装置は、Ｉ／Ｏデバイスからメ
モリにデータ転送を行なう場合、Ｉ／Ｏデバイスには読
み取り制御信号を出力し、一方、メモリには書き込み制
御信号を出力して、Ｉ／Ｏデバイスからデータバス上に
読み取ったデータを同一タイミングでメモリに書き込ん
でいた。

また、この従来の装置は、メモリからＩ／Ｏデバイスに
データ転送を行なう場合、メモリには読み取り制御信号
を出力し、一方、Ｉ／Ｏデバイスには書き込み制御信号
を出力して、メモリからデータバス上に読み取ったデー
タを同一タイミングでＩ／Ｏデバイスに書き込んでいた
。

さらに、Ｉ／Ｏデバイス・Ｉ／Ｏデバイス間のデータ転
送時は、マイクロプロセッサユニット（以下ＭＰＵと略
記する）がデータの読み取りおよび書き込みを行なう必
要があった。

［発明が解決しようとする課題］ 上記従来技術は、Ｉ／Ｏデバイスに対して、読み取り制
御信号および書き込み制御信号を必要とし、また、メモ
リに対しても、読み取り制御信号および書き込み制御信
号を必要としており、同一タイミングで工／○デバイス
・メモリ間のデータ転送を行なうにもかかわらず、個々
の制御信号が必要となる。

したがって、このような従来のコントローラを用いたシ
ステムでは、多数の信号線を要し、ボードの配線面積が
大きくなり、また、雑音の影響を受けやすいという問題
点があった。

また、上記従来の技術は、Ｉ／Ｏデバイス・Ｉ／Ｏデバ
イス間の転送を行なう機能はないので。

ＭＰＵが直接データの読み取りおよび書き込みを行なわ
なくてはならない、そのため、処理速度が遅いという問
題点があった。

本発明の目的は、Ｉ／Ｏデバイス・メモリ間の転送をよ
り少ない制御信号で行なうことができ、また、Ｉ／Ｏデ
バイス・Ｉ／Ｏデバイス間の転送を同一タイミングで行
なうことができるデータ転送制御方式を提供することに
ある。

また、本発明の他の目的は、前記データ転送制御方式の
実現に好適な、デバイスコントローラおよびメモリコン
トローラを提供することにある。

［課題を解決するための手段］ 本願発明は、前記目的を達成するための手段として１次
の発明を提供する。

本願第１の発明は、 メモリ、Ｉ／Ｏデバイスを含むデバイス間で、アドレス
バス、データバス、ならびに、各種信号線を含むシステ
ムバスによりデータ転送を行なうシステムにおけるデー
タ転送制御方式であって、転送元になるデバイスに対し
て、転送タイミング信号をデバイスからバスへの転送制
御信号として受け取るよう設定すると共に、転送先にな
るデバイスに対して、転送タイミング信号をバスからデ
バイスへの転送制御信号として受け取るように設定した
後。

上記信号線上に、転送タイミング信号を送出し。

前記転送元では、前記転送タイミング信号をデバイスか
らバスへの転送制御信号として受け、送信すべきデータ
を前記システムバス上に送出し、転送先では、前記転送
タイミング信号をバスからデバイスへの転送制御信号と
して受け、システムバス上のデータを取り込むことによ
り、前記転送タイミング信号に同期してデータ転送を行
なうよう制御することを特徴とする。

本願第２の発明は、 メモリ、Ｉ／Ｏデバイスを含むデバイス間で。

アドレスバス、データバス、ならびに、各種信号線を含
むシステムバスによりデータ転送を行なうシステムにお
けるデータ転送制御方式であって、転送を行なうデバイ
スに対して、転送元になるか、転送先になるかを各々設
定する手段と、上記信号線上に転送タイミング信号を送
出する手段とを設け。

かつ、各デバイス対応に、前記設定に応じて、転送元に
なる場合には、前記転送タイミング信号をデバイスから
バスへの転送制御信号として選択し、転送先になる場合
には、前記転送タイミング信号をバスからデバイスへの
転送制御信号として選択する手段を設けて、 前記転送タイミング信号に同期してデータ転送を行なう
よう制御することを特徴とする。

本願第３の発明は、 データの転送を含む各種情報処理を行なうシステムに接
続されるＩ／Ｏデバイス対応に設けられ、アドレスバス
、データバス、ならびに、各種信号線を含むシステムバ
スに接続されて、他のメモリまたは工／○デバイスとの
データ転送制御を行なう機能を有するデバイスコントロ
ーラであって。

システムの上位の手段からの指示に応じて、転送元にな
る場合には、前記信号線を介して送られる転送タイミン
グ信号をデバイスからバスへの転送制御信号として選択
し、転送先になる場合には、前記転送タイミング信号を
バスからデバイスへの転送制御信号として選択する手段
を設けて、前記転送タイミング信号に同期してデータ転
送を行なうよう制御することを特徴とする。

本願第４の発明は、 データの転送を含む各種情報処理を行なうシステムに接
続されるメモリ対応に設けられ、アドレスバス、データ
バス、ならびに、各種信号線を含むシステムバスに接続
されて、他のＩ／Ｏデバイスとのデータ転送制御を行な
う機能を有するメモリコントローラであフて、 システムの上位の手段からの指示に応じて、転送元にな
る場合には、前記信号線を介して送られる転送タイミン
グ信号をメモリからバスへの転送制御信号として選択し
、転送先になる場合には、前記転送タイミング信号をバ
スからメモリへの転送制御信号として選択する手段を設
けて、前記転送タイミング信号に同期してデータ転送を
行なうよう制御することを特徴とする特前記転送を行な
うデバイスに対して、転送元になるか、転送先になるか
を各々設定する手段は、システムの上位の手段、例えば
、システムを統括制御するプロセッサにより構成するこ
とができる。

−例を挙げれば、マイクロプロセッサがある。設定は、
例えば、システムバス用いて、コマンド等の制御情報を
送ることにより行なうことができる。

また、専用のプロセッサを設けてもよい。

前記上位の手段は、転送命令、転送を行なうデバイスの
指定、転送の方向、転送すべき転送データの量等を指示
する機能をも有する。

また１本願発明が好ましく適用されるシステムでは、シ
ステムバスの管理を行なうバスマスタを有する。上記信
号線上に転送タイミング信号を送出する手段としては、
このバスマスタを用いることができる。

バスマスタは、例えば、データの読み取り、書き込みを
行なうためアドレスを設定するカウンタ。

制御命令を解読するデコーダ、および、システムバスを
介してデータの転送を制御するバスマスタ制御部を有し
て構成される。

前記本願の各発明において、転送タイミング信号として
は、メモリに対する読み取り制御信号および／または書
き込み制御信号を用いることができる。この信号は、前
記バスマスタから送出することができる。

また、前記各デバイスに設けられる前記設定に応じて、
転送元になる場合には、前記転送タイミング信号をデバ
イスからバスへの転送制御信号として選択し、転送先に
なる場合には、前記転送タイミング信号をバスからデバ
イスへの転送制御信号として選択する手段としては、例
えば、セレクタを用いることができる。このセレクタは
、例えば、転送元になるか、転送先になるかの情報に応
じて、前記転送タイミング信号を、当該デバイスに対す
る読み取り制御信号または書き込み制御信号として、該
デバイスに出力するように、信号線の接続を行なう。

このセレクタに与えられる情報は、例えば、レジスタ等
において、保持しておくことが好ましい。

また、レジスタに格納される情報としては、上位の手段
から与えられるコマンド等をデコーダによりデコードし
たものが好ましい。

なお、後述するメモリコントローラは、前記バスマスタ
から、メモリアクセス許可信号が出力されている場合、
この信号を用いて、前記セレクタの選択を制御する構成
としてもよい。

本願発明では、データ転送を行なうデバイスとしては、
メモリとＩ／Ｏデバイスとが含まれる。

例えば、メモリとＩ／Ｏデバイスとの間、また、工／○
デバイスとＩ／Ｏデバイスとの間におけるデータ転送を
行なうことができる。各デバイスは、工／○デバイスコ
ントローラまたはメモリコントローラを介してシステム
バスに接続される。

本願発明の適用される工／○デバイスとしては。

例えば、光デイスク装置、磁気ディスク装置、フレキシ
ブルディスク装置、プリンタ、入力装置等がある。また
、メモリとしては、パーソナルコンピュータ等の情報処
理装置の主記憶が挙げられる。

本願発明のデータ転送制御システムの好ましい態様とし
ては、前記マイクロプロセッサと、バスマスタと、デバ
イスコントローラと、メモリコントローラとを備え、こ
れらをシステムバスに接続して構成されるものが挙げら
れる。

このようなデータ転送システムは、データ処理装置等に
組み込むことに好適である。このデータ転送制御方式は
、これ自体を入出力インタフェースとして組み込んで、
パーソナルコンピュータ。

ワークステーシミン等の情報処理システムを構成するこ
とができる。また、このデータ転送制御方式により、チ
ャネル装置を構成して、これを情報処理システムに組み
込むこともできる。

各デバイスには、前記セレクタ、レジスタおよびデコー
ダのほか、制御部を有している。この制御部には、転送
準備完了信号を出力する機能を設けている。この機能は
、好ましくは、オープンコレクタ回路、オープンドレイ
ン回路、トライステート回路等により、構成することが
できる。

なお、デコーダおよびレジスタは、デバイスによっては
、コントローラに設けることが省略される場合がある０
例えば、メモリコントローラにあっては、前記したメモ
リアクセス許可信号により、セレクタが制御される場合
には、このセレクタを制御するための情報のデコーダ、
および、解読された信号を保持するレジスタを省略する
ことができる。

また、本願発明を構成するバスマスタ、デバイスコント
ローラおよびメモリコントローラは、それぞれ、構成要
素を半導体基板にＩＣ技術を用いて形成し、かつ、この
半導体基板、または、該半導体基板を実装したプリント
基板に、システムバス接続用端子を設けることにより、
ＩＣ化して構成することができる。また、バスマスタ、
デバイスコントローラおよびメモリコントローラを各々
構成するＩＣを、−のプリント基板上に実装し。

バスを該プリント基板上に形成する構成としてもよい。

勿論、これらのＩＣを、１チツプＬＳＩ化して構成する
こともできる。

［作用］ 本願発明では、予めデータ転送を行なうべきデバイスに
、転送元か、転送先かを設定する。そして、この設定後
に、転送タイミング信号を出力する。また、この設定を
受けて、前記転送元では、前記転送タイミング信号をデ
バイスからバスへの転送制御信号として受け、一方、転
送先では、前記転送タイミング信号をバスからデバイス
への転送制御信号として受ける。

前記転送元では、この転送制御信号をデバイスからのデ
ータの読み取り制御信号として、デバイスから読みだし
たデータを転送すべきデータとしてシステムバス上に送
る。一方、転送先では、この転送制御信号をデバイスへ
のデータ書き込み制御信号として、前記システムバス上
にある前記転送元からのデータを取り込んで、デバイス
に入力させる。

転送先では゛、前記転送タイミング信号をバスからデバ
イスへの転送制御信号として受け、転送タイミング信号
を、転送元デバイスでは読み取り制御信号とし、転送先
デバイスでは書き込み制御信号とする。従って、転送元
と転送先とが、同一タイミング信号により、転送すべき
データの読みだし動作と、書き込み動作とを実行する。

ここで、転送タイミング信号として、メモリに対する読
み取り制御信号または書き込み制御信号を用いる場合に
は、例えば、読み取り制御信号を転送タイミング信号と
した場合には、転送元ではこの信号を読み取り制御信号
としてそのまま選択し、転送先ではこの信号を書き込み
制御信号として選択する。

この作用をさらに具体的に示すと、次のとおりである。

セレクタは、読み取り／書き込み制御信号をそのままデ
バイスに出力することと、読み取り制御信号を書き込み
制御信号とし、書き込み制御信号を読み取り制御信号と
してデバイスに出力することとを選択する。この選択情
報を格納するレジスタは、ＭＰＵの書き込み動作により
前記情報を格納する。セレクタ、この情報をレジスタよ
り受けて、前記選択動作を実行する。

デバイスコントローラ内の制御部は、前記セレクタから
書き込み制御信号が入力されると、対応するＩ／Ｏデバ
イスまたはメモリの書き込みが可能であるとき、準備完
了信号を出力する。一方、読み取り制御信号が入力され
ると、対応するＩ／Ｏデバイスまたはメモリからの読み
取りが可能であるとき、準備完了信号を出力する。この
準備完了信号は、例えば、オープンコレクタにより出力
する。

このようにして、本願発明では、同一制御信号で、同一
のタイミングによるＩ／Ｏデバイスとメモリ間、また、
Ｉ／Ｏデバイス相互間でのデータ転送を行なうことがで
きる。この場合、タイミング等の制御は、各デバイスご
とに行なわないので。

そのための信号線を必要としない、よって、配線数を削
減することができる。また、データ転送を。

データの読み取り、書き込みの２段階で行なうことなく
、−度のタイミング信号で、データの転送が行なえるの
で、転送速度を向上することができる。

（以下余白） ［実施例］ 以下、本願発明の実施例について図面を参照して説明す
る。

第２図に本願発明のデータ転送制御方式のシステム構成
の一例を示す。

同図に示すシステムは、システムバス７０に、ＭＰＵ１
と、バスマスタ２と、デバイスコントローラ３および３
００と、メモリコントローラ５とを接続しである。

デバイスコントローラ３には、Ｉ／Ｏデバイス４を接続
し、前記デバイスコン；・ローラ３００には、Ｉ／Ｏデ
バイス４００を接続し、前記メモリコントローラ５には
メモリ６を接続する。前記デバイスコントローラ３と３
００は、同じもので、第１図に示すように、前記バスマ
スタ２のデータ転送要求信号ＤＲＥＱ　（以下、ＤＲＥ
Ｑ信号と略記する）７９とデータ転送許可信号ＤＡＣＫ
　（以下、ＤＡＣＫ信号と略記する）８０を前記デバイ
スコントローラ３００に接続する以外は、前記デバイス
コントローラ３と共通にシステムバスを接続する。

次に、第１図を参照して本実施例をさらに詳細に説明す
る。

第１図は本実施例の要部を示すブロック図であり、Ｉ／
Ｏデバイス・メモリ間、あるいは、Ｉ／Ｏデバイス・Ｉ
／Ｏデバイス間のデータ転送を行なうシステムを示して
いる。

ＭＰＵＩは、前記システム全体の制御を行なうものであ
る。このＭＰＵＩは、システムバス７０を構成するアド
レスバスＡＢＵＳ７１と、データバスＤＢＵＳ７２と、
メモリ書き込み（Ｉ／Ｏデバイス読み取り）制御信号Ｍ
Ｗ／Ｉ○Ｒ（以下、ＭＷ／ＩＯＲ信号と略記する）７５
と、メモリ読み取り（Ｉ／Ｏデバイス書き込み）制御信
号ＭＲ／ｌ０Ｗ（以下、ＭＲ／ＩＯＷ信号と略記する）
７４とに接続されている。

バスマスタ２は、メモリ６から読み取るアドレスを設定
するカウンタ２１と、制御命令を解読するデコーダ２２
と、システムバス７０を介してデータの転送を制御する
バスマスタ制御部２３とを有して構成される。

デコーダ２２は、ＭＰＵＩからの転送制御命令を解読し
、バスマスタ２内のカウンタ２１およびバスマスタ制御
部２３を制御する。このデコーダ２２は、制御信号とし
て、チップセレクト信号２４．２５ａおよび２５ｂを、
カウンタ２１およびバスマスタ制御部２３に出力する。

バスマスタ制御部２３は、第７図に示すように、レジス
タ２３１と、セレクタ２３２および２３３と、クロック
発生器２３４と、転送カウンタ２３５と、転送要求受付
回路２３６とを有して構成される。

転送カウンタ２３５は、データを転送するバイト数をカ
ウントするカウンタである。このカウンタ２３５は、チ
ップセレクト信号２５ｂを受けて起動され、ＭＰＵＩが
データバス７２を介して初期設定を行なう。準備完了信
号ＲＥＡＤＹ　（以下ＲＥＡＤＹ信号と略記する）７６
によりデクリメントし、その内容が“０”であるか、そ
うでないかの状態を、制御信号２４５でクロック発生器
２３４に知らせる。

レジスタ２３１は、チップセレクト信号２５ａを受けて
起動され、メモリのデータ転送を許可するメモリアクセ
ス許可信号Ｍ／ＩＯ（以下Ｍ／ＩＯ信号と略記する）７
３をアサートするか、しないかを設定するレジスタであ
る。さらに、このレジスタ２３１は、セレクタ２３３に
よりＤＡＣＫ信号７８をイネーブルにし、かつ、転送要
求受付回路２３６によりＤＲＥＱ信号７７をイネーブル
にする制御信号２４０を、アサートするか、しないかを
設定する。また、このレジスタ２３１は、セレクタ２３
３によりＤＡＣＫ信号８０をイネーブルにし、かつ、転
送要求受付回路２３６によりＤＲＥＱ信号７９をイネー
ブルにする制御（１号２４１をアサートするか、しない
かを設定する。

さらに、このレジスタ２３１は、セレクタ２３２により
ＭＷ／ＩＯＲ信号７５またはＭＲ／ＩＯＷ信号７４のど
ちらかを選択する制御信号２４２を、アサートするか、
しないかを設定する。

クロック発生器２３４は、制御信号２４５が転送カウン
タ２３５の内容が０”でない状態を示し、かつ、制御信
号２４３がアサートしている時に、制御信号２４４をア
サートし、ＲＥＡＤＹ信号７６がアサートした時に制御
信号２４４をネゲートする。

セレクタ２３２は、制御信号２４４をＭＷ／ＩＯＲ信号
７５に出力するかＭＲ／ＩＯＷ信号７４に出力するかを
１選択する。

セレクタ２３３は、制御信号２４４をＤＡＣＫ信号７８
に出力するか、しないかを選択し、また、ＤＡＣＫ信号
８０に出力するか、しないかを選択する。転送要求受付
回路２３６は、第７図に示すように、２個のＡＮＤ回路
と、それらの出７Ｊの論理和をとるＯＲ回路とを有して
構成される。この転送要求受付回路２３６は、制御信号
２４０および２４１がアサートしている時、ＤＲＥＱ信
号７７および７９の両者ともアサートした時に制御信号
２４３をアサートする。また、制御信号２４０がアサー
トし、制御信号２４１がネゲートしている時、ＤＲＥＱ
信号７９を無効とし、ＤＲＥＱ信号７７がアサートした
時にのみ制御信号２４３をアサートする。また、制御信
号２４１がアサートし、制御信号２４０がネゲートして
いる時、ＤＲＥＱ信号７７を無効とし、ＤＲＥＱ信号７
９がアサートした時にのみ、制御信号２４３をアサート
する。

メモリ６とデバイスコントローラ３とのデータ転送を行
なう時は、ＭＰＵＩは、レジスタ２３１の設定により、
Ｍ／ＩＯ信号７３および制御信号２４０をアサートする
。また、転送方向は、制御信号２４２の設定により決ま
る。

また、デバイスコントローラ３と他のデバイスコントロ
ーラとのデータ転送を行なうときは。

ＭＰＵＩは、レジスタ２３１の設定により、制御信号２
４０および２４１をアサートする。転送方向は、同様に
制御信号２４２の設定により決まる。

デバイスコントローラ３は、本発明におけるＩ／Ｏデバ
イスの制御を行なうものである。このデバイスコントロ
ーラ３は、第１図に示すように、アトしスバスＡＢＵＳ
７１をデコードするデコーダ３１と、前記Ｉ／Ｏデバイ
スとデータバスＤＢＵＳ７２とのデータ転送を行なう制
御部３２と。

Ｉ／Ｏデバイスに対するＭＷ／ＩＯＲ信号７５とＭＲ／
Ｉ○Ｗ信号７４の切り換えを行なうセレクタ３３と、前
記セレクタ３３の切り換えの情報を格納し、切り換えを
指示するレジスタ３４とを内蔵する。Ｉ／Ｏデバイス４
は、具体的にはプリンタやハードディスク等である。

メモリコントローラ５は、本実施例におけるメモリの制
御を行なうもので、Ｍ／ＩＯ信号７３により、メモリ６
に対するＭＲ／ＩＯＷ信号７４およびＭＷ／ＩＯＲ信号
７５を有効あるいは無効にするセレクタ５１と、前記メ
モリと前記データバスＤ　Ｂ　Ｕ　Ｓ　７２とのデータ
転送のタイミングを制御する制御部５２とを内蔵する。

メモリ６は、具体的には、読み書きを行なうＲＡＭや、
読み出しのみを行なうＲＯＭである。

なお、前記制御部３２および５２は、各々対応するＩ／
Ｏデバイス４またはメモリ６に対するアクセスの準備完
了を示すＲＥＡＤＹ信号を出力する機能を有している。

この機能は、共に、オープンコレクタ回路により構成さ
れている。なお、本実施例では、オープンコレクタを用
いているが。

これに限らず、オープンドレイン回路、トライステート
回路により構成してもよい。

次に、本実施例の作用について、前記第１図、第２図お
よび第７図の他、第３図、第４図および第５図を参照し
て説明する。

第３図は前記メモリ６から前記工／○デバイス４へのデ
ータ転送を行なう際の各制御信号のタイミングを示した
ものである。

第４図は前記Ｉ／Ｏデバイス４から前記メモリ６へのデ
ータ転送を行なう際の各制御信号のタイミングを示した
ものである。

第５図は前記Ｉ／Ｏデバイス４から前記Ｉ／Ｏデバイス
４００へのデータ転送を行なう際の各制御信号のタイミ
ングを示したものである。

まず、第３図を用いて、メモリ６からＩ／Ｏデバイス４
へのデータ転送について説明する。

ＭＰＵ１は、バスマスタ２に対して、アドレスバスＡＢ
ＵＳ７１とデータバスＤＢＵＳ７２により、メモリ６か
ら読み取るデータの先頭アドレスをカウンタ２１に格納
し、バスマスタ制御部２３の転送カウンタ２３５に転送
バイト数を設定する。

また、デバイスコントローラ３に対しては、デコーダ３
１を介して、ＭＲ／ＩＯＷ信号７４を書き込み信号３８
として制御部３２に接続し１ＭＷ／ＩＯＲ信号７５を読
み取り信号３９として制御部３２に接続するように、セ
レクタ３３に対し指示する情報を、レジスタ３４に格納
する。

その後、ＭＰＵＩは、バスマスタ２およびデバイスコン
トローラ３を起動すると、まず、デバイスコントローラ
３は、ＤＲＥＱ信号７７をアクティブにする。

この信号を受けたバスマスタ２は、ＤＡＣＫ信号７８を
アクティブにする。また、ＭＲ／ＩＯＷ信号７４をアク
ティブにする。

、：（７）ＭＲ／ＩＯＷ信号７４は、セレクタ３３を介
して制御部３２に対して書き込み信号３８として入力さ
れる。これにより、制御部３２は、データバスＤＢＵＳ
７２上のデータをＩ／Ｏデバイス４に書き込む、また、
ＭＲ／ＩＯＷ信号７４は、メモリ６に対しては、読み取
り信号となるため、Ｍ／ＩＯ信号７３をアクティブにす
ることで、セレクタ５１を有効にし、読み取り信号５３
としてメモリ６に入力する。

また、バスマスタ２は、カウンタ２１の内容をアドレス
バスＡＢＵＳ７１を介してメモリ６に入力する。これに
より、メモリ６は、カウンタ２１の内容をアドレスとす
るデータをデータバスＤＢＵＳ７２に出力する。

これらの動作は、ＭＲ／ＩＯＷ信号７４により同一タイ
ミングで行なわれるため、同時に、メモリ６からＩ／Ｏ
デバイス４ヘデータ転送することが可能となる。

また、この場合、制御部３２は、Ｉ／Ｏデバイス４への
書き込みの準備が完了したとき、そのＲＥＡＤＹ信号を
アクティブにする。また、制御部５２は、メモリ６から
の読み取り準備が完了したとき、そのＲＥＡＤＹ信号を
アクティブにする。

両者のＲＥＡＤＹ信号は、オープンフレフタ出力である
ため、データ転送準備が完了したときに、ＲＥＡＤＹ信
号７６がアクティブとなる。

バスマスタ２は、この信号を受けて、ＭＲ／ＩＯＷ信号
７４をノンアクティブにし、１回のデータ転送を終了す
る。さらに、バスマスタ２は、次回の転送に備えて、カ
ウンタ２１をインクリメントする。

このようにして、上記の処理を、予めバスマスタ制御部
２３の転送カウンタ２３５に設定した回数分だけ繰り返
す。

上記した動作は、メモリからＩ／Ｏデバイスへのデータ
転送であるが、次に、第４図を用いてＩ／Ｏデバイスか
らメモリへの転送について説明する。

まず１ＭＰＵＩは、上記したように、バスマスタ２に先
頭アドレスや転送バイト数を設定する。

また、デバイスコントローラ３に対しても同様にレジス
タ３４にセレクタの選択指示情報を設定する。

デバイスコントローラ３は１ＭＰＵＩが起動させると、
データ転送を要求するＤＲＥＱ信号７７をアクティブに
する。このＤＲＥＱ信号７７を受けたバスマスタ２は、
データ転送を許可するＤＡＣＫ信号７８をアクティブに
し、さらに、ＭＷ／ＩＯＲ信号７５をアクティブにする
。

ＭＷ／ＩＯＲ信号７５は、セレクタ３３を介して制御部
３２に対して読み取り信号３９として入力される。これ
により、該制御部３２は、Ｉ／Ｏデバイス４からデータ
を読み取ってデータバスＤＢＵＳ７２に出力する。また
、ＭＷ／ＩＯＲ信号７５は、メモリ６に対して書き込み
信号であるので、セレクタ５１を介し、書き込み信号５
４としてメモリ６に入力する。また、バスマスタ２は、
メモリ６に対してアドレスを出力する。

これらの動作は、ＭＷ／ＩＯＲ信号７５により同一タイ
ミングで行なわれるため、同時にＩ／Ｏデバイス４から
メモリ６へ、データ転送することが可能となる。

この場合、上記したように、制御部３２は、Ｉ／Ｏデバ
イス４からの読み取り準備が完了したときに、また、制
御部５２は、メモリ６への書き込み準備が完了したとき
に、データ転送準備完了信号ＲＥＡＤＹをアクティブに
する。バスマスタ２は、これを受けて、ＭＷ／ＩＯＲ信
号７５をノンアクティブにして、１回のデータ転送を終
了する。

さらに、バスマスタ２は、設定口数分、この動作を繰り
返す。

次に、第２図および第５図を参照してＩ／Ｏデバイスと
Ｉ／Ｏデバイスとのデータ転送について説明する。

ＭＰＵＩは、バスマスタ２に転送バイト数を設定する。

また、デバイスコントローラ３に対して、上記と同様に
レジスタ３４を設定する。デバイスコントローラ３００
に対しては、デコーダ３１を介して、ＭＲ／ＩＯＷ信号
７４を読み取り信号３９として接続し、ＭＷ／ＩＯＲ信
号７５を書き込み信号３８として接続するように、セレ
クタ３３を制御する情報をレジスタ３４に格納する。

ここで、ＤＲＥＱ信号７９とＤＡＣＫ信号８０は、デバ
イスコントローラ３００に接続されているものとする。

ＭＰＵＩが起動をかけると、デバイスコントローラ３は
、ＤＲＥＱ信号７７をアクティブにし。

さらに、デバイスコントローラ３００は、ＤＲＥＱ信号
７９をアクティブにする。

これを受けて、バスマスタ２は、ＤＡＣＫ信号７８．８
０をアクティブにする。さらに、メモリのアクセスを許
可する信号Ｍ／ＩＯ信号７３をノンアクティブにして、
セレクタ５１によりメモリ６のアクセスを禁止状態にす
る。また、バスマスタ２は、ＭＲ／ＩＯＷ信号７４をア
クティブにして、デバイスコントローラ３の場合は、セ
レクタ３３を介して書き込み信号３８を制御部３２に入
力する。デバイスコントローラ３００の場合は、セレク
タ３３を介して読み取り信号３９を制御部３２に入力す
る。

したがって、デバイスコントローラ３００は、Ｉ／Ｏデ
バイス４００から読み取ったデータを、制御部３２を介
してデータバスＤＢＵＳ７２に出力する。そして、デバ
イスコントローラ３は、データバスＤＢＵＳ７２の内容
を、制御部３２を介して、Ｉ／Ｏデバイス４に書き込む
。

このようにして、Ｉ／Ｏデバイス４００からＩ／Ｏデバ
イス４へのデータ転送を同一タイミングで行なうことが
できる。また、上記したように。

データ転送準備の完了を示すＲＥＡＤＹ信号により、１
回のデータ転送を終了する。バスマスタ２は、設定した
回数分の転送を繰り返し、全ての転送を終了する。

以上は、Ｉ／Ｏデバイス４００からＩ／Ｏデバイス４へ
の転送について述べたが、レジスタ３４の内容を変える
ことなく、ＭＷ／ＩＯＲ信号を用いて、逆にＩ／Ｏデバ
イス４からＩ／Ｏデバイス４００へのデータ転送を行な
うことができる。

本実施例によれば、Ｉ／Ｏデバイスとメモリ間のデータ
転送を同一の制御信号により同一のタイミングで行なえ
ることに加え、Ｉ／ＯデバイスとＩ／Ｏデバイス間のデ
ータ転送も同一のタイミングで行なえる。したがって、
配線の削減、データ転送速度の向上が図れる。

また、低速のＩ／Ｏデバイスやメモリに必要な転送準備
完了信号をオーブンコレクタ出力するため、転送準備完
了信号をゲートを介することなく接続するだけで、低速
のＩ／Ｏデバイスやメモリのアクセスが可能である。し
たがって、ゲートの削減が可能となり、経済的に優れて
いる。

なお、これらの効果は、後述する他の実施例についても
同様である。

以上に説明した実施例では、バスの使用権をデータ転送
要求／許可信号により制御するバスマスタを有するシス
テムを例にして説明した。しかし、本発明は、これに限
らず、バスの使用権をアービトレーションによって制御
するシステムにも適用可能である。第６図を用いてアー
ビトレーション機能のあるシステムについて説明する。

第６図に本顕発明のデータ転送制御方式の他の実施例で
あって、アービトレーション制御を行なうシステムの構
成の一例を示す。

同図に示すシステムは、システムバス７０に。

ＭＰＵＩと、バスマスタ２と、デバイスコントローラ３
および３００と、メモリコントローラ５とを接続して構
成される。

前記バスマスタ２と、デバイスコントローラ３および３
００と、メモリコントローラ５は、各々制御部２３，３
２，３３２および５２を有している。これらの制御部２
３〜５２は、各々アービトレーション機能を有している
。また、これらの制御部２３〜５２は、バス権要求償号
１７１、アービトレーション指示信号１７２およびＩＤ
バス１７３により接続されている。さらに、デバイスコ
ントローラ３および３００には、各々Ｉ／Ｏデバイス４
および４００が接続されている。メモリコントローラ５
には、メモリ６が接続されている。

なお、前記バスマスタ２と、デバイスコントローラ３お
よび３００と、メモリコントローラ５とは、アービトレ
ーション機能を有することを除いては、前記第１図に示
した実施例の対応するものと同様に構成される。

アービトレーション機能では、各コントローラそれぞれ
にアービトレーションのレベル、すなわち、優先順位を
割り当て、各コントローラが出力するバス使用要求とレ
ベルとにより、バスの使用権を与える。

このアービトレーション機能によるＩ／Ｏデバイス４と
メモリ６とのデータ転送について説明する。

第３図または第４図を用いて説明したように、まずＭＰ
ＵＩは、バスマスタ２とデバイスコントローラ３の初期
設定を行ない、起動をかける。

デバイスコントローラ３は、バスの使用権を得るために
、バス権要求償号１７１をアクティブにする。この信号
を受けたバスマスタ２は、アービトレーション指示信号
１７２をアクティブにすると、デバイスコントローラ３
は、パス権要求償号１７１をノンアクティブにし、ＩＤ
バス１７３にアービトレーションのレベルを出力する。

このとき、他のコントローラも個々のレベルを出力し。

最もレベルの高いものが使用権を得る。

デバイスコントローラ３がバス権を得ると、バスマスタ
２は、Ｉ／Ｏデバイス４とメモリ６とのデータ転送を行
なう。なお、データ転送の詳細は、前述した実施例と同
じであるので省略する。

また、Ｉ／Ｏデバイス４とＩ／Ｏデバイス４００とのデ
ータ転送は、第５図を用いて説明したように、まず、Ｍ
ＰＵＩが初期設定を行ない、起動をかける。

デバイスコントローラ３または３００が、上記したよう
に、バスの使用権を得るためにアービトレーションの動
作を行なう、デバイスコントローラ３と３００の両者と
もバスの使用権を得たとき。

バスマスタ２は、前述したように、Ｉ／Ｏデバイス４と
Ｉ／Ｏデバイス４００とのデータ転送を行なう。

したがって１本願発明は、アービトレーションにより制
御するシステムバスのデータ転送にも適用できる。

（以下余白） 第１図に示す実施例のシステムは、アドレスバスＡＢＵ
Ｓ７１と、Ｍ／ＩＯ信号７３、ＭＷ／ＩＯＲ信号７５．
ＭＲ／ＩＯＷ信号７４．　ＲＥＡＤＹ信号７６、ＤＲＥ
Ｑ信号７７および７９、ＤＡＣＫ信号７８および８ｏの
各制御信号と、データバスＤＢＵＳ７２とからなるシス
テムバスを１組用いたシステムの構成例である。しかし
。

本願発明は、第９図のように、２組もしくはそれ以上の
システムバスを用いて構成することができる。

すなわち、同図に示す実施例は、バスマスタ９０１と、
デバイスコントローラ９０２，９０３および９０４と、
メモリコントローラ９０５とを、第１のシステムバスを
構成する制御信号線９／Ｏおよびデータバス（アドレス
バスを含む）９２０、ならびに、第２のシステムバスを
構成する制御信号線９１１およびデータバス（アドレス
バスを含む）９２１により接続している。また、これら
の第１．第２のシステムバスには、図示していないが、
前記第１図に示す実施例と同様に、ＭＰＵＩが接続され
る。

前記バスマスタ９０１は、その内部に、前記した第１図
に示すカウンタ２１．デコーダ２２およびバスマスタ制
御部２３を、第１．第２のシステムバス対応に、２系統
備えている１本実施例では図示しないＭＰＵは、各系統
ごとに初期設定を行なう。

前記デバイスコントローラ９０２〜９０４と、メモリコ
ントローラ９０５には、図示していないが、各々対応す
るデバイスまたはメモリが接続される。また、デバイス
コントローラ９０２〜９０４の各々は、内部に、前記第
１図に示すものと同様に、デコーダ３１、制御部３２、
セレクタ３３およびレジスタ３４を備えると共に、これ
らを前記第１．第２のシステムバスのいずれか未使用の
バスに接続するための切替回路（図示せず）を備えてい
る。同様に、メモリコントローラ９０５は、その内部に
、セレクタ５１および制御部５２を備えると共に、これ
らを前記第１．第２のシステムバスのいずれか未使用の
バスに接続するための切替回路（図示せず）を備えてい
る。

本実施例におけるデータ転送は、デバイスコントローラ
９０２〜９０４およびメモリコントローラ９０５が、第
１．第２のシステムバスのいずれかを選択して行なう、
この場合、いずれのシステムバスも未使用であれば、予
め定めた順序または任意に、システムバスを選択する。

また、いずれか一方が使用中であれば、未使用のシステ
ムバスを選択する。各システムバスによるデータの転送
は、前記第１図に示すものと同じである。

本実施例のように、２系統のシステムバスで、バスマス
タ９０１とデバイスコントローラ９０２等が接続される
ことにより、例えば、デバイスコントローラ９０２とデ
バイスコントローラ９０３とのデータ転送が、デバイス
コントローラ９０４とメモリコントローラ９０５のデー
タ転送と同時に並行して行なえる。したがって、転送速
度が増加し、性能の向上が図れる。

なお、本実施例の考え方は、前記した第６図に示す実施
例についても、同様に適用することができる。

前記各実施例では、データ転送を行なうシステムの全体
を制御するＭＰＵを有しているが、このＭＰＵは、デー
タ転送制御以外についても機能するものを用いている。

例えば、このようなデータ転送を行なう情報処理システ
ムにおいて各種処理を行なうＭＰＵを、サブルーチンと
して使用する。

しかし、本願発明は、こ、れに限らず、データ転送制御
専用のＭＰＵを有する構成としてもよい。

また、前記第１図に示す実隼例では、信号線として、Ｍ
／ＩＯ信号７３、ＭＲ／ｒＯＷ信号７４、ＭＷ／Ｉ○Ｒ
信号７５．ＲＥＡＤＹ信号７６、ＤＲＥＱ信号７７．７
９、および、ＤＡＣＫ信号７８．８０を有しているが１
本願発明は、さらに少ない信号線により転送制御を行な
う構成とすることが可能である。

第８図にこのような考え方によって構成された本願発明
の一実施例を示す。

第８図に示す実施例は、基本的なシステム構成は、前記
第１図に示す実施例とほぼ同様であって、システムバス
７０に、バスマスタ２と、デバイスコントローラ３およ
び３００（図示せず）と、メモリコントローラ５とを接
続して構成される。

本実施例の特徴は、バスマスタ２内にＭＰＵＩが設けら
れていること、メモリコントローラ５内に、デコーダ５
５およびレジスタ５６が設けられていること、および、
制御信号線が少ないことにある。他の構成については、
前記した第１図に示す、実施例のものと同様である。そ
こで、特徴点を中心に説明する。

バスマスタ２は、ＭＰＵＩと、カウンタ２１と、デコー
ダ２２と、バスマスタ制御部２３とを有して構成される
。このバスマスタ２は、ＭＰＵＩを内蔵すること、およ
び、バスマスタ制御部２３の内部構成に若干相違がある
こと以外は、前記第１図に示す実施例のバスマスタ２と
同じ構成であり、同様に作用する。

ＭＰＵＩは、専用であって、アドレスバスＡＢＵＳ７１
、データバスＤＢＵＳ７２およびＭＲ／ＩＯＷ信号７４
に接続されている。

バスマスタ制御部２３は、第７図に示すセレクタ２３２
が省略され、クロック発生器２３４から出力される制御
信号２４４が直接ＭＲ／Ｉ○Ｗ信号７４として出力され
る構成となっている。また。

第７図に示すレジスタ２３１は、Ｍ／ＩＯ信号７３およ
び前記省略されているセレクタ２３２に対する制御信号
２４２の出力が省略される構成となっている。なお、そ
の他の構成要素は、前記第７図に示すものと同じである
。

このバスマスタ２には、アドレスバスＡＢＵ５７１と、
データバスＤＢＵＳ７２と、ＭＲ／ＩＯＷ信号７４と、
ＲＥＡＤＹ信号７６と、ＤＲＥＱ信号７７．７９と、Ｄ
ＡＣＫ信号７８゜８０とがシステムバスとして接続され
、これらが。

デバイスコントローラ３およびメモリコントローラ５に
接続される。

メモリコントローラ５は、前記した第１図に示すセレク
タ５１および制御部５２の他、デコーダ５５およびレジ
スタ５６を有して構成される。このデコーダ５５および
レジスタ５６は、前記したデバイスコントローラ３に設
けられているデコーダ３１およびレジスタ５６に相当す
る。なお、セレクタ５１は、第１図に示す実施例では１
Ｍ／ＩＯｍ号７３により制御されるが１本実施例では。

レジスタ５６により制御される。

したがって１本実施例では、メモリコントローラ５は、
システムバス７０側から見ると、デバイスコントローラ
３と同様の構成を有している。このため、バスマスタ２
は、メモリコントローラ５をデバイスコントローラ３と
同様に扱うことができる。この結果９本実施例では、第
１図に示す実施例においては、必要であったＭ／ＩＯ信
号７３や、ＭＷ／ＩＯＲ信号７５を省略することができ
る。

なお、本実施例において、ＭＲ／ＩＯＷ信号７４を用い
ているが、ＭＷ／ＩＯＲ信号７５を用いて、ＭＲ／ＩＯ
Ｗ信号７４を省略することもできる。

前記各実施例において、バスマスタ、デバイスコントロ
ーラおよびメモリコントローラは、各々１チツプＩＣに
て構成することができる。また、これらの一部または前
部をさらに１チツプ化してもよい。

また、前記第８図に示す実施例において、ＭＰＵをバス
マスタに内蔵しているが、第１図に示す実施例と同様に
、内蔵でないＭＰＵを用いる構成としてもよい。

［発明の効果］ 本発明によれば、同一制御信号で同一タイミングのＩ／
Ｏデバイスとメモリ間のデータ転送が行なえるので、配
線数を削減できると共に、高い信頼性を得ることができ
る。また、同一制御信号で同一タイミングのＩ／Ｏデバ
イスどうしのデータ転送が行なえるので、転送速度等の
性能面の向上が図れる。

さらに、本願によれば、本願発明の方式により転送制御
を好適に行ない得るデバイスコントローラおよびメモリ
コントローラが得られる。

【図面の簡単な説明】

第１図は本願発明の一実施例の要部を示すブロック図、
第２図は本願発明のデータ転送＠ｑ＃４方式のシステム
構成の一例を示すブロック図、第３図はＩ／Ｏデバイス
からメモリへデータ転送する際のタイミングを示すタイ
ムチャート、第４図はメモリからＩ／Ｏデバイスへデー
タ転送する際のタイミングを示すタイムチャート、第５
図はＩ／Ｏデバイスどうしのデータ転送を行なう際のタ
イミングを示すタイムチャート、第６図はアービトレー
ション制御を行なう実施例のシステム構成例を示すブロ
ック図、第７図は本願発明の実施例を構成するバスマス
タのバスマスタ制御部の構成の一例を示すブロック図、
第８図および第９図は各々本願発明の他の実施例の要部
を示すブロック図である。 １・・・ＭＰＵ、２・・・バスマスタ、３・・・デバイ
スコントローラ、４・・・Ｉ／Ｏデバイス、５・・・メ
モリコントローラ、６・・・メモリ、２１・・・カウン
タ、２２・・・デコーダ、２３・・・バスマスタ制御部
、３１・・・デコーダ、３２・・・制御部、３３・・・
セレクタ、３４・・・しジスタ。 ５１・・・セレクタ。 ５２・・・制御部

Claims (1)

1. 【特許請求の範囲】 １、メモリ、Ｉ／Ｏデバイスを含むデバイス間で、アド
   レスバス、データバス、ならびに、各種信号線を含むシ
   ステムバスによりデータ転送を行なうシステムにおける
   データ転送制御方式であって、 転送元になるデバイスに対して、転送タイミング信号を
   デバイスからバスの転送制御信号として受け取るよう設
   定すると共に、転送先になるデバイスに対して、転送タ
   イミング信号をバスからデバイスへの転送制御信号とし
   て受け取るように設定した後、 上記信号線上に、転送タイミング信号を送出し、 前記転送元では、前記転送タイミング信号をデバイスか
   らバスへの転送制御信号として受け、送信すべきデータ
   を前記システムバス上に送出し、 転送先では、前記転送タイミング信号をバスからデバイ
   スへの転送制御信号として受け、システムバス上のデー
   タを取り込むことにより、前記転送タイミング信号に同
   期してデータ転送を行なうよう制御することを特徴とす
   るデータ転送制御方式。 ２、メモリ、Ｉ／Ｏデバイスを含むデバイス間で、アド
   レスバス、データバス、ならびに、各種信号線を含むシ
   ステムバスによりデータ転送を行なうシステムにおける
   データ転送制御方式であって、 転送を行なうデバイスに対して、転送元になるか、転送
   先になるかを各々設定する手段と、上記信号線上に転送
   タイミング信号を送出する手段とを設け、 かつ、各デバイス対応に、前記設定に応じて、転送元に
   なる場合には、前記転送タイミング信号をデバイスから
   バスへの転送制御信号として選択し、転送先になる場合
   には、前記転送タイミング信号をバスからデバイスへの
   転送制御信号として選択する手段を設けて、 前記転送タイミング信号に同期してデータ転送を行なう
   よう制御することを特徴とするデータ転送制御方式。 ３、データの転送を含む各種情報処理を行なうシステム
   に接続されるＩ／Ｏデバイス対応に設けられ、アドレス
   バス、データバス、ならびに、各種信号線を含むシステ
   ムバスに接続されて、他のメモリまたはＩ／Ｏデバイス
   とのデータ転送制御を行なう機能を有するデバイスコン
   トローラであって、 システムの上位の手段からの指示に応じて、転送元にな
   る場合には、前記信号線を介して送られる転送タイミン
   グ信号をデバイスからバスへの転送制御信号として選択
   し、転送先になる場合には、前記転送タイミング信号を
   バスからデバイスへの転送制御信号として選択する手段
   を設けて、 前記転送タイミング信号に同期してデータ転送を行なう
   よう制御することを特徴とするデバイスコントローラ。 ４、データの転送を含む各種情報処理を行なうシステム
   に接続されるメモリ対応に設けられ、アドレスバス、デ
   ータバス、ならびに、各種信号線を含むシステムバスに
   接続されて、他のＩ／Ｏデバイスとのデータ転送制御を
   行なう機能を有するメモリコントローラであって、 システムの上位の手段からの指示に応じて、転送元にな
   る場合には、前記信号線を介して送られる転送タイミン
   グ信号をメモリからバスへの転送制御信号として選択し
   、転送先になる場合には、前記転送タイミング信号をバ
   スからメモリへの転送制御信号として選択する手段を設
   けて、 前記転送タイミング信号に同期してデータ転送を行なう
   よう制御することを特徴とするメモリコントローラ。