JPH03185547A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の口約］ （産業上の利用分野〉 本発明は、メモリと周辺装置との間のデータ転送制御手
段を備えたメモリ制御装置に関する。

（従来の技術） 従来、例えばパーソナルコンピュータ等のコンピュータ
システムでは、周辺装置とメモリ（例えばメインメモリ
）との間のデータ転送には、プロセッサ（ＣＰＵ）の介
在が必要である。即ち、ＣＰＵは、周辺装置又はメモリ
からデータを読出して内部メモリに一時格納し、そのデ
ータを周辺装置又はメモリに書込む動作を実行して、両
者間のデータ転送を実現する。

このような方式では、ＣＰＵには必要としないデータを
内部に格納する処理があるため、データ転送速度の低下
を招く要因になっている。また、直接データ転送方式と
して、ＤＭＡ　（ダイレクト・メモリ・アクセス）方式
が周知であるが、ＤＭＡコントローラ等の複雑な構成が
必要となる。

（発明が解決しようとする課題） ＤＭＡ方式を使用しないで、周辺装置とメモリとの間の
データ転送を行なうには、ＣＰＵに対するデータ転送処
理を介在する必要がある。このため、周辺装置とメモリ
間のデータ転送の高速化を図ることは困難である。

本発明の目的は、ＣＰＵの制御により周辺装置とメモリ
間のデータ転送を行なう場合に、複雑な構成を必要とす
ることな（、データ転送の高速化を実現することができ
るメモリ制御装置を提供することにある。

［発明の構成］ （３題を解決するための手段と作用） 本発明は、ＣＰＵ、メモリ、周辺装置を有するシステム
のメモリ制御装置において、ＣＰＵとメモリとの間のデ
ータ転送を行なう第１のデータバス手段及びメモリと周
辺装置との間のデータ転送を行なう第２のデータバス手
段とを有する。さらに、本装置は、ＣＰＵから出力され
る転送切換え制御信号に応じて第１のデータバス手段ま
たは第２のデータバス手段の一方を有効にし、他方を無
効にするバス制御手段、転送切換え制御信号及びＣＰＵ
から出力される読出し制御信号の両方に基づいて、バス
制御手段により有効にされた第２のデータバス手段を通
じてメモリから読出されたデータを周辺装置に転送する
ための第１の転送制御手段及び転送切換え制御信号及び
ＣＰＵから出力される書込み制８信号の両方に基づいて
、バス制御手段によりａ効にされた第２のデータバス手
段を通じて周辺装置から読出されたデータをメモリに転
送するための第２の転送制御手段とを有する。

このような構成により、メモリ又は周辺装置からのデー
タをＣＰＵに一時格納するような処理を必要とすること
なく、メモリ及び周辺装置間のデータ転送を高速に行な
うことが可能となる。

（実施例） 以下図面を参照して本発明の詳細な説明する。

第１図は同実施例に係わるコンピュータシステムの構成
の要部を示すブロック図である。本シスチムニは例えば
パーソナルコンピュータを構成するＣＰＵｌ０、メモリ
１１及び周辺装置１２が設けられている。ＣＰＵｌ０は
プログラムに基づいて各種データ処理を実行し、メモリ
１１及び周辺装置１２に対する制御を行なう。周辺装＠
１２は例えば外部記憶装置（ハードディスク装置等）で
あり、メモリ１１との間でデータの交換を必要する。

さらに、本システムには、１６１実施例に係わるデータ
転送制御を行なうためのバッフｙＷ路（）＜大制御手段
）　１３及び論理ゲート回路（第１及び第２の転送制御
手段）１４が設けられている。バッファ回路１３は、Ｃ
ＰＵｌ０からのアドレス信号Ａ１５により制御されて、
ＣＰ　Ｕ　１０側のデータバス（第１のデータバス手段
）ＣＤ７〜ＣＤＯ及びメモリ！１側のデータバス（第２
のデータバス手段）ＩＤ７〜１００との間の接続または
切断を行なうための回路である。

論理ゲート回路１４は周辺装置１２に対する読出し。

書込み制御を行なうための信号を出力する回路であり、
アンド回路１５ａ　、　１５ｂ及びオア回路ｌｅａ　。

ｔａｂからなる。アンド回路１５ａ　、　１５ｂの各第
１の入力端子には、ＣＰＵｌ０からのアドレス信号ＡＩ
５が入力される。アンド回路１５ａの第２の入力端子に
は、ＣＰＵＩＧからの読出し制御信号ＭＲが入力される
。また、アンド回路１５ｂの第２の入力端子には、ＣＰ
Ｕｌ０からの書込み制御信号ＭＷが入力される。一方、
オア回路１６ａの第１の入力端子には、アンド回路１５
ａの出力信号ＩＷが入力される。

オア回路１６ｂの第１の入力端子には、アンド回路１５
ｂの出力信号ＩＲが入力される。

次に、同文施例の動作を説明する。

先ず、ｃｐｕｔｏはメモリ１１をアクセスする際に、ア
ドレス信号Ａ１５〜ＡＯを出力し、このアドレス信号Ａ
Ｉ５〜ＡＯにより指定されるアドレスに対してデータの
読出し又は書込み動作を行なう。ここで、同実施例では
、アドレス信号Ａ１５〜ＡＯの中で、アドレス信号Ａ１
５がメモリ１１と周辺装置１２との間の直接データ転送
を行なうための転送切換え制御信号として使用される。

ＣＰＵｌ０はメモリ１１に対してデータの読出し又は書
込みを行なう場合には、アドレス信号Ａ１５を無効とす
るアドレス信号Ａ１５〜ＡＯを出力する（ステップＳＬ
、Ｓ２）。この無効のアドレス信号Ａ１５により、バッ
ファ回路１３は、ＣＰＵｌ０側のデータバスＣＤ７〜Ｃ
ＤＯ及びメモリ１１側のデータバスＩＤ７〜ＩＤＯとを
接続し、ＣＰＵｌ０とメモリ１１間のデータ転送をイネ
ーブル状態とする（ステップ５１０）。ＣＰ　Ｕ　１０
はメモリ１１に対するデータの読出し動作を実行する際
には、読出し制御信号ＭＲを勺°効にする（ステップＳ
１１゜５１２）。これにより、メモリ１１から読出され
たデータは、バッファ回路１３により接続されたデータ
バスＩＤ７〜ＩＤＯ及びデータバスＣＤ７〜ＣＤＯを通
じて、ＣＰＵｌ０へ転送される。

一方、ＣＰＵｌ０はメモリ１１に対するデータの書込み
動作を実行する際には、書込み制御信号ＭＷを有効にす
る（ステップＳｌｌ、５１３）。これにより、ＣＰＵｌ
０からのデータは、バッファ回路Ｉ３により接続された
データバスＣＤ７〜ＣＤｏ及びデータバスＩＤ７〜ＩＤ
Ｏを通じて、メモリ１１に転送されて書込まれることに
なる（ステップ５１４）。

次に、アドレス信号Ａ１５が有効の場合には、バッファ
回路１３は、ＣＰＵｌ０側のデータバスＣＤ７〜ＣＤＯ
及びメモリ１１側のデータバスＩＤ７〜ＩＤＯとの接続
を切断し、ＣＰ　Ｕ　１０とメモリ１１間のデータ転送
を禁止状態にする（ステップＳ３）。

ここで、ＣＰＵｌ０はアドレス信号ＡＩ４〜ＡＯの出力
と共に、読出し制御信号ＭＲを有効にすると、アドレス
信号ＡＩ４〜ＡＯで指定されたメモリ１１のアドレスか
らデータを読出す。このとき、論理ゲート回路１４のア
ンド回路１５ａは、各入力端子には有効な読出し制御信
号ＭＲ及び転送切換え制御信号Ａ１５の両者が入力され
るため、有効な信号ＩＷをオア回路ｌｅａを通じて周辺
装置１２に出力する（ステップＳ５）。この信号ＩＷに
応じて、周辺装置１２にはメモリ１１から読出されたデ
ータが転送されて、書込まれることになる（ステップＳ
６）。

一方、ＣＰＵｌ０はアドレス信号Ａ１４〜ＡＯの出力と
共に、書込み制御信号ＭＷを有効にすると、アドレス信
号Ａ１４〜ＡＯで指定されたメモリ１１のアドレスに対
してデータの書込む状態にする。このとき、論理ゲート
回路１４のアンド回路１５ｂは、各入力端子には有効な
書込み制＠Ｊ（、ｉ゛号ＭＷ及び転送切換え制御（ｔ４
号ＡＩ５の両者が人力されるため、有効な信号ＩＲをオ
ア回路１６ｂを通じて周辺装置１２に出力する（ステッ
プＳ７．ＳＲ）。この信号ＩＲに応じて、周辺装置１２
から読出されたデータがメモリ１１に転送されて、書込
まれることになる（ステップＳ９）。

なお、ＣＰＵｌ０は周辺装置１２をアクセスする場合に
は、転送切換え制御信号Ａ１５を無効にして、データバ
スＣＤ７〜ＣＤＯ及びデータバスＩＤ７〜ＩＤＯとを接
続し、周辺装置１２をアクセスするための制御信号ＣＷ
又はＣＲをオア回路ｌｅａ　。

１８ｂに出力する。この制御信号ＣＷにより、周辺装置
】２にはＣＰＵｌ０からのデータが転送されて、書込ま
れることになる。また、制御信号ＣＲにより、周辺装置
１２から読出されたデータがＣＰＵｌ０に転送されるこ
とになる。

このようにして、転送切換え制御信号ＡＩ５を白。

効にすることにより、ＣＰＵｌ０とメモ９１１間のデー
タ転送を禁止して、メモリ１１と周辺装置１２間のデー
タ転送をＣＰＵｌ０の介在なしに行なうことができる。

また、転送切換え制御信号Ａ１５を無効にすることによ
り、通常のように、ＣＰＵ１Ｏとメモリ１１間において
通常のデータ転送を行なうことができる。

メモリ１１と周辺装置１２間のデータ転送では、データ
をＣＰＵｌ０の内部メモリに一時格納する処理が不変と
なるため、高速化が実現されることになる。また、ＤＭ
Ａ方式のＤＭＡコントローラ等の複雑な構成を必要とし
ない。

なお、前記実施例では、転送切換え制御信号としてアド
レス信号Ａ１５を使用したが、これに限ること無く、Ｃ
ＰＵｌ０から独自の転送切換え制御信号を出力するよう
な構成でもよい。

［発明の効果］ 以上詳述したように本発明によれば、コンピュータシス
テムにおいて、ＣＰＵの制御により周辺装置とメモリ間
のデータ転送を行なう場合に、ＤＭＡ方式等の複雑な構
成を必要とすることなく、直接のデータ転送を実現する
ことができる。したがって、周辺装置とメモリ間のデー
タ転送の高速化を実現して、結果的にデータ転送の効率
の向上を図ることが可能となるものである。

【図面の簡単な説明】

第１図は本発明の実施例に係わるコンピュータシステム
のＩＪＩ威を示すブロック図、第２図は同実施例の動作
を説明するためのフローチャートである。 １０・・・ＣＰＵ、１１・・・メモリ、１２・・・周辺
装置、１３・・・バッファ回路、１４・・・論理ゲート
回路。

Claims (1)

1. 【特許請求の範囲】 ＣＰＵとメモリとの間のデータ転送を行なう第１のデー
   タバス手段と、 前記メモリと周辺装置との間のデータ転送を行なう第２
   のデータバス手段と、 前記ＣＰＵから出力される転送切換え制御信号に応じて
   前記第１のデータバス手段または前記第２のデータバス
   手段の一方を有効にし、他方を無効にするバス制御手段
   と、 前記転送切換え制御信号及び前記ＣＰＵから出力される
   読出し制御信号の両方に基づいて、前記バス制御手段に
   より有効にされた前記第２のデータバス手段を通じて前
   記メモリから読出されたデータを前記周辺装置に転送す
   るための第１の転送制御手段と、 前記転送切換え制御信号及び前記ＣＰＵから出力される
   書込み制御信号の両方に基づいて、前記バス制御手段に
   より有効にされた前記第２のデータバス手段を通じて前
   記周辺装置から読出されたデータを前記メモリに転送す
   るための第２の転送制御手段とを具備したことを特徴と
   するメモリ制御装置。