JPH01144151A

JPH01144151A - 情報処理装置

Info

Publication number: JPH01144151A
Application number: JP30417187A
Authority: JP
Inventors: Kenji Akimoto; 秋本　賢治
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-11-30
Filing date: 1987-11-30
Publication date: 1989-06-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、情報処理装置のプロセッサ間通信方式に利用
子る。特に、小型計算機の上位プロセッサと下位プロセ
ッサとの間のプロセッサ間通信方式に関する。

〔概要〕

本発明は情報処理装置において、マイクロプロセッサが書込バッファに所定の書込アドレ
スを与えるときに割込禁止状態をマイクロプロセッサに
与え、書込バッファが主記憶装置の所定の書込アドレス
に通信情報を書込んだときにこの状態をリセットする割
込制御手段を設けることにより、オーバヘッドを少なくシ、装置のスルーブツトを高める
ようにしたものである。

〔従来の技術〕

従来、プロセッサ間通信方式は、主記憶部の所定のエリ
ア（以下、ウィンドウと記す。）を介して行われるか、
または下位プロセッサのローカルメモリを介して行われ
る。このウィンドウを介したプロセッサ間通信方式は、
同期をとる必要があり、上位プロセッサはウィンドウに
通信情報を書込んだ後に下位プロセッサに対しウィンド
ウアクセスの許可を与える割込発生用命令を実行する。

この命令により下位プロセッサに割込が発生し、ウィン
ドウアクセスの実行に移る。

〔発明が解決しようとする問題点〕

しかし、このような従来のプロセッサ間通信方式では、
下位プロセッサがウィンドウをアクセスする時点では、
必ず記憶部に通信情報が書込まれている必要がある。

最近では、小型計算機分野でもマイクロプロセッサの高
性能化に伴いキャッシュ大規模集積回路が採用されてお
り、このキャッシユには書込バッファが殆ど内蔵されて
いる。この書込バッファは、マイクロプロセッサの主記
憶に対する書込み動作の高速化を計るため、「書込バッ
ファ制御」すなわち書込バッファが空であればマイクロ
プロセッサの主記憶部に対する書込み動作は、この書込
バッファへの書込動作で終了し、主記憶部へのアクセス
はキャッシュ部が制御する方式が一般に採られる。

したがって、マイクロプロセッサが書込む通信情報のデ
ータが、主記憶部に書込まれたことを確認して同期をと
るか、または通信情報を書込む前に上記「書込バッファ
制御」をセットし、書込み終了後にリセットして、リア
ルタイムに主記憶部に書くモード設定および解除を行う
方法により同期をとっているために、オーバヘッドが増
加し装置のスルーブツトを低下させる欠点があった。

本発明は上記の欠点を解決するもので、オーバヘッドが
少なくスルーブツトの高い情報処理装置を提供すること
を目的とする。

〔問題点を解決するための手段〕

本発明は、情報処理装置において、マイクロプロセッサ
は、書込バッファに所定の書込アドレス信号を与えると
きにセット信号を出力する手段を含み、このセット信号
に従ってこの所定の書込アドレスを格納するアドレスレ
ジスタと、上記書込バッファが出力するアクセスアドレ
ス信号とこのアドレスレジスタの内容とを比較する比較
回路と、上記セット信号に従って割込禁止状態を上記マ
イクロプロセッサに与え、この比較回路の一致結果に従
ってこの割込禁止状態を解除する割込制御手段とを備え
たことを特徴とする。

本発明は、割込制御手段に、割込禁止信号を出力後規定
時間以上経過したときに割込信号をマイクロプロセッサ
に出力する手段を含むことができる。

〔作用〕

マイクロプロセッサは書込バッファに所定のアドレス信
号を与えるときにセット信号を出力する。

アドレスレジスタでこのセット信号に従って所定のアド
レス信号を格納する。比較回路で書込バッファからのア
クセスアドレス信号とアドレスレジスタの内容とを比較
する。割込制御手段でセット信号に従って割込禁止状態
をマイクロプロセッサに設定し、比較回路の一致結果に
従ってこの状態をリセットする。以上の動作によりオー
バヘッドを少なくし、装置のスループットを高めること
ができる。

〔実施例〕

本発明の実施例について図面を参照して説明する。第１
図は本発明一実施例情報処理装置のブロック構成図であ
る。第１図において、情報処理装置は、マイクロプロセ
ッサ２と、主記憶部１と、マイクロプロセッサ２がこの
主記憶部１に書込む通信情報を一時保持する書込バッフ
ァ３１を含むキャッシュ部３と、マイクロプロセッサ２
から出力される割込発生命令に従って主記憶部１に書込
まれたデータを読出し入出力デバイス９．〜９ｈに出力
する複数個の入出力制御部８．〜８ｈと、キャッシュ部
３および入出力制御部８１〜８．、からダイレクトメモ
リアクセスリクエスト信号（以下、ＤＭＡリクエスト信
号という。）ＲＥＱ０〜ＲＥＱｗ１を入力し、キャッシ
ュ部３および入出力制御部８１〜８Ｉｌにダイレクトメ
モリアクセスアクノリッジ信号（以下、ＤＭＡアクノリ
ッジ信号という。）ＡＣＫ、−ＡＣＫ、、を出力するダ
イレクトメモリアクセス制御部（以下、ＤＭＡ制御部と
いう。）７と、主記憶部１、キャッシュ部３および入出
力制御部８．〜８ｈに接続されたメモリバス２００と、
マイクロプロセッサ２、入出力制御部８．〜８、および
ＤＭＡ制御部７に接続された入出力制御バス２０１　と
を備える。

また入出力制御部８．〜８ｏはそれぞれ、マイクロプロ
セッサ８１．〜８１１１およびローカルメモリ８２、〜
８２１．を含む。

ここで本発明の特徴とするところは、マイクロプロセッ
サ２は、書込バッファに最終の書込アドレス信号を与え
るときにセット信号１０２を出方する手段を含み、この
セット信号１０２に従ってこのｉ終の書込アドレスを格
納するアドレスレジスタ６と、書込バッファ３１が出力
するアクセスアドレス信号１０１　とアドレスレジスタ
６の出力とを比較する比較回路４と、セット信号１０２
に従って割込禁止信号１０３をマイクロプロセッサ２に
出力し、この比較回路４の一致結果に従ってリセットす
る割込制御手段とを備えたことにある。

また、割込制御手段は、セット信号１０２を入力して割
込禁止信号１０３をマイクロプロセッサ３に出力し、比
較回路４の一致結果に従ってリセットする割込制御フリ
ップフロップ５と、割込禁止信号１０３を人力してセッ
トし、規定時間経過後に割込信号１４を出力するタイマ
・タイムオーバフリップフロップ１０を含む。

このような構成の情報処理装置の動作について説明する
。第２図は本発明の情報処理装置の動作を示す図である
。第３図は本発明の情報処理装置の動作を示すフローチ
ャートである。

第１図〜第３図において、マイクロプロセッサ２が主記
憶部１に対してプロセッサ間通信情報の書込を開始し、
キャッシュ部３内の書込バッファ３１に書込情報がセッ
トされるとマイクロプロセッサ２の書込サイクルは終了
する。もし書込バッファ３１がビジー、すなわち書込デ
ータが残っていれば（■）、このデータがまず主記憶部
１に書込まれ書込バッファ３１が空になるまで、マイク
ロプロセッサ２の書込サイクルは待状態になる（■）。

書込バッファ３１が空のときには（■）、マイクロプロ
セッサは書込バッファ３１に通信情報を書込み最終書込
アドレスを出力するときセット信号１０２を出力する（
■）。割込制御フリップフロップ５はセット信号１０２
　に従ってマイクロプロセッサ２に割込禁止信号１０３
を出力する（■）。マイクロプロセッサ２は割込発生命
令を禁止する（■）。

アドレスレジスタ６はセット信号１０２に従って最終書
込レジスタを格納する（■）。

タイマ・タイムオーバフリップフロップ１０は割込信号
出力後の経過時間を計時する（■）。マイクロプロセッ
サ２の書込終了後に書込バッファ３１はＤＭＡ制御部７
にＤＭＡ！Ｊクエスト信号ＲＥＱ。

を出力する（■）。書込バッファ３１はＤＭＡ制御部７
からＤＭＡアクノリッジ信号ＡＣＫｏを受は取った時点
で主記憶部１に通信情報を書込む（■）。

比較回路４で書込バッファ３１の出力するアクセスアド
レス信号１０１　とアドレスレジスタ６の内容とを比較
する（＠）。比較結果が一致の場合には（０）、割込制
御フリップフロップ５は割込禁止信号１０３をリセット
する（■）。マイクロプロセッサ２は人出力制御バス２
０１を介して割込発生命令を入出力制御部８１〜８ｏに
出力する（ｏ）。人出力制御部８、〜８ｏは主記憶部１
からメモリバス２００を介しそ通信情報を読出す（■）
。

書込バッファ３１から出力されるアクセスアドレ大信号
１０１　とアドレスレジスタ６の内容が一致しない場合
に（０）、規定時間経過していないときには（０）、比
較回路４で繰り返し書込バッファ３１が出力するアクセ
スアドレス信号１０１とアドレスレジスタ６の内容とを
比較する（＠）。規定時間経過したときには（［相］）
、タイマ・タイムオーバフリップフロップ１０はマイク
ロプロセッサ２に割込信号１０４を出力する（■）。マ
イクロプロセッサ２は割込発生命令を入出力制御バス２
０１を介して入出力制御部８、〜８ｏに出力する（ｏ）
。

入出力制御部８．〜８ｎは主記憶部１からメモリバス２
００を介して通信情報を読出す。さらにエラー割込処理
後にリトライ可能ならリトライ処理を開始する。

〔発明の効果〕

以上説明したように、本発明は、ソフトウェアは書込バ
ッファの「書込バッファ制御」を意識することなくプロ
グラムでき、オーバヘッドを少なくして装置のスルーブ
ツトを高める優れた効果がある。また、タイマ・タイム
オーバフリップフロップにより他人出力制御部への影響
を最小限にし、装置の効率を高める利点がある。

【図面の簡単な説明】

第１図は本発明一実施例情報処理装置のブロック構成図
。第２図は本発明の情報処理装置のプロセッサ間通信の動
作を示す図。第３図は本発明の情報処理装置の動作を示すフローチャ
ート。１・・・主記憶部、２・・・マイクロプロセッサ、３・
・・キャッシュ部、４・・・比較回路、５・・・割込制
御フリップフロップ、６・・・アドレスレジスタ、７・
・・ＤＭＡ制御部、８．〜８１．・・・人出力制御部、
９１〜９゜・・・入出力デバイス、１０・・・タイマ・
タイムオーバフリップフロップ、３１・・・書込バッフ
ァ、８１１〜８１゜・・・マイクロプロセッサ、８２１
〜８２イ・・・ローカルメモリ、１０１・・・アクセス
アドレス信号、１０２・・・セット信号、１０３・・・
割込禁止信号、１０４・・・割込信号、２００・・・メ
モリバス、２０１・・・入出力制御ハス、ＲＥＱｏ−Ｒ
ＥＱ、、・ＤＭＡリクエスト信号、ＡＣＫ。〜ＡＣＫＩ、・・・ＤＭＡアクノリッジ信号。

Claims

【特許請求の範囲】

（１）マイクロプロセッサ（２）と、主記憶部（１）と、上記マイクロプロセッサがこの主記憶部に書込む通信情
報を一時保持する書込バッファ（３１）を含むキャッシ
ュ部（３）と、上記マイクロプロセッサから出力される割込発生命令に
従って上記記憶部に書込まれた通信情報を読出す複数個
の入出力制御部（８＿１〜８＿ｎ）とを備えた情報処理
装置において、上記マイクロプロセッサは、上記書込バッファに所定の
書込アドレス信号を与えるときにセット信号を出力する
手段を含み、このセット信号に従ってこの所定の書込アドレスを格納
するアドレスレジスタ（６）と、上記書込バッファが出力するアクセスアドレス信号とこ
のアドレスレジスタの内容とを比較する比較回路（４）
と、上記セット信号に従って割込禁止状態を上記マイクロプ
ロセッサに与え、この比較回路の一致結果に従ってこの
割込禁止状態を解除する割込制御手段（５）とを備えたことを特徴とする情報処理装置。
（２）割込制御手段は、割込禁止信号を出力後規定時間
以上経過したときに割込信号をマイクロプロセッサに出
力する手段を含む特許請求の範囲第（１）項に記載の情
報処理装置。