JPH01180665A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 皮皿欠！ 本発明は情報処理装置に関し、特に小型計算機において
上位プロセッサと下位プロセッサとの間のプロセッサ間
通信方式に関する。

良股用韮 従来、上位プロセッサと下位プロセッサとの間のプロセ
ッサ間通信は、主記憶部の所定エリアを介して行われる
か、あるいは下位プロセッサのローカルメモリを介して
行われている。

主記憶部の所定エリアを介して行われるプロセッサ間通
信は同期をとる必要があり、上位プロセッサは主記憶部
の所定エリアに通信情報を書込んだ後に、下位プロセッ
サに対して主記憶部の所定エリアへのアクセス許可を与
える割込み命令を実行する。

したがって、下位プロセッサが主記憶部の所定エリアを
アクセスする時点では、主記憶部の所定エリアに上位プ
ロセッサからの通信情報が書込まれている必要がある。

近年、小型機分野においてもマイクロプロセッサの高性
能化にともなってキャッシュＬＳＩが採用されており、
このキャッシュＬＳＩには書込みバッファが内蔵されて
いる場合が多い。

このキャッシュＬＳＩの書込みバッファは中央処理装置
から主記憶部に対する書込み動作を高速化するために、
いわゆる“オイテキボリ制御く先行制御）”方式が一般
に採用されている。

この“オイテキボリ制御”方式とは、書込みバッファが
空であれば、中央処理装置の主記憶部に対する書込み動
作はその書込みバッファへの書込み動作で終了し、主記
憶部に対するアクセスはキャッシュＬＳＩが受持つ方式
である。

このような従来のプロセッサ間通信では、通信情報が主
記憶部に書込まれたことを中央処理装置が確認し、ある
いは中央処理装置が通信情報を書込む前に“オイテキボ
リ制御”をリセットして、リアルタイムに主記憶部にデ
ータを書くモードの設定および解除の方法により同期を
とっているので、中央処理装置におけるオーバヘッドが
増大し、システムのスループットが低下するという欠点
がある。

１匪左亘旦 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、中央処理装置におけるオーバヘッドを減
少させ、システムのスルーブツトを向上させることがで
きる情報処理装置の提供を目的とする。

及凹し８１匹 本発明による情報処理装置は、キャッシュ手段により主
記憶装置の所定エリアへの通信情報の書込みを行った後
に、前記キャッシュ手段を有する中央処理装置から入出
力処理装置に前記主記憶装置へのアクセス許可を与える
ことにより前記中央処理装置と前記入出力処理装置との
間の通信を行う情報処理装置であって、前記キャッシュ
手段に書込まれるデータの前記主記憶装置における書込
み先アドレスと前記所定エリアのアドレスとの一致を検
出する検出手段と、前記検出手段の検出結果が一致を示
したとき、前記主記憶装置から前記キャッシュ手段によ
る前記通信情報の書込みの終了信号が入力されるまで、
前記中央処理装置から前記入出力処理装置への前記アク
セス許可の出力を抑止する抑止手段とを設けたことを特
徴とする。

実施例 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る０図において、本発明の一実施例による情報処理シス
テムは、主記憶部１と、マイクロプロセッサ部２と、キ
ャッシュ部３と、書込み制御フリップフロップ（以下書
込み制御ＦＦとする）４と、アドレスデコーダ部５と、
ＤＭＡ　（口ｒ　ｒｅｃ　ｔＭｅｍｏｒｙ　Ａｃｃｅｓ
ｓ　）制御部６と、Ｉ　１０　（Ｉｎｐｕｔ１０ｕｔｐ
ｕＢ制御部７−ｉ（ｉ＝１．＝、ｎ）と、Ｉｌｏ　（Ｉ
ｎｐｕｔｌｏｕｔｐｕｔ）デバイス８−ｉとにより構成
されている。

また、キャッシュ部３は書込みバッファ３１を有してお
り、各Ｉ１０制御部７−ｉはマイクロプロセッサ７１−
１を有している。

主記憶部１はメモリバス２００を介してキャッシュ部３
およびＩ１０制御部７りに接続され、マイクロプロセッ
サ部２はＩ１０制御バス２０１を介してＤＭＡ制御部６
およびＩ１０制御部７りに接続されている。各Ｉ１０制
御部７−ｉはＩ１０デバイス８−ｉと夫々接続されてい
る。

第２図は本発明の一実施例の動作を示すタイミングチャ
ートである。これら第１図と第２図とを用いて本発明の
一実施例の動作について説明する。

マイクロプロセッサ部２から主記憶部１に対するプロセ
ッサ間通信の通信情報の書込みを行うときには、キャッ
シュ部３内の書込みバッファ３１に主記憶部２への書込
み情報がセットされ、これによりマイクロプロセッサ部
２での書込みサイクルは終了する。

このとき、書込みバッファ３１がとジーであったならば
、すなわち書込みバッファ３１に前のサイクルの書込み
情報が残っていたならば、その書込み情報がまず主記憶
部１に書込まれ、書込みバッファ３１が空になるまでマ
イクロプロセッサ部２から主記憶部２への書込み情報の
書込みサイクルは待ち状態となる。

キャッシュ部３は書込みバッファ３１がとジーになると
、ＤＭＡリクエスト信号１１０をＤＭＡ制御部６に出力
し、ＤＭＡ制御部６からＤＭＡアクノリッジ信号１２０
を受取った時点で主記憶部１に対して書込み情報の書込
み動作を開始する。

キャッシュ部３による主記憶部１への書込み動作が終了
すると、主記憶部１はキャッシュ部３および書込み制御
ＦＦ４に対してエンド信号１０１を出力し、このエンド
信号１０１により書込み制御ＦＦ４がリセットされる。

アドレスデコーダ部５には任意のアドレス（マイクロプ
ロセッサ部２から書込まれる通信情報が格納される主記
憶部１のアドレス）が予め設定されており、この任意の
アドレスとマイクロプロセッサ部２の主記憶部１に対す
るアクセスアドレスとが一致すると、アドレスデコーダ
部５は書込み制御ＦＦ４にアドレス一致信号１０２を出
力し、このアドレス一致信号１０２により書込み制御Ｆ
Ｆ４がセットされる（第２図参照）。

マイクロプロセッサ部２は主記＋！１部１への通信情報
の書込みを終了すると、すなわちキャッシュ部３の書込
みバッファ３１に最後のデータを書込むと、Ｉ１０制御
部７−１のマイクロプロセッサ７１−１に割込みを起こ
させるための割込み発生命令をＩ１０制御バス２０１を
介して出力する。

このとき、書込み制御ＦＦ４がセットされていたならば
、その間この割込み発生命令はＩ１０制御バス２０１へ
の出力が書込み制御ＦＦ４からの抑止信号１０３により
抑止され、実行待ち状態となる（第２図参照）。

書込み制御ＦＦ４が主記憶部１からのエンド信号１０１
によりリセットされると、実行待ち状態となっていた割
込み発生命令はＩ１０制御バス２０１への出力の抑止が
解除され、この割込み発生命令はＩ１０制御部７−１に
おいて実行される（第２図参照）。

すなわち、Ｉ１０制御部７−１のマイクロプロセッサ７
１−１は割込み発生命令を受付けると、マイクロプロセ
ッサ部２からの通信情報が書込まれた主記憶部１の所定
エリアに対してアクセスを開始するために、ＤＭＡリク
エスト信号１１１をＤＭＡ制御部６に出力する。

Ｉ１０制御部７−１はＤＭＡ制御部６からＤＭＡアクノ
リッジ信号１２１を受取った時点で、メモリバス２００
を介して主記憶部１の所定エリアから通゛　信情報を引
取り、以後その通信情報の内容に沿って動作実行する。

このように、アドレスデコーダ部５でマイクロプロセッ
サ部２から主記憶部１への通信情報の書込み動作を検出
したときから、書込みバッファ３１内の通信情報が主記
憶部１に書込まれるまで、マイクロプロセッサ部２から
Ｉ１０制御部７りへのアクセス許可のための割込み発生
命令を書込み　・制御ＦＦ４によって抑止するようにす
ることによって、ソフトウェアは書込みバッファ３１の
“オイテキボリ制御”を意識することなくプログラムす
ることができ、マイクロプログラム部２のオーバヘッド
を減少させることができる。よって、このシステムのス
ループットを向上させることができる。

発明の詳細 な説明したように本発明によれば、中央処理装置から主
記憶装置の所定エリアへの通信情報の書込みが検出され
てから、主記憶装置からキャッシュによる通信情報の書
込みの終了信号が入力されるまで、中央処理装置から入
出力処理装置へのアクセス許可の出力を抑止するように
することによって、中央処理装置におけるオーバヘッド
を減少させ、システムのスループットを向上させること
ができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の一実施例の動作を示すタイミングチャー
トである。 主要部分の符号の説明 １・・・・・・主記憶部 ２・・・・・・マイクロプロセッサ部 ３・・・・・・キャッシュ部 ４・・・・・・書込み制御フリップフロップ５・・・・
・・アドレスデコーダ部 ７−１〜７−ｎ・・・・・・Ｉ１０制御部３１・・・・
・・書込みバッファ

Claims (1)

【特許請求の範囲】
1. （１）キャッシュ手段により主記憶装置の所定エリアへ
   の通信情報の書込みを行った後に、前記キャッシュ手段
   を有する中央処理装置から入出力処理装置に前記主記憶
   装置へのアクセス許可を与えることにより前記中央処理
   装置と前記入出力処理装置との間の通信を行う情報処理
   装置であつて、前記キャッシュ手段に書込まれるデータ
   の前記主記憶装置における書込み先アドレスと前記所定
   エリアのアドレスとの一致を検出する検出手段と、前記
   検出手段の検出結果が一致を示したとき、前記主記憶装
   置から前記キャッシュ手段による前記通信情報の書込み
   の終了信号が入力されるまで、前記中央処理装置から前
   記入出力処理装置への前記アクセス許可の出力を抑止す
   る抑止手段とを設けたことを特徴とする情報処理装置。