JPS5815813B2 - デ−タシヨリソウチ - Google Patents
デ−タシヨリソウチInfo
- Publication number
- JPS5815813B2 JPS5815813B2 JP50090268A JP9026875A JPS5815813B2 JP S5815813 B2 JPS5815813 B2 JP S5815813B2 JP 50090268 A JP50090268 A JP 50090268A JP 9026875 A JP9026875 A JP 9026875A JP S5815813 B2 JPS5815813 B2 JP S5815813B2
- Authority
- JP
- Japan
- Prior art keywords
- data processing
- processing device
- main memory
- buffer memory
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Multi Processors (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は二台以上のデータ処理装置がメインメモリを共
用し、データ処理を分担して実行するシステムにかかる
。
用し、データ処理を分担して実行するシステムにかかる
。
メインメモリのａ番地の内容の初期値をａ。
とじ、これに演算操作ｆを施し、結果ｆ（ａｏ）を求め
て再びａ番地に書込むプログラムを考えてみる。
て再びａ番地に書込むプログラムを考えてみる。
ｆ（ａ、）の値を８１とするとａ番地の内容はａ。
からａｌに更新されたことになる。
データ処理装置が再びこのプログラムを実行するとａ番
地の内容はｆ（ａ、）となる。
地の内容はｆ（ａ、）となる。
ところで二台以上のデータ処理装置がこのプログラムを
実行する場合には、一方のデータ処理装置がａ番地をａ
。
実行する場合には、一方のデータ処理装置がａ番地をａ
。
からａｌに更新する間に他方のデータ処理装置がａ番地
を読出し、操作ｆを施そうとする可能性がある。
を読出し、操作ｆを施そうとする可能性がある。
この場合後者のデータ処理装置がａ番地を読出すとその
内容がａ。
内容がａ。
のままであるため、ａｏをａｌに更新する動作を実行す
る。
る。
するとこのプログラムは二度実行されたにもかかわらず
ａ番地の内容はａｌにとどまり、正しい結果ｆ （ａ
１）と矛盾する。
ａ番地の内容はａｌにとどまり、正しい結果ｆ （ａ
１）と矛盾する。
このような矛盾を生じうるプログラムでは、それを避け
るため二台以上のデータ処理装置が同時に実行すること
のないよう対策する必要があり、その方法として当該プ
ログラム実行中という意味の表示子をメインメモリ上に
設け、データ処理装置は当該プログラム実行前に実行中
ビットを調べ、実行中でないときのみ、当該プログラム
の実行に移るというものが一般的である。
るため二台以上のデータ処理装置が同時に実行すること
のないよう対策する必要があり、その方法として当該プ
ログラム実行中という意味の表示子をメインメモリ上に
設け、データ処理装置は当該プログラム実行前に実行中
ビットを調べ、実行中でないときのみ、当該プログラム
の実行に移るというものが一般的である。
その場合にも実行中ビットを調べてからセットするまで
の間に他のデータ処理装置が実行中ビットを読出すこと
があると二台以上のデータ処理装置が実行中ビットをオ
フと判定する矛盾が生ずる可能性を残す。
の間に他のデータ処理装置が実行中ビットを読出すこと
があると二台以上のデータ処理装置が実行中ビットをオ
フと判定する矛盾が生ずる可能性を残す。
二台以上のデータ処理装置が実行中ビットを同時にオフ
と判定する矛盾を避ける従来技術のひとつはテストアン
ドセット命令である。
と判定する矛盾を避ける従来技術のひとつはテストアン
ドセット命令である。
テストアンドセット命令は上記実行中ビットを読出し判
定した後、セットするための専用命令で、実行中ビット
を読出してから書込むまでの間は他のデータ処理装置か
らのアクセスは受付けられず保留となる。
定した後、セットするための専用命令で、実行中ビット
を読出してから書込むまでの間は他のデータ処理装置か
らのアクセスは受付けられず保留となる。
テストアンドセット命令の実行を可能とするため、メイ
ンメモリは、データ処理装置からの指示により、他のデ
ータ処理装置からのアクセス要求を受付けずに保留とす
る機構をもつ。
ンメモリは、データ処理装置からの指示により、他のデ
ータ処理装置からのアクセス要求を受付けずに保留とす
る機構をもつ。
テストアンドセクト命令を従来技術で実現するための問
題点は必ずメインメモリをアクセスしなければならない
ため例えばバッファメモリ付きのデータ処理装置でも、
テストアンドセット命令の実行に多くの時間を費すこと
と、テストアンドセット命令実行中、他のデータ処理装
置がメインメモリを使えないので処理速度の低下につな
がることとである。
題点は必ずメインメモリをアクセスしなければならない
ため例えばバッファメモリ付きのデータ処理装置でも、
テストアンドセット命令の実行に多くの時間を費すこと
と、テストアンドセット命令実行中、他のデータ処理装
置がメインメモリを使えないので処理速度の低下につな
がることとである。
本発明の目的は、テストアンドセット命令の機能を高速
で実現する手段を提供することにある。
で実現する手段を提供することにある。
本発明の他の目的は、テストアンドセット命令実行中も
他のデータ処理装置の処理を妨げず、処理速度を維持す
る手段を提供することにある。
他のデータ処理装置の処理を妨げず、処理速度を維持す
る手段を提供することにある。
本発明の他の目的は、メインメモリの制御部を簡略化し
、安価なメインメモリを実現することにある。
、安価なメインメモリを実現することにある。
本発明においてはテストアンドセット命令のオペランド
を選択し、専用に設けたバッファメモリに格納する方式
をとる。
を選択し、専用に設けたバッファメモリに格納する方式
をとる。
当該バッファメモリは全てのデータ処理装置からアクセ
ス可能とし、かつテストアンドセット命令によって読出
してから書込むまでの間、他のデータ処理装置からのア
クセスを受付けずに保留とする機構を有する。
ス可能とし、かつテストアンドセット命令によって読出
してから書込むまでの間、他のデータ処理装置からのア
クセスを受付けずに保留とする機構を有する。
本発明の一実施形態を図に示す。
データ処理装置の数は２以上いくつでもよいが、最も簡
単な２の場合を例示している。
単な２の場合を例示している。
第一のデータ処理装置１はメインメモリ５と第一のメイ
ンメモリアクセス信号８を介して接続され、データの読
出し書込みを行なう。
ンメモリアクセス信号８を介して接続され、データの読
出し書込みを行なう。
第二のデータ処理装置２はメインメモリ５と第二のメイ
ンメモリアクセス信号９を介して接続され、データの読
出し書込みを行なう。
ンメモリアクセス信号９を介して接続され、データの読
出し書込みを行なう。
各データ処理装置はその内部に専用のバッファメモリを
有することもある。
有することもある。
本発明におけるバッファメモリ４とアクセス制御部３は
、第一のバッファメモリアクセス信号６を介して第一の
データ処理装置と、第二のバッファメモリアクセス信号
γを介して第二のデータ処理装置と、バッファメモリデ
ータ転送線１０を介してメインメモリとそれぞれ接続さ
れる。
、第一のバッファメモリアクセス信号６を介して第一の
データ処理装置と、第二のバッファメモリアクセス信号
γを介して第二のデータ処理装置と、バッファメモリデ
ータ転送線１０を介してメインメモリとそれぞれ接続さ
れる。
テストアンドセット等の特殊な命令を除いては、１．２
とも３，４を介することなく５と情報の授受を行なう。
とも３，４を介することなく５と情報の授受を行なう。
テストアンドセット命令の場合、データ処理装置はオペ
ランドが４にとり込まれているかどうか調べる。
ランドが４にとり込まれているかどうか調べる。
とり込まれていれはすぐに４を読出すが、とり込まれて
いないときはＩＯを介して５からデータの転送を行ない
、４に転送が終了した時点であらためて４を読出す。
いないときはＩＯを介して５からデータの転送を行ない
、４に転送が終了した時点であらためて４を読出す。
４を読出して実行中ビットの値を判定し、実行中ビット
をセットするために４に書込み要求を出して、その動作
が終了するまで他のデータ処理装置からの４に対するア
クセス要求は受付けず保留となるよう３で制御される。
をセットするために４に書込み要求を出して、その動作
が終了するまで他のデータ処理装置からの４に対するア
クセス要求は受付けず保留となるよう３で制御される。
４に書込む内容は８または９を介して５にも書込まれる
。
。
本発明によれはテストアンドセット命令実行中、他のデ
ータ処理装置からバッファメモリに対するアクセスはで
きないが、メインメモリへのアクセスはできるため、他
のデータ処理装置の処理速度を落すことはない。
ータ処理装置からバッファメモリに対するアクセスはで
きないが、メインメモリへのアクセスはできるため、他
のデータ処理装置の処理速度を落すことはない。
テストアンドセット命令同志がぶつかった場合はどうし
ても待たされるが、その場合でもバッファメモリはメイ
ンメモリよりも高速であり、メインメモリ上で処理する
よりも高速処理ができる。
ても待たされるが、その場合でもバッファメモリはメイ
ンメモリよりも高速であり、メインメモリ上で処理する
よりも高速処理ができる。
以上２つの理由より性能向上となると共に、メインメモ
リでのアクセス制御部が簡単ですむという利点がある。
リでのアクセス制御部が簡単ですむという利点がある。
図は本発明の一実施例を示す図である。
１は第一のデータ処理装置、２は第二のデータ処理装置
、３はバッファメモリアクセス制御部で、テストアンド
セット命令の読出し要求後、書込み完了まで、他のデー
タ処理装置からのアクセスを受付けず保留とする機構を
有する。 ４はテストアンドセット命令等特殊な命令のオペランド
に限ってデータを格納するバッファメモリ、５はメイン
メモリ、６は第一のデータ処理装置から上記バッファメ
モリをアクセスするための信号線、７は第二のデータ処
理装置から上記バッファメモリをアクセスするための信
号線、８は第一のデータ処理装置からメインメモリをア
クセスするための信号線、９は第二のデータ処理装置か
らメインメモリをアクセスするための信号線、１０はメ
インメモリの内容を上記バッファメモリにデ・−夕転送
するための信号線をそれぞれ示す。
、３はバッファメモリアクセス制御部で、テストアンド
セット命令の読出し要求後、書込み完了まで、他のデー
タ処理装置からのアクセスを受付けず保留とする機構を
有する。 ４はテストアンドセット命令等特殊な命令のオペランド
に限ってデータを格納するバッファメモリ、５はメイン
メモリ、６は第一のデータ処理装置から上記バッファメ
モリをアクセスするための信号線、７は第二のデータ処
理装置から上記バッファメモリをアクセスするための信
号線、８は第一のデータ処理装置からメインメモリをア
クセスするための信号線、９は第二のデータ処理装置か
らメインメモリをアクセスするための信号線、１０はメ
インメモリの内容を上記バッファメモリにデ・−夕転送
するための信号線をそれぞれ示す。
Claims (1)
- １ 二台以上のデータ処理装置がメインメモリを共用す
るシステム構成において、どのデータ処理装置からも読
出し書込みできるバッファメモリと、特定の命令の演算
数に限ってメインメモリの内容をバッファメモリに転送
する機構と、データ処理装置がバッファメモリの内容を
読出した後、同じデータ処理装置が再びバッファメモリ
にアクセスするまでの間は、他のデータ処理装置からの
アクセスは受付けずに保留とする機構とを具備すること
を特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50090268A JPS5815813B2 (ja) | 1975-07-25 | 1975-07-25 | デ−タシヨリソウチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50090268A JPS5815813B2 (ja) | 1975-07-25 | 1975-07-25 | デ−タシヨリソウチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5214330A JPS5214330A (en) | 1977-02-03 |
| JPS5815813B2 true JPS5815813B2 (ja) | 1983-03-28 |
Family
ID=13993747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50090268A Expired JPS5815813B2 (ja) | 1975-07-25 | 1975-07-25 | デ−タシヨリソウチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5815813B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3546694B2 (ja) * | 1998-03-31 | 2004-07-28 | 日本電気株式会社 | マルチスレッド計算機システム及びマルチスレッド実行制御方法 |
-
1975
- 1975-07-25 JP JP50090268A patent/JPS5815813B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5214330A (en) | 1977-02-03 |
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