JPS6113617B2 - - Google Patents
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- Publication number
- JPS6113617B2 JPS6113617B2 JP15997178A JP15997178A JPS6113617B2 JP S6113617 B2 JPS6113617 B2 JP S6113617B2 JP 15997178 A JP15997178 A JP 15997178A JP 15997178 A JP15997178 A JP 15997178A JP S6113617 B2 JPS6113617 B2 JP S6113617B2
- Authority
- JP
- Japan
- Prior art keywords
- channel
- control device
- control
- input
- ccw
- Prior art date
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- Expired
Links
- 238000000034 method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Description
【発明の詳細な説明】
本発明はチヤネル制御方式に係り、特に中央処
理装置からの命令を受けて入出力制御装置の制御
レジスタへ制御情報を設定する場合のチヤネル制
御方式に関する。
理装置からの命令を受けて入出力制御装置の制御
レジスタへ制御情報を設定する場合のチヤネル制
御方式に関する。
一般に、チヤネル制御装置は、中央処理装置
（以下CPUと称する）から命令を受けとると、主
記憶装置に存在するチヤネルプログラムの中から
チヤネル命令語（以下CCWと称する）を取り出
し、そのCCWの指定する入出力装置（以下I/O
と称する）に対応して入出力制御装置に設けられ
ている制御レジスタにCCWの一部の制御情報を
設定する。そしてその後I/Oと主記憶装置との間
で行われるデータの転送をCPUから初り離した
状態で制御する。
（以下CPUと称する）から命令を受けとると、主
記憶装置に存在するチヤネルプログラムの中から
チヤネル命令語（以下CCWと称する）を取り出
し、そのCCWの指定する入出力装置（以下I/O
と称する）に対応して入出力制御装置に設けられ
ている制御レジスタにCCWの一部の制御情報を
設定する。そしてその後I/Oと主記憶装置との間
で行われるデータの転送をCPUから初り離した
状態で制御する。
このように入出力制御装置への制御情報の設定
を行う場合、従来は、CPUからのチヤネル命令
毎に単一のCCWを取り出し、単一の制御レジス
タへの制御情報の格納を行つて制御情報設定動作
を終了し、CPUへ終了指示をかけて次のチヤネ
ル命令を得るようにしていた。このような方法に
よると、CPUがチヤネル制御装置へ送出するチ
ヤネル命令の回数が著しく多くなり、CPUのチ
ヤネルプログラムの実行時間が大幅に増大し、そ
の利用効率が低下する問題がある。
を行う場合、従来は、CPUからのチヤネル命令
毎に単一のCCWを取り出し、単一の制御レジス
タへの制御情報の格納を行つて制御情報設定動作
を終了し、CPUへ終了指示をかけて次のチヤネ
ル命令を得るようにしていた。このような方法に
よると、CPUがチヤネル制御装置へ送出するチ
ヤネル命令の回数が著しく多くなり、CPUのチ
ヤネルプログラムの実行時間が大幅に増大し、そ
の利用効率が低下する問題がある。
従つて本発明は従来技術の上述の問題を解決す
るものであり、本発明の目的は、制御情報設定時
のCPU占有時間を低減できるチヤネル制御方式
を提供することにある。
るものであり、本発明の目的は、制御情報設定時
のCPU占有時間を低減できるチヤネル制御方式
を提供することにある。
上述の目的を達成する本発明の特徴は、中央処
理装置からの命令により主記憶装置内のチヤネル
命令語の一部を制御情報として入出力制御装置に
転送し設定するチヤネル制御方式において、前記
チヤネル命令語の特定領域に指示信号をあらかじ
め設けておき、前記入出力制御装置への前記制御
情報の設定が終了した後に前記指示信号の内容を
調べ、該調べた結果に応じて、次のチヤネル命令
語を前記主記憶装置から直接取り出し該チヤネル
命令語内の制御情報を指定された入出力制御装置
に設定する動作を続行できるようにしたことにあ
る。
理装置からの命令により主記憶装置内のチヤネル
命令語の一部を制御情報として入出力制御装置に
転送し設定するチヤネル制御方式において、前記
チヤネル命令語の特定領域に指示信号をあらかじ
め設けておき、前記入出力制御装置への前記制御
情報の設定が終了した後に前記指示信号の内容を
調べ、該調べた結果に応じて、次のチヤネル命令
語を前記主記憶装置から直接取り出し該チヤネル
命令語内の制御情報を指定された入出力制御装置
に設定する動作を続行できるようにしたことにあ
る。
以下図面を用いて本発明を詳細に説明する。
第１図は本発明の一実施例の概略的なブロツク
図であり、第２図はこの実施例の動作を説明する
ための図である。第１図において、１０は中央処
理装置（CPU）、１１は主記憶装置、１２はチヤ
ネル制御装置、１３及び１３′は入出力制御装置
をそれぞれ示している。主記憶装置１１の所定の
領域１１ａにはチヤネルプログラムが格納されて
いる。このチヤネルプログラムは“ｎ”乃至“ｎ
＋ｍ”のアドレスがそれぞれ付与されたチヤネル
命令語（CCW）から成つている。各CCWは入出
力装置（I/O）のアドレスとそのI/Oアドレスで
指定されるI/Oに対応して入出力制御装置１３，
１３′内に設けられた制御レジスタへ転送される
制御データ（制御情報）が格納されており、さら
にその特定のビツト位置１１ｂには次番地の
CCWの連続転送を行うか否かを表わすチエーン
フラグが格納されている。チヤネル制御装置１２
内には、CCWを一時的に格納するバツフアレジ
スタ１２ａ，主記憶装置１１からのCCWの読み
出し動作を制御するメモリアクセス制御ユニツト
１２ｂ、主記憶装置１１のチヤネルプログラム領
域１１ａのアドレスを順次歩進するメモリアドレ
スカウンタ１２ｃ、次のCCWを読み出しに行く
べきか否かの判定を行うゲート回路１２ｄが設け
られている。入出力制御装置１３，１３′には図
示しない各I/Oに対応する制御データを格納する
制御レジスタ１３ａ，１３ｂ…が設けられてい
る。
図であり、第２図はこの実施例の動作を説明する
ための図である。第１図において、１０は中央処
理装置（CPU）、１１は主記憶装置、１２はチヤ
ネル制御装置、１３及び１３′は入出力制御装置
をそれぞれ示している。主記憶装置１１の所定の
領域１１ａにはチヤネルプログラムが格納されて
いる。このチヤネルプログラムは“ｎ”乃至“ｎ
＋ｍ”のアドレスがそれぞれ付与されたチヤネル
命令語（CCW）から成つている。各CCWは入出
力装置（I/O）のアドレスとそのI/Oアドレスで
指定されるI/Oに対応して入出力制御装置１３，
１３′内に設けられた制御レジスタへ転送される
制御データ（制御情報）が格納されており、さら
にその特定のビツト位置１１ｂには次番地の
CCWの連続転送を行うか否かを表わすチエーン
フラグが格納されている。チヤネル制御装置１２
内には、CCWを一時的に格納するバツフアレジ
スタ１２ａ，主記憶装置１１からのCCWの読み
出し動作を制御するメモリアクセス制御ユニツト
１２ｂ、主記憶装置１１のチヤネルプログラム領
域１１ａのアドレスを順次歩進するメモリアドレ
スカウンタ１２ｃ、次のCCWを読み出しに行く
べきか否かの判定を行うゲート回路１２ｄが設け
られている。入出力制御装置１３，１３′には図
示しない各I/Oに対応する制御データを格納する
制御レジスタ１３ａ，１３ｂ…が設けられてい
る。
次に本実施例の動作を第２図を合せ用いて説明
する。
する。
CPU１０より入出力動作を開始するためのチ
ヤネル命令がチヤネル制御装置１２に送り込まれ
ると、CCWの要求が主記憶装置１１に対して成
される。即ち、メモリアクセス制御ユニツト１２
ｂが作動して主記憶装置１１のチヤネルプログラ
ム領域１１ａの先頭アドレスｎがアクセスされ
る。これによりそのアドレスｎのCCWがチヤネ
ル制御装置１２のバツフアレジスタ１２ａに送り
込まれ、次いで、入出力制御装置１３内の上記
CCWで指定されるI/Oに対応する制御レジスタ
例えば１３ａにそのCCW内の制御データが転送
される。制御レジスタへの制御データの設定が正
常に終了すると終了信号がチヤネル制御装置１２
に送り込まれる。チヤネル制御装置１２において
は、CCW内の特定のビツト位置のチエーンフラ
グの内容、制御データ設定の上述の終了信号、制
御データ設定シーケンス中であることを示す信号
がアンド回路１２ｄにより適当なタイミングで論
理積をとられる。従つて上述の終了信号が印加さ
れた場合、チエーンフラグの内容が“０”である
と、メモリアクセス制御ユニツト１２ｂ及びメモ
リアドレスカウンタ１２ｃに信号が送り込まれ、
アドレスカウンタ１２ｃの内容が１つだけ歩進
し、その結果、主記憶装置１１の“ｎ＋１”のア
ドレスがアクセスされて、対応するCCWがチヤ
ネル制御装置１２のバツフアレジスタ１２ａに送
り込まれ、以降同様に制御データの制御レジスタ
への設定が行われる。従つて各CCWのチエーン
フラグの内容が“０”である限り、次の番地の
CCWが順次読み出され、制御データの設定が順
次実行される。
ヤネル命令がチヤネル制御装置１２に送り込まれ
ると、CCWの要求が主記憶装置１１に対して成
される。即ち、メモリアクセス制御ユニツト１２
ｂが作動して主記憶装置１１のチヤネルプログラ
ム領域１１ａの先頭アドレスｎがアクセスされ
る。これによりそのアドレスｎのCCWがチヤネ
ル制御装置１２のバツフアレジスタ１２ａに送り
込まれ、次いで、入出力制御装置１３内の上記
CCWで指定されるI/Oに対応する制御レジスタ
例えば１３ａにそのCCW内の制御データが転送
される。制御レジスタへの制御データの設定が正
常に終了すると終了信号がチヤネル制御装置１２
に送り込まれる。チヤネル制御装置１２において
は、CCW内の特定のビツト位置のチエーンフラ
グの内容、制御データ設定の上述の終了信号、制
御データ設定シーケンス中であることを示す信号
がアンド回路１２ｄにより適当なタイミングで論
理積をとられる。従つて上述の終了信号が印加さ
れた場合、チエーンフラグの内容が“０”である
と、メモリアクセス制御ユニツト１２ｂ及びメモ
リアドレスカウンタ１２ｃに信号が送り込まれ、
アドレスカウンタ１２ｃの内容が１つだけ歩進
し、その結果、主記憶装置１１の“ｎ＋１”のア
ドレスがアクセスされて、対応するCCWがチヤ
ネル制御装置１２のバツフアレジスタ１２ａに送
り込まれ、以降同様に制御データの制御レジスタ
への設定が行われる。従つて各CCWのチエーン
フラグの内容が“０”である限り、次の番地の
CCWが順次読み出され、制御データの設定が順
次実行される。
CCWのチエーンフラグの内容が“１”である
場合、制御データ設定が正常に終了した旨を表わ
す終了信号が印加されると、チヤネル制御装置に
はCPU１０に対して終了指示を行い、次の指示
を待つ。
場合、制御データ設定が正常に終了した旨を表わ
す終了信号が印加されると、チヤネル制御装置に
はCPU１０に対して終了指示を行い、次の指示
を待つ。
このように、本実施例によればCPU１０が１
回のチヤネル命令を実行するだけで単数もしくは
複数の入出力制御装置の複数の制御レジスタに制
御情報を設定することができる。
回のチヤネル命令を実行するだけで単数もしくは
複数の入出力制御装置の複数の制御レジスタに制
御情報を設定することができる。
以上詳細に説明したように、本発明のチヤネル
制御方式によれば、複数のI/Oに関する制御情報
の設定を行う場合にもCPUは１回のチヤネル命
令を発生するだけで良いので、制御情報設定時の
チヤネル制御装置のCPU占有時間が大幅に短縮
される。また、１命令によつて複数の動作が可能
となるのでソフトウエア量の軽減化を計ることが
できる。
制御方式によれば、複数のI/Oに関する制御情報
の設定を行う場合にもCPUは１回のチヤネル命
令を発生するだけで良いので、制御情報設定時の
チヤネル制御装置のCPU占有時間が大幅に短縮
される。また、１命令によつて複数の動作が可能
となるのでソフトウエア量の軽減化を計ることが
できる。
第１図は本発明の一実施例のブロツク図、第２
図は上記実施例の動作説明図である。 １０…中央処理装置、１１…主記憶装置、１１
ａ…チヤネルプログラム領域、１１ｂ…特定ビツ
ト位置、１２…チヤネル制御装置、１２ａ…バツ
フアレジスタ、１２ｂ…メモリアクセス制御ユニ
ツト、１２ｃ…メモリアドレスカウンタ、１２ｄ
…アンド回路、１３，１３′…入出力制御装置、
１３ａ，１３ｂ…制御レジスタ。
図は上記実施例の動作説明図である。 １０…中央処理装置、１１…主記憶装置、１１
ａ…チヤネルプログラム領域、１１ｂ…特定ビツ
ト位置、１２…チヤネル制御装置、１２ａ…バツ
フアレジスタ、１２ｂ…メモリアクセス制御ユニ
ツト、１２ｃ…メモリアドレスカウンタ、１２ｄ
…アンド回路、１３，１３′…入出力制御装置、
１３ａ，１３ｂ…制御レジスタ。
Claims (1)
- １ 中央処理装置からの命令により主記憶装置内
のチヤネル命令語の一部を制御情報として入出力
制御装置に転送し設定するチヤネル制御方式にお
いて、前記チヤネル命令語の特定領域に指示信号
をあらかじめ設けておき、前記入出力制御装置へ
の前記制御情報の設定が終了した後に前記指示信
号の内容を調べ、該調べた結果に応じて、次のチ
ヤネル命令語を前記主記憶装置から直接取り出し
該チヤネル命令語内の制御情報を指定された入出
力制御装置に設定する動作を続行できるようにし
たことを特徴とするチヤネル制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15997178A JPS5588123A (en) | 1978-12-27 | 1978-12-27 | Channel control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15997178A JPS5588123A (en) | 1978-12-27 | 1978-12-27 | Channel control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5588123A JPS5588123A (en) | 1980-07-03 |
| JPS6113617B2 true JPS6113617B2 (ja) | 1986-04-14 |
Family
ID=15705163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15997178A Granted JPS5588123A (en) | 1978-12-27 | 1978-12-27 | Channel control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5588123A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60101660A (ja) * | 1983-11-08 | 1985-06-05 | Usac Electronics Ind Co Ltd | 入出力制御方式 |
-
1978
- 1978-12-27 JP JP15997178A patent/JPS5588123A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5588123A (en) | 1980-07-03 |
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