JPS6028023B2 - 入出力命令高速化方式 - Google Patents
入出力命令高速化方式Info
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- JPS6028023B2 JPS6028023B2 JP8081781A JP8081781A JPS6028023B2 JP S6028023 B2 JPS6028023 B2 JP S6028023B2 JP 8081781 A JP8081781 A JP 8081781A JP 8081781 A JP8081781 A JP 8081781A JP S6028023 B2 JPS6028023 B2 JP S6028023B2
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- Japan
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- input
- output
- processing unit
- central processing
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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Description
【発明の詳細な説明】
本発明は入出力制御システムに係り特に入出力オペレー
ションを開始させる命令、ＳＩＯＦ（ＳＰｒｔｌ／○
ＦａｓｔＲｅｌｅａｓｅ早期解放入出力開始）命令を高
速に実行する入出力命令高速化方式に関するものである
。
ションを開始させる命令、ＳＩＯＦ（ＳＰｒｔｌ／○
ＦａｓｔＲｅｌｅａｓｅ早期解放入出力開始）命令を高
速に実行する入出力命令高速化方式に関するものである
。
中央処理装置ＣＰＵと主記憶装置ＭＳと複数個の入出力
装置とその入出力装置と前記主記憶装置との間のデータ
の転送を制御するチャンネル装置を含む従来の入出力制
御システムを第１図に示す。
装置とその入出力装置と前記主記憶装置との間のデータ
の転送を制御するチャンネル装置を含む従来の入出力制
御システムを第１図に示す。
第１図のシステムにおいてまず中央処理装置ＣＰＵによ
りＳＩＯＦ命令が発行されるとチャンネルＣＨはこの命
令に応答して主記憶装置ＭＳ内の固定記憶装置（Ｆｉｘ
ｅｄｌｏｃａｔｉｏｎ）からチャンネルアドレス語ＣＡ
Ｗ（Ｃｈａｎｎｅｌａｄｄｒｅｓｓｗｏｒｄ）を取り出
す。又、ＣＡＷを取り出し終わった時点でＣＰＵが他の
命令を実行できるように、ＳＩＯＦ命令を終了させる信
号をＣＰＵに送る。このチャンネルアドレス語にＡＷは
実行されるべき最初のチャンネル指令語ＣＣＷ（Ｃｈａ
ｎｎｅｌｃｏｍｍａｎｄｗｏｒｄ）の主記憶装置ＭＳ内
の間接アドレスを有する。主記憶装置ＭＳ内にあるチャ
ンネルプログラムは入出力オペレーションを制御するた
めチャンネルで利用される一連のチャンネル指令語ＣＣ
Ｗよりなる。各チャンネル指令語ＣＣＷは連鎖指示、ま
たはチャンネルプログラム内でのブランチを指示するコ
マンドであるチャンネル転送Ｔに（Ｔｒａｎｓ企ｒ ｉ
ｎｃｈａｎｎｅｌ）により連結される。そして１つのチ
ャンネル指令語にＣＷは入出力データの一連のブロック
を制御する。かかる従来の入出力システムにおいては各
チャンネルＣＨがこのチャンネル指令語ＣＣＷを１つの
オペレーションの終了ごとに取出して（ｆｅにｈ）いた
ために実行速度が低いという欠点があった。
りＳＩＯＦ命令が発行されるとチャンネルＣＨはこの命
令に応答して主記憶装置ＭＳ内の固定記憶装置（Ｆｉｘ
ｅｄｌｏｃａｔｉｏｎ）からチャンネルアドレス語ＣＡ
Ｗ（Ｃｈａｎｎｅｌａｄｄｒｅｓｓｗｏｒｄ）を取り出
す。又、ＣＡＷを取り出し終わった時点でＣＰＵが他の
命令を実行できるように、ＳＩＯＦ命令を終了させる信
号をＣＰＵに送る。このチャンネルアドレス語にＡＷは
実行されるべき最初のチャンネル指令語ＣＣＷ（Ｃｈａ
ｎｎｅｌｃｏｍｍａｎｄｗｏｒｄ）の主記憶装置ＭＳ内
の間接アドレスを有する。主記憶装置ＭＳ内にあるチャ
ンネルプログラムは入出力オペレーションを制御するた
めチャンネルで利用される一連のチャンネル指令語ＣＣ
Ｗよりなる。各チャンネル指令語ＣＣＷは連鎖指示、ま
たはチャンネルプログラム内でのブランチを指示するコ
マンドであるチャンネル転送Ｔに（Ｔｒａｎｓ企ｒ ｉ
ｎｃｈａｎｎｅｌ）により連結される。そして１つのチ
ャンネル指令語にＣＷは入出力データの一連のブロック
を制御する。かかる従来の入出力システムにおいては各
チャンネルＣＨがこのチャンネル指令語ＣＣＷを１つの
オペレーションの終了ごとに取出して（ｆｅにｈ）いた
ために実行速度が低いという欠点があった。
又、ＳＩＯＦ命令の終了が、チャンネルによって知らさ
れるため該命令の実行速度が遅いという欠点があった。
本発明の目的は一連のチャンネルプログラムを中央処理
装置が制御記憶に直接書き込み連続的にチャンネルがこ
のチャンネルプログラムを実行することにより入出力オ
ペレーションを高速化する方式を提供することにある。
れるため該命令の実行速度が遅いという欠点があった。
本発明の目的は一連のチャンネルプログラムを中央処理
装置が制御記憶に直接書き込み連続的にチャンネルがこ
のチャンネルプログラムを実行することにより入出力オ
ペレーションを高速化する方式を提供することにある。
本発明の他の目的はＳＩＯＦ命令がチャンネルに独立に
実行できることにより入出力オペレーションを高速化す
る方式を提供することにある。本発明によれば中央処理
装置（ＣＰＵ）と主記憶装置（ＭＳ）と複数個の入出力
装置（１／０）と、該入出力装置（１／０）と前記主記
憶装置（ＭＳ）との間のデータ転送を制御するチャンネ
ル装置（ＣＨ）とよりなる入出力制御システムにおいて
、前記中央処理装置（ＣＰＵ）および前記チャンネル装
置（ＣＨ）が共通に直接アクセスできる、チャンネルお
よび入出力装置アドレス毎に分割された制御記憶（Ｓｕ
ｂｈａｎｎｅｌ）であって、複数のチャンネルプログラ
ムを格納可能な制御記憶（Ｓｕｂｈａｎｎｅｌ）を前記
主記憶装置（ＭＳ）とは別個に有し、前記中央処理装置
（ＣＰＵ）が前記制御記憶（Ｓｕｂｃｈａｎ肥１）に直
接チャンネルプログラムを書き込み該チャンネルプログ
ラムを用いて前記チャンネル（ＣＨ）がプログラムを連
続的に実行することを特徴とする入出力命令高速化方式
が提案される。以下本発明にかかる入出力命令高速化方
式の実施例について詳細に説明する。
実行できることにより入出力オペレーションを高速化す
る方式を提供することにある。本発明によれば中央処理
装置（ＣＰＵ）と主記憶装置（ＭＳ）と複数個の入出力
装置（１／０）と、該入出力装置（１／０）と前記主記
憶装置（ＭＳ）との間のデータ転送を制御するチャンネ
ル装置（ＣＨ）とよりなる入出力制御システムにおいて
、前記中央処理装置（ＣＰＵ）および前記チャンネル装
置（ＣＨ）が共通に直接アクセスできる、チャンネルお
よび入出力装置アドレス毎に分割された制御記憶（Ｓｕ
ｂｈａｎｎｅｌ）であって、複数のチャンネルプログラ
ムを格納可能な制御記憶（Ｓｕｂｈａｎｎｅｌ）を前記
主記憶装置（ＭＳ）とは別個に有し、前記中央処理装置
（ＣＰＵ）が前記制御記憶（Ｓｕｂｃｈａｎ肥１）に直
接チャンネルプログラムを書き込み該チャンネルプログ
ラムを用いて前記チャンネル（ＣＨ）がプログラムを連
続的に実行することを特徴とする入出力命令高速化方式
が提案される。以下本発明にかかる入出力命令高速化方
式の実施例について詳細に説明する。
第２図は本発明にかかる方式の１実施例を示し、同図に
おいて１が中央処理装置（ＣＰＵ）、２が主記億装置（
ＭＳ）、３ａ，３ｂ，・・・が入出力装置（１／０）、
４ａ，４ｂ，…がチャンネル、５が制御記憶である。
おいて１が中央処理装置（ＣＰＵ）、２が主記億装置（
ＭＳ）、３ａ，３ｂ，・・・が入出力装置（１／０）、
４ａ，４ｂ，…がチャンネル、５が制御記憶である。
第２図の実施例において中央処理装置１がＳＩＯＦ命令
をチャンネル４ａ、入出力装置３ａに発行する場合はま
ず中央処理装置１は当該チャンネルの当該入出力装置に
対応する制御記憶５をアドレスバス３およびデータバス
４を介してアクセスし当該制御記憶５の状態を調べる。
をチャンネル４ａ、入出力装置３ａに発行する場合はま
ず中央処理装置１は当該チャンネルの当該入出力装置に
対応する制御記憶５をアドレスバス３およびデータバス
４を介してアクセスし当該制御記憶５の状態を調べる。
もしそれが使用可能（ａｖａｉｌａｂｌｅ）であるなら
ば（ピジーまたは割込み保留、作動不能状態の場合は適
当な条件コードをセットし命令は終了する）アドレスバ
スＬデータバス２を介してチャンネルプログラムを中央
処理装置１内にロードする。この際チャンネルプログラ
ムの一部がプログラム内の講出し指令により実行される
入力動作のデータで作成される場合があるためこの中央
処理装置１のロードオペレーションは第１議出し指令（
Ｆ船ｔ ｒｅａｄｃｏｍｍａｎｄ）までとする。ロード
オペレーションと同時に中央処理装置１はロードされた
チャンネル指令語にＣＷとチャンネル指令（ＣＣＷ）ア
ドレスをアドレスバス３およびデータバス４を介して当
該制御記憶５にストアする。
ば（ピジーまたは割込み保留、作動不能状態の場合は適
当な条件コードをセットし命令は終了する）アドレスバ
スＬデータバス２を介してチャンネルプログラムを中央
処理装置１内にロードする。この際チャンネルプログラ
ムの一部がプログラム内の講出し指令により実行される
入力動作のデータで作成される場合があるためこの中央
処理装置１のロードオペレーションは第１議出し指令（
Ｆ船ｔ ｒｅａｄｃｏｍｍａｎｄ）までとする。ロード
オペレーションと同時に中央処理装置１はロードされた
チャンネル指令語にＣＷとチャンネル指令（ＣＣＷ）ア
ドレスをアドレスバス３およびデータバス４を介して当
該制御記憶５にストアする。
制御記憶５のバッファがフルになったら中央処理装置は
そこでストアオペレーションを中止する。第１講出し指
令が来た場合または制御記憶５のバッファがフルになっ
た場合は中央処理装置はそこにチャンネル指令語終了ポ
インタをセットする。チャンネルがチャンネル指令語（
ＣＣＷ）を制御記憶５よりとり出す場合前記ポィンタを
見付けたらつぎのチャンネル指令語（ＣＣＷ）よりはチ
ャンネル自身が主記憶装置２よりチャンネル指令語ＣＣ
Ｗをフェッチする。
そこでストアオペレーションを中止する。第１講出し指
令が来た場合または制御記憶５のバッファがフルになっ
た場合は中央処理装置はそこにチャンネル指令語終了ポ
インタをセットする。チャンネルがチャンネル指令語（
ＣＣＷ）を制御記憶５よりとり出す場合前記ポィンタを
見付けたらつぎのチャンネル指令語（ＣＣＷ）よりはチ
ャンネル自身が主記憶装置２よりチャンネル指令語ＣＣ
Ｗをフェッチする。
制御記憶５のストア終了にともない中央制御装置１はＣ
ＰＵ−ＣＨインターフェース５を介してチャンネル４ａ
にＳＩＯＦ命令の起動をかけると同時に適当な条件コー
ドをセットして命令を終了する。チャンネル３ａがピジ
ーであればＳＩＯＦ命令を実行待ち行列に入れ他の待ち
行列が終了しチャンネルがフリーになった時点で入出力
装置３ａの選択を行ない制御記憶５より第１チャンネル
指令語を取出し転送を開始する。もしチャンネル４ａが
フリーであった場合は命令は直ちに実行される。第３図
に制御記憶５の内部を詳細に示す。
ＰＵ−ＣＨインターフェース５を介してチャンネル４ａ
にＳＩＯＦ命令の起動をかけると同時に適当な条件コー
ドをセットして命令を終了する。チャンネル３ａがピジ
ーであればＳＩＯＦ命令を実行待ち行列に入れ他の待ち
行列が終了しチャンネルがフリーになった時点で入出力
装置３ａの選択を行ない制御記憶５より第１チャンネル
指令語を取出し転送を開始する。もしチャンネル４ａが
フリーであった場合は命令は直ちに実行される。第３図
に制御記憶５の内部を詳細に示す。
同図に示すごとく制御記憶はチャンネルＣＨ，〜ＣＨｎ
に対応するｎ個のブロックに分割され、それぞれのブロ
ックは入出力装置ＤＥＶ，〜ＤＥＶｍに対応するｍ個の
ユニットに分割される。各ユニットにはチャネル指令語
にＣＷとつぎのチャンネル指令語アドレス（ｎｅｘｔＣ
ＣＷＡｄｄｒｅｓｓ）とが１対となったものがチャンネ
ルプログラム分だけ格納される。残りの領域には制御記
憶の状態および入出力装置の制御情報が格納される。チ
ャンネルプログラムが何らかの原因で全部を実行できな
かった場合にはつぎのＣＣＷアドレスとエラー原因が中
央処理装置１に知らされオペレーションシステム等によ
り再試行することができる。なお本発明によれば本発明
を利用した他の効果として制御記憶を直接アクセスでき
ることにより他の入出力命令たとえばチャンネルと入出
力装置の状態を調べるテスト１／０命令、制御記憶をク
リアし１／０オペレーションを停止させるクリア１ノ○
命令等の高速化も行えることができる。
に対応するｎ個のブロックに分割され、それぞれのブロ
ックは入出力装置ＤＥＶ，〜ＤＥＶｍに対応するｍ個の
ユニットに分割される。各ユニットにはチャネル指令語
にＣＷとつぎのチャンネル指令語アドレス（ｎｅｘｔＣ
ＣＷＡｄｄｒｅｓｓ）とが１対となったものがチャンネ
ルプログラム分だけ格納される。残りの領域には制御記
憶の状態および入出力装置の制御情報が格納される。チ
ャンネルプログラムが何らかの原因で全部を実行できな
かった場合にはつぎのＣＣＷアドレスとエラー原因が中
央処理装置１に知らされオペレーションシステム等によ
り再試行することができる。なお本発明によれば本発明
を利用した他の効果として制御記憶を直接アクセスでき
ることにより他の入出力命令たとえばチャンネルと入出
力装置の状態を調べるテスト１／０命令、制御記憶をク
リアし１／０オペレーションを停止させるクリア１ノ○
命令等の高速化も行えることができる。
以上詳細に説明したごと〈本発明によればチャンネルプ
ログラムを中央処理装置が直接書き込めるためチャンネ
ルに独立にＳＩＯＦ命令を実行できそれによりこの命令
を高速化できる効果、この効果により入出力装置との間
でオーバーラン状態を減少させる効果、中央処理装置が
直接制御記憶をアクセスできるためＳＩＯＦ以外の入出
力命令も高速化できる効果を有する。
ログラムを中央処理装置が直接書き込めるためチャンネ
ルに独立にＳＩＯＦ命令を実行できそれによりこの命令
を高速化できる効果、この効果により入出力装置との間
でオーバーラン状態を減少させる効果、中央処理装置が
直接制御記憶をアクセスできるためＳＩＯＦ以外の入出
力命令も高速化できる効果を有する。
第１図は従来の入出力制御システムの１例のブロック図
、第２図は本発明にかかる入出力制御システムの入出力
命令高速化方式の１実施例のブロック図、第３図は第２
図の制御記憶の内容の詳細図である。 図において１が中央処理装置（ＣＰＵ）、２が主記憶装
置（ＭＳ）、３ａ，３ｂ，…が入出力装置（１／０）、
４ａ，４ｂ，…がチャンネル、５が制御記憶である。 第１図 第２図 第３図
、第２図は本発明にかかる入出力制御システムの入出力
命令高速化方式の１実施例のブロック図、第３図は第２
図の制御記憶の内容の詳細図である。 図において１が中央処理装置（ＣＰＵ）、２が主記憶装
置（ＭＳ）、３ａ，３ｂ，…が入出力装置（１／０）、
４ａ，４ｂ，…がチャンネル、５が制御記憶である。 第１図 第２図 第３図
Claims (1)
- 【特許請求の範囲】 １ 中央処理装置（ＣＰＵ）と主記憶装置（ＭＳ）と複
数個の入出力装置（Ｉ／Ｏ）と、該入出力装置（Ｉ／Ｏ
）と前記主記憶装置（ＭＳ）との間のデータ転送を制御
するチヤンネル装置（ＣＨ）とよりなる入出力制御シス
テムにおいて、前記中央処理装置（ＣＰＵ）および前記
チヤンネル装置（ＣＨ）が共通に直接アクセスできる、
チヤンネルおよび入出力装置アドレス毎に分割された制
御記憶（Ｓｕｂｃｈａｎｎｅｌ）であつて、複数のチヤ
ンネルプログラムを格納可能な制御記憶（Ｓｕｂｃｈａ
ｎｎｅｌ）を前記主記憶装置（ＭＳ）とは別個に有し、
前記中央処理装置（ＣＰＵ）が前記制御記憶（Ｓｕｂｃ
ｈａｎｎｅｌ）に直接チヤンネルプログラムを書き込み
該チヤンネルプログラムを用いて前記チヤンネル（ＣＨ
）がプログラムを連続的に実行することを特徴とする入
出力命令高速化方式。 ２ 前記制御記憶（Ｓｕｂｃｈａｎｎｅｌ）へのチヤン
ネルプログラムの書き込み終了時に、前記中央処理装置
（ＣＰＵ）自身がＳＩＯＦ（ＳｔａｒｔＩ／ＯＦａｓｔ
Ｒｅｌｅａｓｅ）命令を終了させるようにした特許請求
の範囲第１項記載の入出力命令高速化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8081781A JPS6028023B2 (ja) | 1981-05-29 | 1981-05-29 | 入出力命令高速化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8081781A JPS6028023B2 (ja) | 1981-05-29 | 1981-05-29 | 入出力命令高速化方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57196339A JPS57196339A (en) | 1982-12-02 |
| JPS6028023B2 true JPS6028023B2 (ja) | 1985-07-02 |
Family
ID=13728997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8081781A Expired JPS6028023B2 (ja) | 1981-05-29 | 1981-05-29 | 入出力命令高速化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028023B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59121526A (ja) * | 1982-12-28 | 1984-07-13 | Fujitsu Ltd | 情報処理システム入出力起動処理方式 |
| JPS62260263A (ja) * | 1986-05-07 | 1987-11-12 | Fujitsu Ltd | マルチプロセツサによるプログラム制御方式 |
-
1981
- 1981-05-29 JP JP8081781A patent/JPS6028023B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57196339A (en) | 1982-12-02 |
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