JPS63113749A - チヤネル装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、複数のサブチャネルの入出力処理を行なう
チャネル装置に係り、特にサブチャネル入出力処理の実
行状態をテストする場合に好適なテスト命令処理方式に
関する。

（従来の技術） この種のチャネル装置では、ＣＰＵから成るサブチャネ
ルを対象とする入出力処理要求が発せられた後、その処
理の実行経過状態をテストする命令が連続して実行され
ることがある。この場合、チャネル装置においては、チ
ャネル処理に対する負荷が増すため、本来の入出力処理
（サブチャネル入出力処理）の能力低下を招いていた。

例えば、複数のサブチャネル入出力処理を時分割で行な
うチャネル装置において、第１のサブチャネルを対象と
する第１の入出力処理実行中に第２のサブチャネルを対
象とする第２の入出力処理の状態テストを実行すると、
ＣＰｔＪからのテスト命令に起因するチャネル装置内で
の割込み処理等により第１の入出力処理の完了が遅れて
しまう。

（発明が解決しようとする問題点） 上記したように、従来のチャネル装置では、チャネル入
出力処理中にＣＰＵからテスト命令が発行された場合に
は、入出力処理能力が低下する問題があった。

この発明は上記事情に鑑みてなされたものでその目的は
、チャネル入出力処理がＣＰＵからのテスト命令によっ
て影響されないチャネル装置を提供することにある。

［発明の構成］ （問題点を解決するための手段と作用）この発明では、
サブチャネル単位で割当てられた独立のサブチャネル情
報領域を有するサブチャネルメモリと、このサブチャネ
ルメモリのアドレスを指定する第１および第２アドレス
レジスタと、シーケンス制御回路と、複数のサブチャネ
ルの入出力処理を実行するマイクロプロセッサとが設け
られる。マイクロプロセッサは、入出力処理の対象サブ
チャネルのサブチャネル番号を第１アドレスレジスタに
セットし、この第１アドレスレジスタの指定するサブチ
ャネルメモリ内サブチャネル情報領域に該当サブチャネ
ルの入出力処理の実行経過状態を書込む。シーケンス制
御回路は、サブチャネル入出力処理状態のテストを指示
するテスト命令をＣＰＵから受ける毎に、このテスト命
令で示されているサブチャネル番号を第２アドレスレジ
スタにセットし、この第２アドレスレジスタの指定する
サブチャネルメモリ内サブチャネル情報領域に書込まれ
ている入出力処理実行経過状態を読出してＣＰＵへ送出
する。上記の構成によれば、ＣＰｔＪからのテスト命令
が、サブチャネル毎に用意されたサブチャネルメモリ内
すブチャネル情報＃４域を介し、マイクロプロセッサの
チャネル入出力処理とは独立に行なえる。

（実施例） 第１図はこの発明の一実論例に係るチャネル装置のブロ
ック構成を示す。同図において、１０はチャネル装置で
ある。チャネル装置１０は、制御バス１１、アドレスバ
ス１２およびデータバス１３から成るシステムバス１４
に接続されている。このシステムバス１４には、図示せ
ぬＣＰＵ、主記憶なども接続されている。

チャネル装置１０において、２１は制御バス１１との間
の情報入出力に供される双方向の入出力レジスタ（ＩＯ
Ｒ＞、２２はアドレスバス１２との間の情報入出力に供
される双方向の入出力レジスタ（ＩＯＲ）、２３はアド
レスバス１２との間の情報入出力に供される双方向の入
出力レジスタ（ＩＯＲ）である。入出力レジスタ２２．
２３は、内部バス２４に接続されている。この内部バス
２４には、サブチャネルメモリ２５のデータ入出力ボー
トＤが接続されている。

サブチャネルメモリ２５のメモリ領域は、第２図に示す
ように、複数の領域（サブチャネル情報領域と呼ぶ）　
２６−０〜２６−ｍに分割される。サブチャネル情報領
１４２２６−ｉ　（ｉ　−Ｑ〜ｍ）は、番号が１のサブ
チャネル＃ｉの入出力制御に必要となる情報（サブチャ
ネル情報と呼ぶ）を格納するのに用いられるもので、チ
ャネル装置１０に割当てられたチャネル番号が設定され
るフィールド２７ａ１サブチヤネル＃１に割当てられた
番号（サブチャネル番号）が設定されるフィールド２７
ｂ１サブチヤネル＃ｉの入出力制御情報（サブチャネル
制御情報と呼ぶ）の主記憶的格納先アドレス（サブチャ
ネル制御情報アドレスと呼ぶ）が設定されるフィールド
２７Ｃ１サブチヤネル＃ｉに関する入出力制御中である
ことを示すフラグ（Ｆ）が設定されるフィールド２７ｄ
、サブチャネル＃１の入出力制御に伴う主記憶アクセス
に必要な情報（主記憶アクセス情報）が設定されるフィ
ールド２７ｅ１この主記憶アクセス情報をもとに主記憶
から読出された情報（主記憶情報）が設定されるフィー
ルド２７ｆ、およびサブチャネル＃１の入出力制御ｆＯ
（入出力処理）の実行経過状態が設定されるフィールド
２７Ｑを有している。上記フィールド２７ｅに設定され
る主記憶アクセス情報は、主記憶アクセスの種別（リー
ドアクセス／ライトアクセスの区別、フルワードアクセ
ス／ハーフワードアクセス等の区別など）を示す制御情
報、アドレス情報およびデータ（ライトアクセスの場合
）を含んでいる。なお、この＊施例では、チャネル装置
１０に物理的に接続されている入出力装置、セツション
、１つの端末の送信礪能、受信機能などが、チャネル装
置１０の入出力制御の対象となるサブチャネルとして定
義されている。

再び第１図を参照すると、３１はサブチャネルメモリ２
５に対する入出力およびシステムバス手順を実行するシ
ーケンス制御回路である。シーケンス制御回路３１は入
出力レジスタ２１および内部バス２４に接続されると共
に、アドレスレジスタ３２、アドレスライン３３を介し
てサブチャネルメモリ２５のアドレスポートＡに接続さ
れている。アドレスライン３３および内部バス２４には
、第３図に示すように入出力命令の種別（例えば入出力
起動を指示する命令、入出力動作の停止を指示する命令
等）を示すコード（命令種別コードの１つであり、入出
力命令種別コードと称する）およびサブチャネル番号を
一時格納するＦＩＦＯ（ファースト・イン・ファースト
・アウト）バッファ３４の入力が接続されている。この
ＦＩＦＯバッファ３４は、上記の情報を格納する毎にそ
の旨を示す信号を割込みライン３５に出力するようにな
っている。この割込みライン３５には、チャネル装＠１
０の中心を成しＣＰＵから要求された入出力制御を行な
うマイクロプロセッサ３６が接続されている。

マイクロプロセッサ３６のバス（以下、マイクロプロセ
ッサバスと称する）３７には、ＦＩＦＯバッファ３４の
出力、およびサブチャネルメモリ２５のアドレスを指定
するアドレスレジスタ（ＡＲ）３８の入力が接続されて
いる。このアドレスレジスタ３８の出力はアドレスライ
ン３３に接続されている。また、マイクロプロセッサバ
ス３７には、主としてサブチャネルメモリ２５とマイク
ロプロセッサ３６との間の情報入出力に供される双方向
の入出力レジスタ（ＩＯＲ）３９の一方の入出力ボート
が接続されている。この入出力レジスタ３９の他方の入
出力ボートは、サブチャネルメモリ２５のデータ入出力
ボ−トｏおよび内部バス２４に接続されている。また、
マイクロプロセッサ３６は、制御ライン４０によりシー
ケンス制御回路３１と接続されている。

次に、この発明の一実施例の動作を説明する。

今、ＣＰＵからシステムバス１４上に１−１のサブチャ
ネル＃１を対象とする入出力起動命令（サブチャネル入
出力起動命令）が出力されたものとする。この入出力起
動命令は、プロセッサ通信（ここではＣＰＬＪからチャ
ネル装置１０への通信）であることを示すファンクショ
ン情報、入出力起動命令であることを示す命令種別コー
ド（入出力命令種別コード）、チャネル番号、サブチャ
ネル番号（ここでは１）およびサブチャネル制御情報ア
ドレスを含んでいる。この実施例では、上記の入出力起
動命令のうち、ファンクション情報はシステムバス１４
の制御バス１１上に、命令種別コード、チャネル番号お
よびサブチャネル番号はアドレスバス１２上に、そして
チャネル制御情報アドレスはデータバス１３上に、それ
ぞれ出力される。

制御バス１１上のファンクション情報は入出力レジスタ
２１に、アドレスバス１２上の命令種別コード、チャネ
ル番号およびサブチャネル番号は入出力レジスタ２２に
、そしてデータバス１３上のチャネル制御情報アドレス
は入出力レジスタ２３に、それぞれ導かれる。もしアド
レスバス１２からのチャネル番号が、チャネル装置１０
を指定している場合には、図示せぬチャネル番号デコー
ダからの入力イネーブル信号により、ファンクション情
報は入出力レジスタ２１に、命令種別コード、チャネル
番号およびサブチャネル番号は入出力レジスタ２２に、
そしてチャネル制御情報アドレスは入出力レジスタ２３
に、それぞれセットされる。

入出力レジスタ２１にセットされたファンクション情報
はシーケンス制御回路３１に供給される。シーケンス制
御回路３１は、このファンクション情報によりＣＰＵか
らの通信を認識すると、入出力しジスタ２２から内部バ
ス２４経出で命令種別コードおよびサブチャネル番号を
取込み、この命令種別コードが入出力起動命令（を示す
入出力命令種別コード）である場合には、サブチャネル
番号に対応したサブチャネルメモリアドレスをアドレス
レジスタ３２にセットする。このアドレスレジスタ３２
にセットされるアドレスは、サブチャネル情報領域２６
−０〜２６−ｍのサイズが２ｎバイトであるものとする
と、サブチャネル番号とｎビットデータ（各ビットは０
″）との連結情報であり、サブチャネル番号はサブチャ
ネルメモリ２５内サブチヤネル情報領域２６−１を指定
する上位アドレスを、ｎビットデータはサブチャネル情
報領域２Ｇ−１内オフセットを指定する下位アドレスを
示す。シーケンス制御回路３１は、この下位アドレスを
順にインクリメントすることにより、入出力レジスタ２
２にセットされている情報中のチャネル番号、サブチャ
ネル番号をサブチャネルメモリ２５のサブチャネル情報
領ｗｔ２６−ｉ（ここでは１−１）のフィールド２７ａ
。

２７ｂに、入出力レジスタ２３にセットされているサブ
チャネル制御情報アドレスをフィールド２７ｃに、そし
て論理０１　Ｎのフラグ（Ｆ）をフィールド２７ｄに、
それぞれ書込む。

次にシーケンス制御回路３１は、入出力レジスタ２２に
セットされている情報中の命令種別コードが入出力起動
命令を示していることから、ＣＰＵからの入出力起動命
令を受付けたことを示す応答情報を入出力レジスタ２３
にセットすると共に入出力レジスタ２１にＣＰＵへの通
信であることを示すファンクション情報を設定し、シス
テムバス１４を介しＣＰＵへの情報転送を行なう。即ち
シーケンス制御回路３１は、サブチャネルメモリ２５の
サブチャネル情報領域２６−１への（サブチャネル＃ｉ
に関する）サブチャネル情報書込みを行なうと、ＣＰＵ
に入出力起動命令受付は応答を返す。

シーケンス制御回路３１は、ＣＰＵに応答を返すと、入
出力レジスタ２２にセットされている情報中の命令種別
コード（入出力命令種別コード）とアドレスレジスタ３
２から出力されているサブチャネルメモリアドレスの上
位アドレスであるサブチャネル番号とを、ｆｌＦｏバッ
ファ３４にセットする。

このＦＩＦＯバッファ３４への情報セットが行なわれる
と、その旨を示す信号が同バッファ３４から出力される
。この信号は、割込みライン３５を介してマイクロプロ
セッサ３６に供給され、これによりマイクロプロセッサ
３６に割込みが入る。

さて、シーケンス制御回路３１は、ＦＩＦＯ３４への上
記した情報セットを行なうと、以下に述べるように主記
憶からのサブチャネル制御情報の読出しを行なう。即ち
シーケンス制御回路３１は、まずサブチャネルメモリ２
５内のサブチャネル情報領域２６−ｉ　（ここでは１−
１）のフィールド２７ｃからサブチャネル制御情報アド
レスを読出す。そしてシーケンス制御回路３１は、この
サブチャネル制御情報アドレスを含む主記憶アクセス情
報を生成し、サブチャネルメモリ２５内のサブチャネル
情報領域２６−１のフィールド２７ｅに書込む。次にシ
ーケンス制御回路３１は、このフィールド２７ｅに書込
んだ主記憶アクセス情報をサブチャネルメモリ２５から
読出し、内部バス２４、入出力レジスタ２２．２３を介
して主記憶に転送することにより、主記憶アクセス情報
中のサブチャネル制御情報アドレスの指定する主記憶内
領域をアクセスする。これにより、シーケンス制御回路
３１はサブチャネル＃；用のサブチャネル制御情報を主
記憶から読出す。このサブチャネル制御情報は、システ
ムバス１４の例えばデータバス１３を介してチャネル装
＠１０に転送され、入出力レジスタ２３にセットされる
。シーケンス制御回路３１は、入出力レジスタ２３にセ
ットされた主記憶からのサブチャネル＃ｉ用サブチャネ
ル制御情報を、サブチャネルメモリ２５のサブチャネル
情報領域２６−１のフィールド２７ｆに１込む。以上が
、サブチャネルメモリ２５内のサブチャネル情報＃４域
２６−１のフィールド２７ｅの情報（主記憶アクセス情
報）を用いたシーケンス制御回路３１自身の要因による
主記憶アクセスである。

一方、マイクロプロセッサ３６は、割込みライン３５か
らの割込みを検出すると、サブチャネルメモリ２５への
サブチャネル情Ｉａｍ込みを判断し、ＦＩＦＯバッファ
３４にセットされた入出力種別コ−ドおよびサブチャネ
ル番号をマイクロプロセッサバス３７経出で取込む。そ
してマイクロプロセッサ３６は、ＦＩＦＯバッファ３４
から取込んだサブチャネル番号で示されるサブチャネル
＃１（ここでは１−１）の入出力制御用のタスクを稼働
可能状態に設定する。即ちマイクロプロセッサ３６は、
サブチャネル＃１に関する処理（ここでは入出力制ａｌ
ｌ）の準備を行なう。これにより、他のサブチャネルに
対応するタスクが稼働状態になければ、サブチャネル＃
１に対応するタスクに従うサブチ・ヤネル＃１の入出力
制御が開始される。また、稼働可能状態のタスクが他に
もあれば、その優先順位に従って入出力制御が行なわれ
る。なお、この入出力制御に際しては、以下に述べるサ
ブチャネル制御情報読出しが行なわれる。

まずマイクロプロセッサ３６は、サブチャネルメモリ２
５におけるサブチャネル＃１用サブチャネル情報ｌ［２
６−ｉのフィールド２７ｆの先頭アドレスをアドレスレ
ジスタ３８にセットする。このアドレスは、サブチャネ
ル情報領域２６−１を指定するためのサブチャネル＃ｉ
のサブチャネル番号と、フィールド２７ｆの先頭位置を
指定するためのサブチャネル情報領域２６−１内オフセ
ツト（ｎビット）との連結情報から成る。そしてマイク
ロプロセッサ３６は、アドレスレジスタ３８の下位アド
レス（ｎビットのサブチャネル情報領域２６−１内オフ
セツト）をインクリメントしながら、サブチャネルメモ
リ２５に対する読出しを行なう。これにより、サブチャ
ネルメモリ２５のサブチャネル情報領域２６−１のフィ
ールド２７ｆからサブチャネル＃１に関するサブチャネ
ル制御情報が順次読出される。マイクロプロセッサ３６
は、サブチャネルメモリ２５から読出されたサブチャネ
ル制御情報を入出力レジスタ３９、マイクロプロセッサ
バス３７を介して内部メモリ（図示せず）に取込む。そ
してマイクロプロセッサ３６は、この取込んだサブチャ
ネル制御情報に従ってサブチャネル＃Ｉの入出力制御を
行なう。

上記したように、この実施例によれば、入出力起動命令
の解読と同命令の実行に必要なサブチャネル制御情報の
読出しがシーケンス制御回路３１により自動的に行なわ
れ、マイクロプロセッサ３６はシーケンス制御回路３１
によるサブチャネル制御情報読出しの間に対応するサブ
チャネル制御のための準備を行なえるので、入出力起動
制御の高速応答が可能となる。

さて、サブチャネルメモリ２５から取込んだサブチャネ
ル制御情報が、サブチャネル＃１の入出力制御に必要な
セットアツプ動作を指定するコマンドと、そのセットア
ツプのためのパラメータが格納されている主記憶内格納
先アドレスを有しているものとする。この場合マイクロ
プロセッサ３６は、上記のパラメータを主記憶から得る
ために、以下に述べる主記憶アクセス情報書込みを行な
う。

まずマイクロプロセッサ３６は、サブチャネルメモリ２
５のサブチャネル情報領域２６−１のフィールド２７ｅ
の先頭アドレス（即ちサブチャネル＃１のサブチャネル
番号とサブチャネル情報領域２６−１内フイールド２７
ｅの先頭位置を示すｎビットのオフセットアドレスとの
連結アドレス）をアドレスレジスタ３８にセットすると
共に、主記憶アクセス情報の失明ワードを入出力レジス
タ３９にセットし、人出かレジスタ３９の内容をアドレ
スレジスタ３８の指定するサブチャネルメモリ２５内領
域（ここではサブチャネル情報領域２６−１のフィール
ド２７ｅの先頭位置）に書込む。次にマイクロプロセッ
サ３８は、アドレスレジスタ３８の下位アドレス（ｎビ
ットのサブチャネル情報領Ｈ２６−＋内オフセット）を
インクリメントすると共に、入出力レジスタ３９に主記
憶アクセス情報の次の１ワードをセットし、上記したサ
ブチャネルメモリ２５への書込み動作を行なう。マイク
ロプロセッサ３６は、上記の書込みを繰返して、サブチ
ャネル情報領域２６−ｉ　（ここでは１−１）のフィー
ルド２７ｅへの主記憶アクセス情報書込みを終了すると
、シーケンス制御回路３１に対し制御ライン４０を介し
て主記憶アクセスを要求する。

シーケンス制御回路３１は、マイクロプロセッサ３６か
らの主記憶アクセス要求を受けると、まずサブチャネル
メモリ２５のサブチャネル情報領１２６−ｉ内フィール
ド２７ｅの先頭位置を示すオフセットアドレス（この値
は、サブチャネルメモリ２５のどのサブチャネル情報領
域のフィールド２７ｅについても共通である）をアドレ
スレジスタ３２の下位アドレスフィールド（ｎビット）
にセットする。次にシーケンス制御回路３１は、そのと
きのアドレスレジスタ３８の上位アドレス（即ちサブチ
ャネル＃１のサブチャネル番号）とアドレスレジスタ３
２の下゛　　　位アドレス（即ちサブチャネル情報領域
２６−１内フイールド２７ｅの先頭位置を示すオフセッ
トアドレス）を用い、この下位アドレスを順次インクリ
メントしながらサブチャネルメモリ２５をリードアクセ
スし、サブチャネル情報領域２６−１のフィールド２７
ｅにマイクロプロセッサ３６により書込まれていた主記
憶アクセス情報を読出す。次にシーケンス制御回路３１
は、サブチャネルメモリ２５から読出した主記憶アクセ
ス情報を用いて主記憶アクセスを行ない、同情報中のア
ドレス情報の指定する主記憶内領域から対応するデータ
（ここではセットアツプ用のパラメータ）を読取る。そ
してシーケンス制御回路３１は、マイクロプロセッサ３
６からの要求に応じて主記憶から読取ったデータをサブ
チャネルメモリ２５内のサブチャネル情報領域２６−Ｉ
のフィールド２７ｆに書込む。

マイクロプロセッサ３６は、シーケンス制御回路３１か
らのステータス通知等により主記憶アクセス（主記憶リ
ードアクセス）の終了を知ると、サブチャネル情報領域
２６−１のフィールド２７ｆに書込まれたデータ（主記
憶情報）を入出力レジスタ３９、マイクロプロセッサバ
ス３７を介して読取り、内部メモリにセットする。そし
てマイクロプロセッサ３６は、この内部メモリにセット
したデータ（ここではサブチャネル＃ｉの入出力制御に
伴うセットアツプ動作に必要なパラメータ）を用いるこ
とにより、サブチャネル＃１の入出力制御を実行するこ
とができる。

さて、マイクロプロセッサ３６がサブチャネル＃１の入
出力制御実行中に、他のサブチャネル＃ｊを対象とする
入出力起動命令がＣＰＬＪから発行されたものとする。

このサブチャネル＃ｊに関するサブチャネル情報領域は
、サブチャネル＃ｉのそれとは異なる。このため、サブ
チャネル＃」に関するサブチャネル情報は、シーケンス
制御回路３１により、サブチャネル＃ｉを対象とする入
出力起動命令の場合と同様にして、サブチャネル＃ｉの
サブチャネル情報を消滅させることなくサブチャネルメ
モリ２５に確実に書込まれる。即ちチャネル装置１０は
、入出力起動命令処理中であってもＣＰＵからの別の入
出力起動命令を受付けることができる。

なお、サブチャネル情報領ｗ１．２６（例えば１−１）
内のフラグ（Ｆ）は、同領域内のサブチャネル制御情報
アドレスの指定するサブチャネル制御情報に従う入出力
制御が全て終了するとリセットされる。

次に、この発明に直接関係するサブチャネルメモリ２５
へのサブチャネル入出力！２！ｌ理経過状態書込みと、
ＣＰＵからのテスト命令に基づく入出力経過状態転送と
について説明する。

この実施例では、マイクロプロセッサ３６は、前記した
サブチャネルの入出力制御Ｉ（入出力処理）を実行する
と、その実行経過状態を以下に示すように逐次（シーク
動作完了後、データ転送後など）サブチャネルメモリ２
５に書込む。即ちマイクロプロセッサ３６は、例えばサ
ブチャネル＃１の入出力処理を実行すると、サブチャネ
ルメモリ２５のサブチャネル情報領域２６−１のフィー
ルド２７Ｑの先頭アドレス（即ちサブチャネル＃１のサ
ブチャネル番号とサブチャネル情報領域２６−１内フイ
ールド２７Ｑの先頭位置を示すｎビットのオフセットア
ドレスとの連結アドレス）をアドレスレジスタ３８にセ
ットすると共に、サブチャネル＃１の入出力処理の実行
経過状態を示す先頭情報を入出力レジスタ３９にセット
する。そしてマイクロプロセッサ３６は、入出力レジス
タ３９の内容を、アドレスレジスタ３８の指定するサブ
チャネルメモリ２５内領域（ここではサブチャネル情報
領域２６−１のフィールド２７ｇ）に書込む。続いてマ
イクロプロセッサ３６は、アドレスレジスタ３８の下位
アドレス（ｎビットのサブチャネル情報領域２６−１内
オフセツト）をインクリメントすると共に、サブチャネ
ル＃１の入出力処理の実行経過状態を示す後続情報を入
出力レジスタ３９にセットし、サブチャネルメモリ２５
のサブチャネル情報領域２６−１のフィールド２７Ｑへ
の次の書込みを行なう。この書込み動作の繰返しにより
、サブチャネルメモリ２５のサブチャネル情報領域２６
−１のフィールド２７Ｑにサブチャネル＃１の入出力処
理の実行経過状態を示す情報が全て書込まれる。

一方、ＣＰＵはチャネル装＠１０に対して例えばサブチ
ャネル＃１の入出力処理を要求した後は（即ちサブチャ
ネル入出力起動命令発行後は）、その入出力処理の実行
経過状態をテストする命令（テスト命令）を任意の時点
で発行する。このテスト命令は、プロセッサ通信（ここ
ではＣＰＵｈ−らチャネル装＠１０への通信）であるこ
とを示すファンクション情報、テスト命令であることを
示す命令種別コード、チャネル番号、およびサブチャネ
ル番号（ここでは＃１を示すサブチャネル番号）を含ん
でいる。この実施例では、上記のテスト命令のうち、フ
ァンクション情報はシステムバス１４の制御バス１１上
に、命令種別コード、チャネル番号およびサブチャネル
番号はアドレスバス１２上にそれぞれ出力される。

制御バス１１上のファンクション情報は入出力レジスタ
２１に、アドレスバス１２上の命令種別コード、チャネ
ル番号およびサブチャネル番号は入出力レジスタ２２に
、それぞれ導かれる。もしアドレスバス１２からのチャ
ネル番号が、チャネル装置１０を指定している場合には
、ファンクション情報は入出力レジスタ２１に、命令種
別コード、チャネル番号およびサブチャネル番号は入出
力レジスタ２２にセットされる。入出力レジスタ２１に
セットされたファンクション情報はシーケンス制御回路
３１に供給される。

シーケンス制御回路３１は、上記ファンクション情報に
よりＣＰＵからの通信をｒｔ識すると、入出力レジスタ
２２から内部バス２４経由で命令種別コードおよびサブ
チャネル番号を取込み、この例のように命令種別コード
がテスト命令を示している場合には、上記取込んだサブ
チャネル番号（ここでは＃１）で示されるサブチャネル
メモリ２５のサブチャネル情報領域２６−ｉ　（ｉ　−
１）のフィールド２７Ｑの先頭アドレスをアドレスレジ
スタ３２にセットする。

次にシーケンス制御回路３１は、アドレスレジスタ３２
の指定するサブチャネルメモリ２５内サブチヤネル情報
領域２６−ｉ　（ｉ　−１＞のフィールド２７Ｑに格納
されていたサブチャネル＃１（１−１）の入出力処理実
行経過状態を、サブチャネルメモリ２５から内部バス２
４上に読出し、入出力レジスタ２３にセットする。そし
てシーケンス制御回路３１は、入出力レジスタ２３にセ
ットしたサブチャネル＃１（ｉ−１）の入出力実行経過
状態（の先頭情報）をＣＰＵか゛らのテスト命令に対す
る応答としてデータバス１３経由でＣＰＵに転送する。

シーケンス制御回路３１は、以上の動作を、アドレスレ
ジスタ３２の下位アドレス（ｎビット）をインクリメン
トしながら必要回数繰返し、サブチャネル＃＋　に一１
）の入出力実行経過状態の全情報をＣＰＵに転送する。

［発明の効果］ 以上詳述したようにこの発明によれば、サブチャネル毎
の入出力処理の実行経過状態がサブチャネル毎に用意さ
れたサブチャネルメモリ内サブチャネル情報領域に適宜
格納されるので、任意サブチャネルの入出力処理の実行
経過状態をテストするためのテスト命令がＣＰＵから発
行された場合には、サブチャネルメモリ内の該当サブチ
ャネル情報領域から該当サブチャネルの入出力処理実行
経過状態を読出してＣＰＵに転送するだけでよく、しか
もこの動作がシーケンス制御回路によってマイクロプロ
セッサのチャネル入出力処理とは独立に行なえるので、
マイクロプロセッサのチャネル入出力処理がＣＰＬＩか
らのテスト命令によって影響されず、チャネル入出力処
理中に発行されるテスト命令による入出力処理能力の低
下が防止できる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るチャネル装置のブロ
ック構成図、第２図は第１図に示すサブチャネルメモリ
２５にｔｊ付けられるサブチャネル情報領域を説明する
図、第３図は第１図に示すＦＩＦＯバッファ３４に書込
まれる情報の構造を示す図である。 １０・・・チャネル装置、１４・・・システムバス、２
１．２２゜２３、３９・・・入出力レジスタ（ＩＯＲ）
、２５・・・サブチャネルメモリ、２６−０〜２６−ｍ
・・・サブチャネル情報領域、３１・・・シーケンス制
御回路、３２．３８・・・アドレスレジスタ（ＡＲ）、
３４・・・ＦＩＦＯバッファ、３５・・・割込みライン
、３６・・・マイクロプロセッサ、４０・・・制御ライ
ン。 出願人代理人　弁理士　鈴江武彦 チャネル装置１０′ 第１図

Claims (1)

【特許請求の範囲】
1. サブチャネル単位で割当てられた独立の領域であつて該
   当サブチャネルを示すサブチャネル番号によりアドレス
   指定可能なサブチャネル情報領域を有するサブチャネル
   メモリと、このサブチャネルメモリのアドレスを指定す
   る第１および第２アドレスレジスタと、複数のサブチャ
   ネルの入出力処理を実行するマイクロプロセッサであつ
   て、入出力処理の対象サブチャネルのサブチャネル番号
   を上記第１アドレスレジスタにセットし、この第１アド
   レスレジスタの指定する上記サブチャネルメモリ内サブ
   チャネル情報領域に該当サブチャネルの入出力処理の実
   行経過状態を書込むマイクロプロセッサと、サブチャネ
   ル入出力処理状態のテストを指示するテスト命令をＣＰ
   Ｕから受ける毎に、このテスト命令で示されているサブ
   チャネル番号を上記第２アドレスレジスタにセットし、
   この第２アドレスレジスタの指定する上記サブチャネル
   メモリ内サブチャネル情報領域に書込まれている入出力
   処理実行経過状態を読出して上記ＣＰＵへ送出するシー
   ケンス制御回路とを具備することを特徴とするチャネル
   装置。