JPH1011387A

JPH1011387A - 情報処理装置

Info

Publication number: JPH1011387A
Application number: JP15856196A
Authority: JP
Inventors: Atsushi Hikono; 厚志彦野; Kiyoshi Sudo; 清須藤; Kenichi Ichiiki; 賢一柞木; Takanori Kato; 貴紀加藤; Kenji Hoshi; 健二星
Original assignee: Fujitsu Ltd; PFU Ltd
Current assignee: Fujitsu Ltd; PFU Ltd
Priority date: 1996-06-19
Filing date: 1996-06-19
Publication date: 1998-01-16

Abstract

(57)【要約】【課題】リトライ機能を有するスプリット方式を採用
したパスを介してＤＭＡ転送を行う情報処理装置に関
し、リトライ回数を低減させ、スループットを向上させ
ることができる情報処理装置を提供することを目的とす
る。【解決手段】マスタ側のＤＭＡバッファの段数を変更
可能としておき、これをスレーブ側の受信バッファの段
数に応じて最適化することによりスレーブ側からのリト
ライ応答回数を低減し、バスの有効利用を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は情報処理装置に係
り、特に、リトライ機能を有するスプリット方式を採用
したバスを介してＤＭＡ転送を行う情報処理装置に関す
る。近年、データ処理装置において、バスの転送能力は
システム全体の処理能力に大きく関与している。そのた
めバスサイクルの高速化や、バス幅の多ビット化と共
に、バスの有効利用をはかるために、スプリット方式が
採用されることが多くなっている。

【０００２】スプリット方式では、リトライ機能を有す
るものが一般的であるが、リトライサイクルによりバス
トランザクションのピーク時のスループットが低下し、
処理効率を低下させていた。そこで、処理効率を向上さ
せるためにはリトライ回数の低減が望まれている。

【０００３】

【従来の技術】情報処理装置において、バスの有効利用
をはかるために、スプリット方式が使われていた。図６
に従来の一例のブロック構成図を示す。

【０００４】従来の情報処理装置１は、データを転送す
るバス２、バス２に接続され、バス２に転送されるパケ
ットを監視するとともに、バス２にパケットを転送する
バスコントローラ３，４、バスコントローラ３，４に接
続されたデータ処理部５，６より構成される。

【０００５】データ処理部５は、ＣＰＵ７及び主記憶装
置８から構成され、データの処理を行う。データ処理部
６は、主記憶装置８に対してデータをＤＭＡ転送可能と
されたＤＭＡＣ（Direct Memory Access Controller ）
９及びデータを処理する処理部１０から構成され、主記
憶装置８の資源を用いてデータ処理を行ったり、処理デ
ータを共通の資源として主記憶装置８に格納する。

【０００６】図７に従来の一例のマスタ側のバスコント
ローラの動作フローチャートを示す。マスタ側のバスコ
ントローラ４ではコマンドを送信バッファ４ａに読み込
むと、バッファ４ａに読み込まれたコマンド（例えば、
ＤＭＡ）をバス２を介してスレーブ側に送信し、スレー
ブ側からの応答を待つ（ステップＳ３−１、Ｓ３−
２）。

【０００７】マスタ側のバスコントローラ４はスレーブ
側のバスコントローラ３から応答があると、スレーブ側
のバスコントローラ３からの応答を解析して、コマンド
を正常に受信したか否かを判定して、受信が正常に行わ
れたときには処理を終了し、受信が行われなかったこと
を示すリトライ応答を検出したときには、ステップＳ３
−２に戻って再度コマンドをスレーブ側のバスコントロ
ーラ３にバス２を介して送出する（ステップＳ３−３、
Ｓ３−４）。以上の動作はリトライ応答が解除されるま
で繰り返し行われる。

【０００８】図８に従来の一例のスレーブ側のバスコン
トローラの動作フローチャートを示す。スレーブ側のバ
スコントローラ３では、マスタ側のバスコントローラ４
からコマンドを受信すると受信バッファ３ａの空きを検
出する（ステップＳ４−１，Ｓ４−２）。

【０００９】スレーブ側のバスコントローラ３は受信バ
ッファ３ａに空きがあれば、受信したコマンドを受信バ
ッファ３ａに格納し、正常受信したことを示す応答を、
また、空きがなければリトライ応答をマスタ側のバスコ
ントローラ４に送信する（ステップＳ４−３〜Ｓ４−
５）。

【００１０】このようにスプリット方式を採用したバス
ではマスタからの要求をスレーブで受信するとマスタは
スレーブからの応答を待たずに一旦バスサイクルを終了
させ、新たなバスサイクルでスレーブからの応答を待
つ。つまり、スプリット方式のバスにおいては、スレー
ブがマスタに対して応答を返す時も、バスマスタとして
バスを獲得し応答を返さなければならない。

【００１１】しかし、マスタからパケツトを受け取った
スレーブは、必すしも全てのパケットを処理できるわけ
ではない。例えぱ、スレーブの物理バッファがすでに他
のアクセスによって、空きがない状況で、さらに新しい
アクセスを受けたとする。スレーブはそのアクセスを通
常通りに処理することはできないので、その処理できな
いパケットを送出してきたマスタに対して、再送信つま
りリトライを要求しており、このとき、スレーブはマス
タのバスサイクルでの応答は出来ないため、新たなバス
サイクルを発生させてリトライ応答していた。

【００１２】また、リトライ応答を受けたマスタは、再
度同じパケットをスレーブに送信する。スプリット方式
のバスにおいて、リトライを要求する応答は、通常のバ
スアクセスよりもアービトレーションの優先順位を高く
設定されている。それはスレーブがある時点でためてお
けるリトライ応答の数に限りがあるためであり、その数
をこえて要求が来る前に必ず応答を返してしまえるよう
なシステムが必要なために、バスアービトレーション
で、リトライ応答に優位性をもたせ、リトライ応答を返
してしまえるようにする。このとき、限界をこえて受信
してしまうと、全く応答が返らない要求が生じてしま
い、エラーが発生していた。

【００１３】

【発明が解決しようとする課題】しかしながら、従来の
情報処理装置ではスプリット方式のバスに多くのバスコ
ントローラが接続された場合、一つのスレーブにアクセ
スが集中したときや、あるいは、受信バッファの少ない
スレーブが接続されたときには、マスタの送出したパケ
ットをスレーブが処理できないことが多くなり、リトラ
イが多発する。リトライが多くなると、リトライサイク
ルによりバスが占有されてしまう時間が多くなる。リト
ライが発生すると、リトライを要求する応答と再度送信
するパケットの２つのバスサイクルがリトライ無しの時
に比べ余分に発生する等の問題点があった。

【００１４】さらに、リトライ応答は通常アクセスより
優先度が高いために、通常アクセスは、バスのアービト
レーションで、なかなかバスを獲得できなくなる。この
通常アクセスには正常応答も含まれる。その結果として
正常応答を返すまでの時間が遅くなり、スレーブのバッ
ファが空き状態になれず、リトライか増加するという悪
循環に陥る等の問題点があった。

【００１５】この様に、リトライが多発するバスのピー
ク時には、理想的な状態でのバスの転送能力よりも著し
くスループットが低下してしまう。本発明は上記の点に
鑑みてなされたもので、リトライ回数を低減させ、スル
ープットを向上させることができる情報処理装置を提供
することを目的とする。

【００１６】

【課題を解決するための手段】本発明の請求項１は、バ
スを介して接続されたデータ処理部の間でパケット単位
でデータの転送を行う情報処理装置において、前記バス
を介して転送されたパケットを保持し、保持したパケッ
トを前記データ処理部に供給する複数の保持手段と、前
記複数の保持手段のうち有効とする保持手段の段数を設
定する段数設定手段とを有することを特徴とする。

【００１７】請求項１によれば、バスを介して転送され
たパケットを保持する複数の保持手段が段数設定手段に
より設定できるため、システム構成に応じて保持手段の
段数を最適に設定でき、従って、必要以上に多くのパケ
ットが送信されることがなくなるので、リトライ応答の
転送を低減でき、バスを有効に活用できる。

【００１８】請求項２は、前記段数設定手段が前記複数
の保持手段の段数を記憶する記憶手段と、前記記憶手段
に設定された設定値に応じて前記複数の保持手段に対応
した複数の選択信号を生成する選択信号生成手段と、前
記選択信号生成手段で生成された複数の選択信号に応じ
て前記保持手段を有効又は無効にする設定手段とを有す
ることを特徴とする。

【００１９】請求項２によれば、記憶手段に有効とする
保持手段の段数を設定するだけで、有効とする保持手段
の段数の設定が行えるため、保持手段の段数の設定を容
易に行える。請求項３は、前記段数設定手段に前記バス
を介して前記記憶手段にアクセスし、前記記憶手段に設
定した値を可変する設定値可変手段を有することを特徴
とする。

【００２０】請求項３によれば、設定値可変手段により
バスを介して記憶手段にアクセスし、記憶手段の設定値
を可変することにより、バスを介して記憶手段にアクセ
スできるため、システムの動作中に他のデータ処理部か
ら記憶手段の設定値の可変を容易に行える。

【００２１】請求項４は、各データ処理部に内蔵される
保持手段の段数を検出する検出手段と、前記検出手段で
検出された保持手段の段数に応じて前記設定値可変手段
を制御し、前記記憶手段の設定値を可変する設定制御手
段とを有することを特徴とする。

【００２２】請求項４によれば、バススレーブに内蔵さ
れる保持手段の段数を検出し、検出された保持手段の段
数に応じて記憶手段の設定値を可変することにより、保
持手段の段数をリトライの発生を最小限にする最適値に
設定できる。

【００２３】

【発明の実施の形態】次に本発明の情報処理装置の一実
施例を図面とともに説明する。図１に本発明の一実施例
のブロック図を示す。本実施例の情報処理装置２１は、
２系統のデータ処理系２２，２３がバス２４を介して接
続された構成とされている。２系統のデータ処理系２
２，２３は、データの転送に、バス２４に対してパケッ
ト単位でデータを伝送させることによりバス２４の使用
効率を向上させた、いわゆる、スプリット方式を採用し
ている。

【００２４】データ処理系２２は、メインの処理系を構
成しており、データを処理するＣＰＵ（Central Proces
sing Unit ；中央演算装置）２５、処理データを記憶す
る主記憶装置２６、バス２４を介してデータを伝送する
バスコントローラ２７より構成される。

【００２５】ＣＰＵ２５は、主記憶装置２６及びバスコ
ントローラ２７と接続され、主記憶装置２６にアクセス
しつつ、データの処理を行う。主記憶装置２６は、ＣＰ
Ｕ２５及びバスコントローラ２７に接続されており、Ｃ
ＰＵ２５からのアクセスのみならず、バス２４を介して
データ処理系２３からのアクセスも可能とされており、
データ処理系２２とデータ処理系２３とで共有された構
成とされている。

【００２６】バスコントローラ２７は、内部に受信バッ
ファ２７ａ及び送信バッファ２７ｂを有し、バス２４上
に伝送されているパケットを受信バッファ２７ａに取り
込み、パケットとして供給されたコマンドを実施すると
ともに、要求されたデータやコマンドなどを送信バッフ
ァ２７ｂに取り込みバス２４に送信する。

【００２７】データ処理系２３は、データを処理するデ
ータ処理部２８、データ処理部２８の要求に基づいてデ
ータ処理系２２の主記憶装置２６に対するＤＭＡ（Dire
ct Memory Access ）を制御するＤＭＡＣ（Direct Acc
ess Memory Controller ）２９、ＤＭＡＣ２９からのア
クセス指示を受信し、パケット単位に分割して、パケッ
ト単位でバス２４に送信するとともに、バス２４からパ
ケット単位でデータを受信し、ＤＭＡＣ２９に送信する
バスコントローラ３０より構成される。

【００２８】データ処理部２８は、ＤＭＡＣ２９と接続
されていて、ＤＭＡＣ２９によりデータ処理系２２の主
記憶装置２７にダイレクトアクセス可能な構成とされて
いる。ＤＭＡＣ２９は、データ処理部２８からの主記憶
装置２６へのダイレクトアクセス要求に応じてバスコン
トローラ３０にダイレクトアクセスを実行するためのコ
マンドを供給し、データ処理部２８の要求に基づいた主
記憶装置２６へのダイレクトアクセス指示を行う。

【００２９】バスコントローラ３０は、ＤＭＡＣ２９か
らのダイレクトアクセスコマンドをパケット単位で内蔵
された送信バッファ３０ａに格納し、バス２４の空き時
間に順次送信する。図２に本発明の一実施例のバスコン
トローラのブロック構成図を示す。

【００３０】バスコントローラ３０は、バス２４に対し
てデータを入出力するインタフェース回路３１、送信パ
ケットのバス２４への送信を制御する送信制御部３２、
バス２４から供給されたパケットを受信する受信制御部
３３より構成される。インタフェース回路３１は、バス
２４と送信制御部３２、受信制御部３３との間に設けら
れ、送信制御部３２内部に予め保持されたパケットをバ
ス２４に送信するとともに、バス２４からパケットを受
信し、受信制御部３３に供給する。

【００３１】送信制御部３２は、図１中の送信バッファ
３０ａに相当し、ＤＭＡ転送コマンドをパケット毎に格
納する複数のＤＭＡバッファ３４−１〜３４−３、各Ｄ
ＭＡバッファ３４−１〜３４−３が使用されているか否
かを示す有効ビット３５−１〜３５−３、各ＤＭＡバッ
ファ３４−１〜３４−３に格納されているシリアルアク
セスＩＤを保持するＩＤレジスタ３６−１〜３６−３、
複数のＤＭＡバッファ３４−１〜３４−３のうち有効と
するＤＭＡバッファの有効段数を決定する有効段数レジ
スタ３７、ＤＭＡバッファ３４−１〜３４−３ヘの書き
込み、クリアを制御するバッファ制御部３８、有効段数
レジスタ３７に設定された設定値に応じてバッファ制御
部３８に供給するバッファ選択信号を制御するセレクト
部３９より構成されている。

【００３２】また、受信制御部３３は、受信したパケッ
トを一時的に保持する受信バッファ３３ａ、及び、受信
バッファ３３ａに保持されたパケットを解析して、有効
段数レジスタ３７の内容を書き替えるコマンドの時にコ
マンドに応じた値に有効段数レジスタ３７の内容を書き
換える受信制御回路３３ｂより構成される。

【００３３】送信制御部３２を構成するＤＭＡバッファ
３４−１〜３４−３は、図１の送信バッファ３０ａに相
当し、ＤＭＡのアドレス、データを記憶するもので、例
えばメモリなどで構成される。有効段数レジスタ３７
は、保持できるパケット数を決定するもので、例えば、
フリップフロップなどよりなり、外部から書き換え可能
な構成とされている。有効段数レジスタ３７は、受信制
御部３３の受信制御回路３３ｂに接続されており、メイ
ンのデータ処理系２２を構成するＣＰＵ２５からのコマ
ンドにより書き換え可能な構成とされている。

【００３４】バッファ有効ビツト３５−１〜３５−３
は、ＤＭＡバッファ３４−１〜３４−３に有効なデータ
が格納されているか否かを示すもので、複数のＤＭＡバ
ッファ３４−１〜３４−３毎に存在し、例えば、フリッ
プフロップなどで構成される。バッファ有効ビット３５
−１〜３５−３は、１ビットの２値データよりなり、例
えば、‘１’であれば、有効であり、‘０’であれば、
無効であることを示す。

【００３５】ＩＤレジスタ３６−１〜３６−３は、ＤＭ
Ａバッファ３４−１〜３４−３に格納されているパケッ
トの認識用のシリアルＩＤを格納するもので、各ＤＭＡ
バッファ毎に存在し、例えば、複数ビット分のフリップ
フロップなどで構成される。バッファ制御部３８は、Ｄ
ＭＡバッファ３４−１〜３４−３、バッファ有効ビット
３５−１〜３５−３、ＩＤレジスタ３６−１〜３６−３
を管理するもので、ＤＭＡバッファ３４−１〜３４−
３、バッファ有効ビット３５−１〜３５−３、ＩＤレジ
スタ３６−１〜３６−３へのコマンド、有効ビットの書
き込み、及び、クリアを行う。

【００３６】また、セレクト部３９は、有効段数レジス
タ３７に設定された有効とするバッファの最大数が供給
され、供給された値に基づいてバッファ制御部３８への
有効ビット３５−１〜３５−３の供給を制御する。セレ
クト部３９は、有効段数レジスタ３７に設定された数値
をデコーディングし、３ビットのセレクト信号を生成す
るデコーダ３９ａ及び一端に有効ビット３５−１〜３５
−３が供給され、他端にセレクト信号が供給され、有効
ビット３５−１〜３５−３とセレクト信号との論理和を
とるＯＲゲート３９ｂ−１〜３９ｂ−３より構成され
る。

【００３７】デコーダ３９ａは有効段数レジスタ３７の
設定値が、例えば、‘１’の場合、３ビットのセレクト
信号として‘０１１’、又は、‘１０１’、又
は、‘１１０’を出力する。ここでは、例えば、
‘０１１’が出力されるものとする。３ビットのセ
レクト信号のうち１ビット目の‘０’はＯＲゲート３９
ｂ−１の一方の入力端に供給され、２ビット目の‘０’
はＯＲゲート３９ｂ−２の一方の入力端に供給され、３
ビット目の‘１’はＯＲゲート３９ｂ−３の一方の入力
端に供給される。

【００３８】ＯＲゲート３９ｂ−１の他方の入力端子に
は有効ビット３５−１が供給される。ＯＲゲート３９ｂ
−１は入力端子に‘０’及び有効ビット３５−１が供給
されるため、出力端子からは有効ビット３５−１が出力
される。従って、ＤＭＡバッファ３４−１は、実行され
ていないＤＭＡが保持されている状態では有効ビット３
５−１が‘１’となり、新たなＤＭＡの可能は禁止さ
れ、保持されたＤＭＡが実行され、有効ビット３５−１
が‘０’にクリアされると、新たなＤＭＡを保持できる
状態で動作する。

【００３９】また、ＯＲゲート３９ｂ−２の他方の入力
端子には有効ビット３５−２が供給される。ＯＲゲート
３９ｂ−２は入力端子に‘１’が供給されるため、出力
端子からは‘１’が出力される。従って、ＤＭＡバッフ
ァ３４−２は、バッファ制御部３８により常に実行され
ていないコマンドが存在すると判断され、新たにＤＭＡ
を格納することはできない状態とされている。

【００４０】さらに、ＯＲゲート３９ｂ−３の他方の入
力端子には有効ビット３５−３が供給される。ＯＲゲー
ト３９ｂ−３は入力端子に‘１’が供給されるため、出
力端子からは‘１’が出力される。したがって、ＤＭＡ
バッファ３４−３は、バッファ制御部３８により常にコ
マンドが存在すると判断される状態とされ、新たにＤＭ
Ａを格納することはできない状態とされる。

【００４１】また、デコーダ３９ａは有効段数レジスタ
３７の設定値が、例えば、‘２’の場合、３ビットのセ
レクト信号として‘００１’、又は、‘０１
０’、又は、‘１００’を出力する。ここでは、例
えば、‘００１’が出力されるものとする。３ビッ
トのセレクト信号のうち１ビット目の‘０’はＯＲゲー
ト３９ｂ−１の一方の入力端に供給され、２ビット目の
‘０’はＯＲゲート３９ｂ−２の一方の入力端に供給さ
れ、３ビット目の‘１’はＯＲゲート３９ｂ−３の一方
の入力端に供給される。

【００４２】ＯＲゲート３９ｂ−１の他方の入力端子に
は有効ビット３５−１が供給される。ＯＲゲート３９ｂ
−１は入力端子に‘０’及び有効ビット３５−１が供給
されるため、出力端子からは有効ビット３５−１が出力
される。従って、ＤＭＡバッファ３４−１は、実行され
ていないＤＭＡが保持されている状態では有効ビット３
５−１が‘１’となり、新たなＤＭＡの可能は禁止さ
れ、保持されたＤＭＡが実行され、有効ビット３５−１
が‘０’にクリアされると、新たなＤＭＡを保持できる
状態で動作する。

【００４３】また、ＯＲゲート３９ｂ−２の他方の入力
端子には有効ビット３５−２が供給される。ＯＲゲート
３９ｂ−２は入力端子には‘０’及び有効ビット３５−
２が供給されるため、出力端子からは有効ビット３５−
２が出力される。従って、ＤＭＡバッファ３４−２は、
実行されていないＤＭＡが保持されている状態では有効
ビット３５−２が‘１’となり、新たなＤＭＡの可能は
禁止され、保持されたＤＭＡが実行され、有効ビット３
５−２が‘０’にクリアされると、新たなＤＭＡを保持
できる状態で動作する。

【００４４】さらに、ＯＲゲート３９ｂ−３の他方の入
力端子には有効ビット３５−３が供給される。ＯＲゲー
ト３９ｂ−３は入力端子に‘１’が供給されるため、出
力端子からは‘１’が出力される。したがって、ＤＭＡ
バッファ３４−３は、バッファ制御部３８により常にコ
マンドが存在すると判断される状態とされ、新たにＤＭ
Ａを格納することはできない状態とされる。

【００４５】また、デコーダ３９ａは有効段数レジスタ
３７の設定値が、例えば、‘３’の場合、３ビットのセ
レクト信号として‘０００’を出力する。３ビット
のセレクト信号のうち１ビット目の‘０’はＯＲゲート
３９ｂ−１の一方の入力端に供給され、２ビット目の
‘０’はＯＲゲート３９ｂ−２の一方の入力端に供給さ
れ、３ビット目の‘０’はＯＲゲート３９ｂ−３の一方
の入力端に供給される。

【００４６】ＯＲゲート３９ｂ−１の他方の入力端子に
は有効ビット３５−１が供給される。ＯＲゲート３９ｂ
−１は入力端子に‘０’及び有効ビット３５−１が供給
されるため、出力端子からは有効ビット３５−１が出力
される。従って、ＤＭＡバッファ３４−１は、実行され
ていないＤＭＡが保持されている状態では有効ビット３
５−１が‘１’となり、新たなＤＭＡの可能は禁止さ
れ、保持されたＤＭＡが実行され、有効ビット３５−１
が‘０’にクリアされると、新たなＤＭＡを保持できる
状態で動作する。

【００４７】また、ＯＲゲート３９ｂ−２の他方の入力
端子には有効ビット３５−２が供給される。ＯＲゲート
３９ｂ−２は入力端子には‘０’及び有効ビット３５−
２が供給されるため、出力端子からは有効ビット３５−
２が出力される。従って、ＤＭＡバッファ３４−２は、
実行されていないＤＭＡが保持されている状態では有効
ビット３５−２が‘１’となり、新たなＤＭＡの可能は
禁止され、保持されたＤＭＡが実行され、有効ビット３
５−２が‘０’にクリアされると、新たなＤＭＡを保持
できる状態で動作する。

【００４８】さらに、ＯＲゲート３９ｂ−３の他方の入
力端子には有効ビット３５−３が供給される。ＯＲゲー
ト３９ｂ−３は入力端子には‘０’及び有効ビット３５
−３が供給されるため、出力端子からは有効ビット３５
−３が出力される。従って、ＤＭＡバッファ３４−３
は、実行されていないＤＭＡが保持されている状態では
有効ビット３５−３が‘１’となり、新たなＤＭＡの可
能は禁止され、保持されたＤＭＡが実行され、有効ビッ
ト３５−３が‘０’にクリアされると、新たなＤＭＡを
保持できる状態で動作する。

【００４９】上記ＯＲゲート３９ｂ−１〜３９ｂ−３の
出力は、バッファ制御部３８に供給される。バッファ制
御部３８はＯＲゲート３９ｂ−１〜３９ｂ−３の出力に
応じてパケットの書き込みを制御する。例えば、バッフ
ァ制御部３８は、ＯＲゲート３９ｂ−１の出力ビットが
‘０’であれば、ＤＭＡバッファ３４−１へのコマンド
の書き込みを許可し、ＯＲゲート３９ｂ−１の出力ビッ
トが‘１’であれば、ＤＭＡバッファ３４−１には未送
信のコマンドが存在すると判断し、ＤＭＡバッファ３４
−１へのコマンドの書き込みを禁止し、また、ＯＲゲー
ト３９ｂ−２の出力ビットが‘０’であれば、ＤＭＡバ
ッファ３４−２へのコマンドの書き込みを許可し、ＯＲ
ゲート３９ｂ−２の出力ビットが‘１’であれば、ＤＭ
Ａバッファ３４−２には未送信のコマンドが存在すると
判断し、ＤＭＡバッファ３４−２へのコマンドの書き込
みを禁止し、さらに、ＯＲゲート３９ｂ−３の出力ビッ
トが‘０’であれば、ＤＭＡバッファ３４−３へのコマ
ンドの書き込みを許可し、ＯＲゲート３９ｂ−３の出力
ビットが‘１’であれば、ＤＭＡバッファ３４−３には
未送信のコマンドが存在すると判断し、ＤＭＡバッファ
３４−３へのコマンドの書き込みを禁止する。

【００５０】バッファ制御部３８は、ＤＭＡバッファ３
４−１〜３４−３に対してＤＭＡコマンド等をパケット
単位で書き込み、ＩＤレジスタ３６−１〜３６−３にデ
ータの供給先のＩＤを書き込み、有効ビット３５−１〜
３５−３にデータが書き込まれたか否かを示すビットを
書き込むライト制御部３８ａ、及び、供給先からの応答
ＩＤ受信後に有効ビット３５−１〜３５−３をクリアす
るクリア制御部３８ｂから構成される。

【００５１】図３に本発明の一実施例のバスコントロー
ラのライト制御部の動作フローチャートを示す。ライト
制御部３８ａは、ＤＭＡＣ２９からのＤＭＡの要求を監
視していて、ＤＭＡＣ２９からＤＭＡの要求があると次
にＯＲゲート３９ｂ−１の出力を参照する（ステップＳ
１−１，Ｓ１−２）。

【００５２】ステップＳ１−２で、ＯＲゲート３９ｂ−
１の出力がＤＭＡバッファ３４−１が空きの状態を示す
‘０’であれば、ＤＭＡバッファ３４−１にデータを格
納できる状態であると判断できるため、ＤＭＡバッファ
３４−１に要求のあったコマンドを書き込むとともに、
有効ビット３５−１にＤＭＡバッファ３４−１に実行さ
れていないコマンドが存在することを示す‘１’を設定
する（ステップＳ１−３）。

【００５３】また、ステップＳ１−２で、ＯＲゲート３
９ｂ−１の出力がＤＭＡバッファ３４−１に実行されて
いないコマンドが存在する状態を示す‘１’が設定され
ていれば、ＤＭＡバッファ３４−１には新たにコマンド
を書き込むことはできないと判断できるため、次に、Ｏ
Ｒゲート３９ｂ−２の出力を参照する（ステップＳ１−
４）。

【００５４】ステップＳ１−４で、ＯＲゲート３９ｂ−
２の出力がＤＭＡバッファ３４−２が空きの状態を示す
‘０’であれば、ＤＭＡバッファ３４−２にデータを格
納できる状態であると判断できるため、ＤＭＡバッファ
３４−２に要求のあったコマンドを書き込むとともに、
有効ビット３５−２にＤＭＡバッファ３４−２に実行さ
れていないコマンドがあることを示す‘１’を設定する
（ステップＳ１−５）。

【００５５】また、ステップＳ１−４で、ＯＲゲート３
９ｂ−２の出力がＤＭＡバッファ３４−２に実行されて
いないコマンドが存在する状態を示す‘１’が設定され
ていれば、ＤＭＡバッファ３４−２には新たにコマンド
を書き込むことはできないと判断できるため、次に、Ｏ
Ｒゲート３９ｂ−３の出力を参照する（ステップＳ１−
６）。

【００５６】ステップＳ１−６で、ＯＲゲート３９ｂ−
３の出力がＤＭＡバッファ３４−３が空きの状態である
無効を示す‘０’であれば、ＤＭＡバッファ３４−３に
データを格納できる状態であると判断できるため、ＤＭ
Ａバッファ３４−３に要求のあったコマンドを書き込む
とともに、有効ビット３５−３にＤＭＡバッファ３４−
３に実行されていないコマンドがあることを示す‘１’
を設定する（ステップＳ１−７）。

【００５７】また、ステップＳ１−６で、ＯＲゲート３
９ｂ−３の出力がＤＭＡバッファ３４−３に実行されて
いないコマンドが存在する状態を示す‘１’が設定され
ていれば、ＤＭＡバッファ３４−３には新たにコマンド
を書き込むことはできないと判断できるため、処理を終
了する。

【００５８】以上により、ＤＭＡバッファ３４−１〜３
４−３に実行しようとするコマンドが格納される。イン
タフェース回路３１は、ＤＭＡバッファ３４−１〜３４
−３にパケット単位で格納されたコマンドをバス２４の
状態に応じてＩＤレジスタ３６−１〜３６−３に格納さ
れたＩＤに対応した転送先に順次転送する。

【００５９】このとき、有効段数レジスタ３７に設定さ
れた有効段数によりデコーダ３９ａから出力される３ビ
ットのセレクト信号で‘０’が設定されていれば、有効
ビット３５−１〜３５−３がライト制御部３８ａに供給
されるため、有効ビット３５−１〜３５−３の設定に応
じた書き込み制御が行われる。しかし、３ビットのセレ
クト信号として‘１’が設定されていれば、デコーダ３
９ａの予め設定された出力ビットには常に‘１’が出力
され、バッファ制御部３８に供給される有効ビットは常
に‘１’とされ、対応するＤＭＡバッファ３４−３には
コマンドを設定する事はできなくなる。このようにし
て、ＤＭＡバッファ３４−１〜３４−３の段数が制御さ
れる。

【００６０】図４に本発明の一実施例のバスコントロー
ラのクリア制御部の動作フローチャートを示す。クリア
制御部３８ｂは常にコマンドに対する応答を監視してお
り、応答があると次に有効ビット３５−１及びＩＤレジ
スタ３６−１を参照し、応答がリトライ応答か否かを判
断する（ステップＳ２−１，Ｓ２−２）。

【００６１】ステップＳ２−２で、対応する応答ＩＤが
返ってきた場合には、コマンドが正常に転送されたと判
断できるため、有効ビット３５−１を無効状態を示す
‘０’に設定し、ＤＭＡバッファ３４−１への新たなコ
マンドの書き込みを許可して、ステップＳ２−１に戻る
（ステップＳ２−３）。

【００６２】また、ステップＳ２−２で、リトライ応答
が返ってきた場合には、次に有効ビット３５−２及びＩ
Ｄレジスタ３６−２を参照し、応答がリトライ応答か否
かを判断する（ステップＳ２−４）。ステップＳ２−４
で、対応する応答ＩＤが返ってきた場合には、コマンド
が正常に転送されたと判断できるため、有効ビット３５
−２を無効状態を示す‘０’に設定しステップＳ２−１
に戻る（ステップＳ２−５）。

【００６３】また、ステップＳ２−４で、リトライ応答
が返ってきた場合には、次に有効ビット３５−３及びＩ
Ｄレジスタ３６−３を参照し、応答がリトライ応答か否
かを判断する（ステップＳ２−６）。ステップＳ２−６
で、対応する応答ＩＤが返ってきた場合には、コマンド
が正常に転送されたと判断できるため、有効ビット３５
−３を無効状態を示す‘０’に設定し、ＤＭＡバッファ
３４−３への新たなコマンドの書き込みを許可して、ス
テップＳ２−１に戻る（ステップＳ２−７）。

【００６４】また、ステップＳ２−６で、リトライ応答
が返ってきた場合には、有効ビット３５−３はそのま
ま、‘１’に保持し、新たなコマンドの書き込みを禁止
した状態で、再度コマンドをスレーブ側に送信する。以
上により、転送されたコマンドが正常であれば、有効ビ
ット３５−１〜３５−３がクリアされ、次のコマンドを
書き込める状態にできる。

【００６５】本実施例によれば、有効段数設定レジスタ
の設定値によりバッファ制御部かＤＭＡバッファヘの書
き込みを制御する。その結果、有効段数設定レジスタに
より、マスタが送出する，最大ＤＭＡパケット数を可変
にできる。よって、システム構成や、スレーブの状況に
よって、有効段数設定レジスタの設定値をかえることに
よりスプリットバスで発生する、リトライサイクルの回
数を減少させることができ、結果的にバスが混み合って
いるピーク時のスループットの向上をはかることができ
る。

【００６６】仮に、具体的にバッファ段数を決めて考え
ると、例えば、バスコントローラ２７が有する受信バッ
ファ２７ａを３つすると、バスコントローラ３０のＤＭ
Ａバッファ３４の有効段数を‘３’にすれば、バッファ
コントローラ３０から送出されるＤＭＡは最大３パケッ
トに制限される。バスコントローラ２７は３つの受信バ
ッファがあるので、バスコントローラ３０からのＤＭＡ
は必ずバッファが空き状態で受信することが出来るため
リトライになることがなくなる。すなわち、マスタ側の
バスコントローラ３０のＤＭＡバッファの段数をスレー
ブ側のバスコントローラ２７の受信バッファ２７ａの段
数以下にすることにより、リトライ応答をなくすことが
できる。

【００６７】また、メインの処理系２２のＣＰＵ２５か
らバス２４を介してコマンドにより有効段数レジスタ３
７の内容を変更できるため、システムの動作中のＤＭＡ
バッファの有効段数の変更も可能となる。また、本実施
例では、スレーブから正常応答を受けると、応答のシリ
アルＩＤとバッファのシリアルＩＤレジスタの値を比較
し、いずれかのバッファのＩＤレジスタと一致してい
て、さらにそのバッファの有効ビットが有効になってい
ると、そのバッファに対する応答が返ってきたとみなし
そのバッファの内容をクリアする（有効ビットを０にす
る）。この時、有効段数設定レジスタの設定がそのバッ
ファを使用しない設定になっていようが、使用する設定
になっていようが、クリア制御部には有効ビットをその
まま表示するためにＤＭＡ送出中に、有効段数設定レジ
スタ２４を書き換えても、正しいバッファのクリアを保
証できる。従って、システムの動作中にＤＭＡバッファ
の有効段数を変更でき、また、このとき、システムの動
作を保証できる。

【００６８】図５に本発明の他の実施例のブロック構成
図を示す。同図中、図１と同一構成部分には同一符号を
付しその説明は省略する。本実施例はバス２４に接続さ
れるデータ処理系をメインの処理系２２に加えてＮ個の
処理系４１−１〜４１−Ｎを接続した構成とされてい
る。本実施例ではメインの処理系２２のシステムの起動
時にＣＰＵ２５がバス２４に接続された処理系４１−１
〜４１−Ｎを検出して、処理系４１−１〜４１−Ｎのバ
スコントローラ３０に内蔵された有効段数レジスタ３７
にアクセスして、処理系２２のバスコントローラ２７に
内蔵された受信バッファ２７ａの段数に応じて処理系４
１−１〜４１−Ｎを構成するバスコントローラ３０のＤ
ＭＡバッファ３４の段数をリトライ回数を最小限にでき
る最適値に設定する。

【００６９】また、ＣＰＵ２５はバス２４を監視してお
り、新たに処理系が接続されると、これを検出する。Ｃ
ＰＵ２５は新たに処理系を検出すると、例えば、バス２
４に接続されたメインの処理系である処理系２２以外の
処理系４１−１〜４１−Ｎのバスコントローラ３０の送
信バッファ（ＤＭＡバッファ）２７ｂの段数の総数が処
理系２２のバスコントローラ２７の受信バッファ２７ａ
の段数以下となるように処理系４１−１〜４１−Ｎのバ
スコントローラ３０の送信バッファ（ＤＭＡバッファ）
の段数を設定し直す。

【００７０】なお、処理系４１−１〜４１−Ｎのバスコ
ントローラ３０の送信バッファ（ＤＭＡバッファ）２７
ｂの段数は、各処理系の処理の重要度などに応じてリト
ライ応答が最小限となる値に設定すればよく、上記のよ
うな設定方法に限られるものではない。

【００７１】本実施例によれば、システム構成や、シス
テムの運用用途等の状況にあわせて、最適なバッファ段
数をレジスタ設定により変更できるため、バスのアクセ
スピーク時に多発するリトライ応答の回数を減少させる
ことが可能になり、スループットの向上を望める。ま
た、ＤＭＡを動作中でも設定の変更が可能であり、シス
テム運用中の変更が可能であるため、その度に最適なバ
ッファ段数を設定出来る。

【００７２】

【発明の効果】上述の如く、本発明の請求項１によれ
ば、バスを介して転送されたパケットを保持する複数の
保持手段が段数設定手段により設定できるため、システ
ム構成に応じて保持手段の段数を最適に設定でき、従っ
て、必要以上に多くのパケットが送信されることがなく
なるので、リトライ応答の転送を低減でき、バスを有効
に活用できる等の特長を有する。

【００７３】請求項２によれば、記憶手段に有効とする
保持手段の段数を設定するだけで、有効とする保持手段
の段数の設定が行えるため、保持手段の段数の設定を容
易に行える等の特長を有する。請求項３によれば、設定
値可変手段によりバスを介して記憶手段にアクセスし、
記憶手段の設定値を可変することにより、バスを介して
記憶手段にアクセスできるため、他のデータ処理部から
記憶手段の設定値の可変を容易に行える等の特長を有す
る。

【００７４】請求項４によれば、バススレーブに内蔵さ
れる保持手段の段数を検出し、検出された保持手段の段
数に応じて記憶手段の設定値を可変することにより、保
持手段の段数をリトライの発生を最小限にする最適値に
設定でき、バスを有効に使用できるため、システムの効
率的に動作させることができる等の特長を有する。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック構成図である。

【図２】本発明の一実施例のバスコントローラのブロッ
ク構成図である。

【図３】本発明の一実施例のライト制御部の動作フロー
チャートである。

【図４】本発明の一実施例のクリア制御部の動作フロー
チャートである。

【図５】本発明の他の実施例のブロック構成図である。

【図６】従来の一例のブロック構成図である。

【図７】従来の一例のバスコントローラのマスタ側の動
作フローチャートである。

【図８】従来の一例のバスコントローラのスレーブ側の
動作フローチャートである。

【符号の説明】

２１情報処理装置２２，２３データ処理系２４バス２５ＣＰＵ２６主記憶装置２７，３０バスコントローラ２７ａ受信バッファ２７ｂ送信バッファ２８データ処理装置２９ＤＭＡＣ３１インタフェース回路３２送信制御部３３受信制御部３４−１〜３４−３ＤＭＡバッファ３５−１〜３５−３有効ビット３６−１〜３６−３ＩＤレジスタ３７有効段数レジスタ３８バッファ制御部３８ａライト制御部３８ｂクリア制御部３９セレクト部３９ａデコーダ３９ｂ−１〜３９ｂ−３ＯＲゲート

フロントページの続き (72)発明者須藤清神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者柞木賢一神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者加藤貴紀神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者星健二神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】バスを介して接続されたデータ処理部の
間でパケット単位でデータの転送を行う情報処理装置に
おいて、前記バスを介して転送されたパケットを保持し、保持し
たパケットを前記データ処理部に供給する複数の保持手
段と、前記複数の保持手段のうち有効とする保持手段の段数を
設定する段数設定手段とを有することを特徴とする情報
処理装置。
【請求項２】前記段数設定手段は、前記複数の保持手
段の段数を記憶する記憶手段と、前記記憶手段に設定された設定値に応じて前記複数の保
持手段に対応した複数の選択信号を生成する選択信号生
成手段と、前記選択信号生成手段で生成された複数の選択信号に応
じて前記保持手段の有効又は無効にする設定手段とを有
することを特徴とする請求項１記載の情報処理装置。
【請求項３】前記記憶手段にアクセスし、前記記憶手
段に設定した値を可変する設定値可変手段を有すること
を特徴とする請求項１又は２記載の情報処理装置。
【請求項４】各データ処理部に接続される保持手段の
段数を検出する検出手段と、前記検出手段で検出された保持手段の段数に応じて前記
設定値可変手段を制御し、前記記憶手段の設定値を可変
する設定制御手段とを有することを特徴とする請求項３
記載の情報処理装置。