JP2002024162A - データ転送装置および方法 - Google Patents

データ転送装置および方法

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JP2002024162A
JP2002024162A JP2000202675A JP2000202675A JP2002024162A JP 2002024162 A JP2002024162 A JP 2002024162A JP 2000202675 A JP2000202675 A JP 2000202675A JP 2000202675 A JP2000202675 A JP 2000202675A JP 2002024162 A JP2002024162 A JP 2002024162A
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    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control

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Abstract

(57)【要約】 【課題】 システムバスとローカルバスの間で高速にデ
ータを転送するデータ転送装置を提供する。 【解決手段】 バスブリッジ１０１がシステムバス１３
２とローカルバス１３７との間に接続され、システムバ
ス１３２上で、ＣＰＵ１３３とＩ／Ｏ機器１３６と主記
憶装置１３５との間で転送されるデータを連想メモリ制
御部１０５を介して連想メモリ１０６に保持し、ローカ
ルバス１３７上のＩ／Ｏ機器１３８からこのデータへの
アクセスが生じた場合、連想メモリ１０６からＩ／Ｏ機
器１３８にデータを転送する。従って、Ｉ／Ｏ機器１３
８から主記憶装置１３５へのデータ転送要求が生じたと
き、このデータが連想メモリ１０６に保持されていれば
システムバス１３２上でバスサイクルが発生しないの
で、高速にデータを転送することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はデータ転送装置およ
び方法に関するものである。特に、ローカルバスからシ
ステムバス上の記憶装置のデータへのアクセス、システ
ムバス上からローカルバス上の記憶装置のデータへのア
クセスにおけるデータ転送を効率化したデータ転送装置
および方法に関する。
【０００２】
【従来の技術】従来、ＣＰＵの接続したシステムバスと
Ｉ／Ｏ機器の接続したローカルバスの間でのデータ転送
は、バスブリッジを介して行い、Ｉ／Ｏ機器からシステ
ムバス上の主記憶装置にあるデータにアクセスする場
合、バスブリッジにリクエストを出し、バスブリッジが
システムバスの使用権を獲得し、システムバス上で主記
憶装置に対してリードサイクルを発生させ、データを取
得後、ローカルバスにデータを転送していた。
【０００３】次に、従来のデータ転送装置について、図
を用いて詳しく説明する。
【０００４】図７は従来のデータ転送装置の概念を示し
た概略構成図である。図７において、１はＣＰＵ、２は
バス調停部、３は主記憶装置、４はＩ／Ｏ機器、５はバ
スブリッジ、６はブリッジ制御部、７はバス調停部、８
はアドレス・データ制御部である。ＣＰＵ１とバス調停
部２と主記憶装置３はシステムバス上に設けられ、Ｉ／
Ｏ機器４はローカルバス上に設けられている。
【０００５】図８は上述した従来のデータ転送装置でバ
スブリッジを介してローカルバス上のＩ／Ｏ機器４が主
記憶装置３からデータを転送する場合のタイミングチャ
ートを示す図である。一例として主記憶装置３内のアド
レス4000からデータを転送する場合を示した。
【０００６】図８において、５１から５６まではシステ
ムバスの状態を示しており、５１はシステムバスの使用
権の状態、５２はバスブリッジ５からバス調停部２への
リクエスト信号線の状態、５３はバス調停部２からバス
ブリッジ５へのアクノリッジ信号線の状態、５４はシス
テムバスのアドレス線の状態、５５はシステムバスのデ
ータ線の状態、５６はシステムバスのリード／ライト線
の状態を示している。５７から６１まではローカルバス
の状態を示しており、５７はＩ／Ｏ機器４からバス調停
部７へのリクエスト信号線の状態、５８はバス調停部７
からＩ／Ｏ機器４へのアクノリッジ信号線の状態、５９
はローカルバスのアドレス線の状態、６０はローカルバ
スのデータ線の状態、６１はローカルバスのリード／ラ
イト線の状態を示している。
【０００７】図８のタイミングチャートにおいて、Ｉ／
Ｏ機器４からデータ転送要求が発生するのに先立って、
７１から７８に示すように、システムバス上でＣＰＵ１
が主記憶装置３内のアドレス4000、4004、4008にデータ
をライトしている動作が行われているものとする。
【０００８】このシステムバス９において主記憶装置３
に対するデータのライト動作が行われている間に、Ｉ／
Ｏ機器４から主記憶装置３内のアドレス4000へのデータ
リード要求が発生した場合の動作を説明する。
【０００９】まず、７９に示すように、リクエスト信号
線がアサートされ、バス調停部７に対してバス使用権が
要求される。次に、８０に示すように、アクノリッジ信
号線がバス調停部７によってアサートされ、次に、８１
に示すように、バス調停部７はバス調停部２に対してリ
クエスト信号線をアサートしてシステムバスの使用権を
要求する。また、８２に示すように、Ｉ／Ｏ機器４によ
ってローカルバスにアドレス4000がドライブされる。
【００１０】ここで、バス調停部２はシステムバスの使
用権を付与するタイミングを調整する。バス調停部２
は、システムバス上で実行されているデータ転送が終了
するまでバス調停部７に対するアクノリッジ信号線をア
サートせず、ＣＰＵ１がデータ転送を終了してから８３
に示すように、アクノリッジ信号線をアサートしてバス
ブリッジ５に対してバスの使用を許可する。次に、８４
に示すようにアドレス・データ制御部８からアドレス40
00がシステムバスにドライブされ、８５に示すように、
主記憶装置４からデータが送られる。次に、８６に示す
ように、このデータがローカルバスにドライブされてＩ
／Ｏ機器４が受け取ることにより、データ転送が終了す
る。
【００１１】
【発明が解決しようとする課題】しかしながら、上記従
来のデータ転送装置では、システムバスが使用中であれ
ば、バス調停部２およびバス調停部７の連携によるバス
調停が行われるため、バスブリッジ５がシステムバスの
使用権を得て、システムバス上の主記憶装置３にアクセ
スし、主記憶装置３からデータをバスブリッジ５に転送
するまでに遅延時間が発生し、データ転送が遅くなると
いう課題がある。
【００１２】本発明は上記課題を解決するため、従来の
ようなバス調停実行によるバス使用権の取得によらず、
ローカルバスからシステムバス上の記憶装置内のデータ
へのアクセスおよびシステムバス上からローカルバス上
の記憶装置内のデータへのアクセスにおけるデータ転送
を効率化したデータ転送装置および方法を提供すること
を目的とする。
【００１３】
【課題を解決するための手段】上記の課題を解決するた
め、本発明の第１のデータ転送装置は、システムバスと
ローカルバスとの間に接続された連想メモリと、前記連
想メモリのデータ入出力を制御するコントローラを備
え、前記コントローラは、前記システムバス上のデバイ
ス間で転送されているアドレスとデータを取り込んで前
記連想メモリに複製記憶し、前記ローカルバスからのデ
ータ転送要求を受け付け、該データ転送要求の示す転送
元アドレスが前記連想メモリに記憶したアドレスに含ま
れている場合は、前記連想メモリから該当するデータを
読み出して前記ローカルバスに転送することを特徴とす
る。
【００１４】上記構成により、システムバス上のデバイ
ス間で転送されているアドレスとデータを取り込んで連
想メモリに複製記憶しておくので、ローカルバスからの
データ転送要求における指定アドレスが当該連想メモリ
内に取り込んだデータに対応するものであれば、システ
ムバスの記憶装置のデータに代えて連想メモリ内のデー
タをローカルバスに転送することができる。つまり、直
接システムバスにアクセスする必要がなく、バス調停に
起因するデータ転送の遅延が発生せず、データ転送の効
率化を図ることができる。
【００１５】また、本発明のデータ転送装置において、
前記コントローラは、前記システムバスにおいて、ある
デバイスから他のデバイスへのデータの書き込みサイク
ルが発生していることを判別すれば、前記デバイス間で
転送されるアドレスとデータを取り込んで前記連想メモ
リに複製記憶することが好ましい。
【００１６】上記構成により、本発明のデータ転送装置
の連想メモリにおいて取り込むべきデータを特定し、取
り込むタイミングをシステムバスにおけるあるデバイス
から他のデバイスへのデータの書き込みサイクルが発生
のタイミングとすることができる。
【００１７】また、本発明のデータ転送装置において、
前記コントローラは、前記システムバス上の少なくとも
一つのデバイスコントローラのデータ出力イネーブル信
号線をモニタし、該データ出力イネーブル信号線がアサ
ートされたときに、前記システムバス上で転送されるア
ドレスとデータを取り込んで前記連想メモリに複製記憶
することが好ましい。
【００１８】上記構成により、本発明のデータ転送装置
の連想メモリにおいて取り込むべきデータを特定し、取
り込むタイミングをシステムバス上の少なくとも一つの
デバイスコントローラのデータ出力イネーブル信号線の
アサートのタイミングとすることができる。
【００１９】また、本発明のデータ転送装置において、
前記コントローラは、前記システムバス上の少なくとも
一つのデバイスコントローラのデータ出力ストローブ信
号線をモニタし、該データ出力ストローブ信号線がアサ
ートされたときに、前記システムバス上で転送されるア
ドレスとデータを取り込んで前記連想メモリに複製記憶
することが好ましい。
【００２０】上記構成により、本発明のデータ転送装置
の連想メモリにおいて取り込むべきデータを特定し、取
り込むタイミングをシステムバス上の少なくとも一つの
デバイスコントローラのデータ出力ストローブ信号線の
アサートのタイミングとすることができる。
【００２１】また、本発明のデータ転送装置において、
前記コントローラは、前記ローカルバスから受け付けた
データ転送要求の示す転送元アドレスが前記連想メモリ
に記憶したアドレスに含まれていない場合は、前記デー
タ転送要求に対して転送処理が完了していないアドレス
を示すデータ有効情報を第２の連想メモリに記憶し、前
記システムバス上のデバイス間で転送されているアドレ
スとデータを取り込み、該取り込んだアドレスが前記デ
ータ有効情報の示すアドレスである場合は、前記ローカ
ルバスに対して前記データ転送要求に対応するデータと
して転送することが好ましい。
【００２２】上記構成により、本発明のデータ転送装置
の連想メモリ内に、ローカルバスから受け付けたデータ
転送要求に相当する転送元アドレスのデータが含まれて
いない場合であっても、すぐにシステムバスへの割り込
みを掛けることなく、第２の連想メモリに取り込み指定
を示すデータ有効情報を保持しておくことができ、バス
使用権確保を待つ間に第１の連想メモリからのデータ転
送が可能となれば、データを転送することができ、デー
タ転送の効率化を図ることができる。
【００２３】次に、本発明の第２のデータ転送装置は、
システムバスとローカルバスとの間に接続された連想メ
モリと、前記連想メモリのデータ入出力を制御するコン
トローラを備え、前記コントローラは、前記ローカルバ
ス上のデバイス間で転送されているアドレスとデータを
取り込んで前記連想メモリに複製記憶し、前記システム
バスからのデータ転送要求を受け付け、該データ転送要
求の示す転送元アドレスが前記連想メモリに記憶したア
ドレスに含まれている場合は、前記連想メモリから該当
するデータを読み出して前記システムバスに転送するこ
とを特徴とする。
【００２４】上記構成により、ローカルバス上のデバイ
ス間で転送されているアドレスとデータを取り込んで連
想メモリに複製記憶しておくので、システムバスからの
データ転送要求における指定アドレスが当該連想メモリ
内に取り込んだデータに対応するものであれば、ローカ
ルバスの記憶装置のデータに代えて連想メモリ内のデー
タをシステムバスに転送することができる。つまり、直
接ローカルバスにアクセスする必要がなく、バス調停に
起因するデータ転送の遅延が発生せず、データ転送の効
率化を図ることができる。
【００２５】また、本発明のデータ転送装置において、
前記コントローラは、前記ローカルバスにおいて、ある
デバイスから他のデバイスへのデータの書き込みサイク
ルが発生していることを判別すれば、前記デバイス間で
転送されるアドレスとデータを取り込んで前記連想メモ
リに複製記憶することが好ましい。
【００２６】上記構成により、本発明のデータ転送装置
の連想メモリにおいて取り込むべきデータを特定し、取
り込むタイミングをローカルバスにおけるあるデバイス
から他のデバイスへのデータの書き込みサイクルが発生
のタイミングとすることができる。
【００２７】また、本発明のデータ転送装置において、
前記コントローラは、前記ローカルバス上の少なくとも
一つのデバイスコントローラのデータ出力イネーブル信
号線をモニタし、該データ出力イネーブル信号線がアサ
ートされたときに、前記ローカルバス上で転送されるア
ドレスとデータを取り込んで前記連想メモリに複製記憶
することが好ましい。
【００２８】上記構成により、本発明のデータ転送装置
の連想メモリにおいて取り込むべきデータを特定し、取
り込むタイミングをローカルバス上の少なくとも一つの
デバイスコントローラのデータ出力イネーブル信号線の
アサートのタイミングとすることができる。
【００２９】また、本発明のデータ転送装置において、
前記コントローラは、前記ローカルバス上の少なくとも
一つのデバイスコントローラのデータ出力ストローブ信
号線をモニタし、該データ出力ストローブ信号線がアサ
ートされたときに、前記ローカルバス上で転送されるア
ドレスとデータを取り込んで前記連想メモリに複製記憶
することが好ましい。
【００３０】上記構成により、本発明のデータ転送装置
の連想メモリにおいて取り込むべきデータを特定し、取
り込むタイミングをローカルバス上の少なくとも一つの
デバイスコントローラのデータ出力ストローブ信号線の
アサートのタイミングとすることができる。
【００３１】また、本発明のデータ転送装置において、
前記コントローラは、前記システムバスから受け付けた
データ転送要求の示す転送元アドレスが前記連想メモリ
に記憶したアドレスに含まれていない場合は、前記デー
タ転送要求に対して転送処理が完了していないアドレス
を示すデータ有効情報を第２の連想メモリに記憶し、前
記ローカルバス上のデバイス間で転送されているアドレ
スとデータを取り込み、該取り込んだアドレスが前記デ
ータ有効情報の示すアドレスである場合は、前記システ
ムバスに対して前記データ転送要求に対応するデータと
して転送することが好ましい。
【００３２】上記構成により、本発明のデータ転送装置
の連想メモリ内に、システムバスから受け付けたデータ
転送要求に相当する転送元アドレスのデータが含まれて
いない場合であっても、すぐにローカルバスへの割り込
みを掛けることなく、第２の連想メモリに取り込み指定
を示すデータ有効情報を保持しておくことができ、バス
使用権確保を待つ間に第１の連想メモリからのデータ転
送が可能となれば、データを転送することができ、デー
タ転送の効率化を図ることができる。
【００３３】次に、本発明の第３のデータ転送装置は、
システムバスとローカルバスとの間に接続された連想メ
モリと、前記連想メモリのデータ入出力を制御するコン
トローラを備え、前記コントローラは、前記システムバ
ス上のデバイス間で転送されているアドレスとデータを
取り込んで前記連想メモリに複製記憶し、前記ローカル
バス上のデバイス間で転送されているアドレスとデータ
を取り込んで前記連想メモリに複製記憶し、前記ローカ
ルバスからのデータ転送要求を受け付け、該データ転送
要求の示す転送元アドレスが前記連想メモリに記憶した
アドレスに含まれている場合は、前記連想メモリから該
当するデータを読み出して前記ローカルバスに転送し、
前記システムバスからのデータ転送要求を受け付け、該
データ転送要求の示す転送元アドレスが前記連想メモリ
に記憶したアドレスに含まれている場合は、前記連想メ
モリから該当するデータを読み出して前記システムバス
に転送することを特徴とする。
【００３４】上記構成により、システムバス上およびロ
ーカルバス上のデバイス間で転送されているアドレスと
データを取り込んで連想メモリに複製記憶しておくの
で、システムバスからのデータ転送要求における指定ア
ドレスまたはローカルバスからのデータ転送要求におけ
る指定アドレスが当該連想メモリ内に取り込んだデータ
に対応するものであれば、システムバスまたはローカル
バスの記憶装置のデータに代えて連想メモリ内のデータ
をシステムバスに転送することができる。つまり、直接
システムバスまたはローカルバスにアクセスする必要が
なく、バス調停に起因するデータ転送の遅延が発生せ
ず、データ転送の効率化を図ることができる。
【００３５】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。
【００３６】（実施形態１）図１は本発明の実施形態１
にかかるデータ転送装置の概略構成図である。
【００３７】まず、図１の各要素の説明を行う。図１に
おいて、１０１はバスブリッジ、１０２はブリッジ制御
部、１０３はバス調停部、１０４はアドレス・データ制
御部である。１０５は連想メモリ制御部、１０６は連想
メモリ、１０７はアドレス比較部である。１０８は第２
の連想メモリである。この実施形態１の例は、第２の連
想メモリ１０８を含んだ構成としている。第２の連想メ
モリの働きは、ローカルバスから受け付けたデータ転送
要求の示す転送元アドレスが連想メモリ１０６に記憶し
たアドレスに含まれていない場合に、データ転送要求に
対して転送処理が完了していないアドレスを示すデータ
有効情報を記憶しておくものであり、未処理のデータ転
送要求を一時的に保持しておく効果を持つ。その後、シ
ステムバス上のデバイス間で転送されているアドレスと
データのバッファリング処理において取り込まれたアド
レスがデータ有効情報の示すアドレスであるか否かを確
認することにより、未処理のデータ転送要求にかかるデ
ータが取りこまれたか否かを確認することができる。デ
ータ有効情報の示すアドレスと一致する場合は取りこん
だデータをローカルバスに対してデータ転送要求に対応
するデータとして転送する処理が可能となる。
【００３８】１０９から１１２は連想メモリ１０６の各
エントリの構成要素であり、１０９はエントリ番号、１
１０はアドレス情報、１１１はデータ情報、１１２は有
効ビットである。また、１１３から１１６は第２の連想
メモリ１０８の構成要素であり、１１３はアドレス情
報、１１４はデータ情報、１１５はアドレス有効ビッ
ト、１１６はデータ有効ビットである。
【００３９】次に、１１７から１２４は連想メモリ１０
６と連想メモリ制御部１０５の間の信号線であり、１１
７はライトエントリセレクト信号線、１１８はライトイ
ネーブル信号線、１１９はライトアドレス情報信号線、
１２０はライトデータ情報信号線、１２１はリードエン
トリセレクト信号線、１２２はリードアドレス情報信号
線、１２３はリードデータ情報信号線、１２４は有効ビ
ット信号線である。
【００４０】１２５はプロトコルチェッカ、１２６およ
び１２７はチップセレクト信号線、１２８は出力イネー
ブル信号線、１２９はデータ・アクノリッジ信号線であ
り、ＣＰＵ１とプロトコルチェッカ１２５の間の信号線
である。１３０はリクエスト信号線、１３１はアクノリ
ッジ信号線、１３２はシステムバス、１３３はＣＰＵ、
１３４はバス調停部、１３５は主記憶装置、１３６はＩ
／Ｏ機器、１３７はローカルバス、１３８はＩ／Ｏ機
器、１３９はリクエスト信号線、１４０はアクノリッジ
信号線である。
【００４１】このうち、バスブリッジ１０１、ＣＰＵ１
３３、主記憶装置１３５、Ｉ／Ｏ機器１３６はシステム
バス１３２上で接続しており、また、バスブリッジ１０
１、Ｉ／Ｏ機器１３８、はローカルバス１３７上で接続
している。
【００４２】バスブリッジ１０１全体の動作は、ＣＰＵ
１３３からローカルバス１３７上のデバイスへのアクセ
スサイクルがシステムバス１３２上で発生した場合、そ
のサイクルをローカルバス１３７上のサイクルに変換す
る。また、Ｉ／Ｏ機器１３８からシステムバス１３２上
の主記憶装置１３５へのアクセスサイクルが発生した場
合、バス調停部１０３からリクエスト信号線１３０を通
じてバス調停部１３４にシステムバス１３２の使用権の
リクエストを出し、アクノリッジ信号線１３１を通じて
アクノレッジを受け取ると、そのサイクルをシステムバ
ス１３２上のサイクルに変換する。
【００４３】ブリッジ制御部１０２、バス調停部１０
３、アドレス・データ制御部１０４、連想メモリ制御部
１０５、連想メモリ１０６、アドレス比較部１０７、第
２の連想メモリ１０８はバスブリッジ１０１の内部に存
在する構成要素である。
【００４４】ブリッジ制御部１０２は、バスブリッジ１
０１全体の動作の制御を行うものである。
【００４５】バス調停部１０３は、バスブリッジ１０１
とＩ／Ｏ機器１３８のローカルバス使用権の調停を行う
ものである。
【００４６】アドレス・データ制御部１０４は、システ
ムバス１３２上のサイクルとローカルバス１３７上のサ
イクルとの変換を相互に行う機能を持つ。また、連想メ
モリ制御部１０５、アドレス比較部１０７、第２の連想
メモリ１０８とも接続し、連想メモリ制御部１０５との
アドレス、データの入出力を制御するものである。
【００４７】連想メモリ制御部１０５は、連想メモリ１
０６へのデータ入出力の制御を行うものであり、連想メ
モリ１０６とライトエントリセレクト信号線１１７、ラ
イトイネーブル信号線１１８、ライトアドレス情報信号
線１１９、ライトデータ情報信号線、リードエントリセ
レクト信号線１２０、リードエントリセレクト信号線１
２１、リードアドレス情報信号線１２２、リードデータ
情報信号線１２３、有効ビット１２４で接続されてい
る。また、第２の連想メモリ１０８とも接続され、デー
タの入出力の制御を行う。また、内部にチップセレクト
信号線１２６、１２７、出力イネーブル信号線１２８お
よびデータ・アクノリッジ信号線１２９と接続されたプ
ロトコルチェッカ１２５をもち、バスサイクルを検知
し、システムバス１３２上のサイクルがリードサイクル
のときは、これらの信号線から連想メモリ１０６もしく
は第２の連想メモリ１０８にデータを転送するタイミン
グであると判別する。
【００４８】チップセレクト信号線１２６は、ＣＰＵ１
３３から主記憶装置１３５へのチップセレクト信号線で
あり、チップセレクト信号線１２７は、ＣＰＵ１３３か
らＩ／Ｏ機器１３６へのチップセレクト信号線である。
【００４９】連想メモリ１０６は４つのエントリからな
り、各エントリはエントリ番号１０９、アドレス情報１
１０、データ情報１１１、有効ビット１１２から成る。
ライトイネーブル信号線１１８がオンのとき、ライトエ
ントリセレクト信号線１１７で指定されたエントリ番号
をもつエントリのアドレス情報１１０、データ情報１１
１を、それぞれライトアドレス情報信号線１１９の値
と、ライトデータ情報信号線１２０の値で上書きすると
同時に、有効ビット１１２をオンにする。また、リード
エントリセレクト信号線１２１で指定されたエントリ番
号をもつエントリのアドレス情報１１０、データ情報１
１１を、それぞれリードアドレス情報信号線１２２と、
リードデータ情報信号線１２３にドライブする。
【００５０】バス調停部１０３とバス調停部１３４はリ
クエスト信号線１３０とアクノリッジ信号線１３１で接
続されている。また、バス調停部１０３はＩ／Ｏ機器１
３８とリクエスト信号線１３９およびアクノリッジ信号
線１４０で接続されている。
【００５１】アドレス比較部１０７はアドレス・データ
制御部１０４および連想メモリ制御部１０５と接続され
ており、双方から受けるアドレスの値が一致するとき、
ブリッジ制御部１０２に通知する。
【００５２】第２の連想メモリ１０８は、連想メモリ制
御部１０５と接続され、ローカルバスからのデータ転送
要求に対して該当するデータが連想メモリ１０６に含ま
れていない場合に連想メモリ制御部１０５から当該デー
タ転送要求にかかるアドレスが書き込まれる。当該アド
レスをアドレス情報１１３に保持し、アドレス有効ビッ
ト１１５をオンにする。また、データが書き込まれる
と、それをデータ情報１１４に保持し、データ有効ビッ
ト１１６をオンにする。このアドレス有効ビット１１
５、データ有効ビット１１６がオンとなることにより未
処理のデータ転送要求が存在していることが示される。
バッファリング処理が進み、データ転送要求にかかるデ
ータが取り込まれる際、第２の連想メモリ１０８から該
当するアドレスおよびデータが読み出されると、連想メ
モリ制御部１０５にアドレス情報１１３の値とデータ情
報１１４の値を転送し、同時にアドレス有効ビット１１
５およびデータ有効ビット１１６をオフにする。
【００５３】ＣＰＵ１３３は内部に持っているバス調停
部１３４がＣＰＵ１３３にシステムバス１３２の使用権
を与えているとき、主記憶装置１３５、Ｉ／Ｏ機器１３
６、Ｉ／Ｏ機器１３８のいずれかにアクセスしてデータ
の入出力を行い、また、これらのデータを用いて演算処
理を行う。
【００５４】なお、この例では、主記憶装置１３５には
アドレス0から6FFFのアドレス空間が割り当てられてい
るとする。
【００５５】また、Ｉ／Ｏ機器１３６はアドレス7000か
ら7FFFのアドレス空間が割り当てられているとする。
【００５６】バス調停部１３４はＣＰＵ１３３とバスブ
リッジ１０１のシステムバス１３２の使用権の調停を行
う。
【００５７】次に、本実施形態１のデータ転送装置の動
作を図を用いて説明する。
【００５８】図２は本実施形態１の動作を表すフロー図
である。図２において、２０１は、システムバスサイク
ル発生判別処理であり、２０２は、データバッファリン
グ処理であり、２０３は、ローカルバスリクエスト発生
判別処理であり、２０４は、バッファデータ転送処理で
ある。
【００５９】システムバスサイクル発生判別処理２０１
は、アドレス・データ制御部１０４において、システム
バス１３２上にサイクルが発生しているかどうかを判別
する処理であり、サイクルが発生しているとき、データ
バッファリング処理２０２に移行し、発生していないと
き、ローカルバスリクエスト発生判別処理２０３に移行
する。つまり、システムバス１３２にバスサイクルが発
生している場合にはシステムバス１３２上で転送されて
いるデータを連想メモリ１０６に取りこむためのデータ
バッファリング処理２０２に移行し、システムバス１３
２にバスサイクルが発生していない場合には、ローカル
バスからのリクエストによるデータ転送処理のためにバ
ス調停が実行されているのか否かを判定する処理に移行
する。
【００６０】データバッファリング処理２０２は、シス
テムバス１３２上のサイクルで転送されているデータを
連想メモリ１０６もしくは第２の連想メモリ１０８にバ
ッファリングする処理であり、この処理を終えると、ロ
ーカルバスリクエスト発生判別処理２０３に移行する。
【００６１】ローカルバスリクエスト発生判別処理２０
３は、バス調停部１０３において、リクエスト信号線１
３９がアサートされているかどうかを判別する処理であ
り、リクエストが発生しているとき、バッファデータ転
送処理２０４に移行し、発生していないとき、システム
バスサイクル発生判別処理２０１に戻って処理を続行す
る。
【００６２】バッファデータ転送処理２０４は、ローカ
ルバス１３７からのデータ転送要求に対して、データを
連想メモリ１０６もしくは第２の連想メモリ１０８にバ
ッファリングされているデータを転送する処理であり、
この処理を終えると、システムバスサイクル発生判別処
理２０１に戻って処理を続行する。
【００６３】次に、上記のデータバッファリング処理２
０２を詳しく示す。図３はデータバッファリング処理２
０２の詳しい動作を表すフロー図である。図３におい
て、３０１は、バスブリッジターゲット判別処理、３０
２は、システムバスターゲット処理、３０３は、アドレ
ス保持処理、３０４は、アドレス有効ビット判別処理、
３０５は、第２の連想メモリアドレス情報判別処理、３
０６は、サイクル判別処理、３０７は、第２の連想メモ
リデータ情報転送処理、３０８は、ターゲット判別処
理、３０９は、第２の連想メモリＯＥ同期データ情報転
送処理、３１０は、第２の連想メモリＤＡＣＫ同期デー
タ情報転送処理、３１１は、第２の連想メモリデータ情
報有効化処理、３１２は、エントリ番号選択処理、３１
３は、アドレス情報転送処理、３１４は、サイクル判別
処理、３１５は、データ情報転送処理、３１６は、ター
ゲット判別処理、３１７は、ＯＥ同期データ情報転送処
理、３１８は、ＤＡＣＫ同期データ情報転送処理であ
る。
【００６４】バスブリッジターゲット判別処理３０１
は、アドレス・データ制御部１０４において、バスブリ
ッジ１０１が現在のシステムバス１３２上のサイクルの
ターゲットであるかどうかを判別する処理であり、ター
ゲットであるとき、システムバスターゲット処理３０２
に移行し、ターゲットでないとき、アドレス保持処理３
０３に移行する。つまり、バスブリッジ１０１が現在の
システムバス１３２上のサイクルのターゲットである場
合とは、システムバスからローカルバス上のリソースに
アクセスが要求されている場合を指し、この場合は、シ
ステムバスターゲット処理３０２に進み、バッファリン
グ処理２０２を一旦終了させることとなる。
【００６５】システムバスターゲット処理３０２は、ア
ドレス・データ制御部１０４において、バスブリッジ１
０１が現在のシステムバス１３２上のサイクルのターゲ
ットとして応答する処理であり、この処理を終えると、
このデータバッファリング処理２０２を終了する。
【００６６】アドレス保持処理３０３は、アドレス・デ
ータ制御部１０４において、システムバスからドライブ
されたアドレス信号線の値を保持する処理であり、この
処理を終えると、アドレス有効ビット判別処理３０４に
移行する。
【００６７】アドレス有効ビット判別処理３０４は、連
想メモリ制御部１０５において、現在未処理であるデー
タ転送要求が存在していることを示すアドレス有効ビッ
ト１１５がオンかオフかを判別する処理である。オンで
あるとき、今回のバッファリング処理において取り込む
データが未処理であるデータ転送要求にかかるものであ
るか否かを確認すべく、第２の連想メモリアドレス情報
判別処理３０５に移行し、オフであるとき、現在未処理
であるデータ転送要求は存在していないので今回のバッ
ファリング処理において取り込むデータを連想メモリ１
０６に格納するためエントリ番号選択処理３１２に移行
する。
【００６８】第２の連想メモリアドレス情報判別処理３
０５は、アドレス比較部１０７において、アドレス保持
処理３０３で保持されたアドレスと、アドレス情報１１
３に保持されたアドレスとが一致するかどうかを判別す
る処理であり、一致するとき、今回のバッファリング処
理において取り込むデータが未処理であるデータ転送要
求にかかるものであるのでサイクル判別処理３０６に移
行し、一致しないとき、今回のバッファリング処理にお
いて取り込むデータが未処理であるデータ転送要求にか
かるものではないので、取り込んだデータを連想メモリ
１０６に格納するためエントリ番号選択処理３１２に移
行する。
【００６９】サイクル判別処理３０６は、アドレス・デ
ータ制御部１０４において、現在のシステムバス１３２
上のサイクルがリードサイクルであるかどうかを判別す
る処理で、リードサイクルであるとき、ターゲット判別
処理３０８に移行し、そうでないとき、第２の連想メモ
リデータ情報転送処理３０７に移行する。つまり、リー
ドサイクルである場合にはシステムバス上のどのリソー
スから当該情報が読み出されるのかを判別する処理に移
行し、リードサイクルでなく書き込みサイクルである場
合には現在データ線にドライブされている情報を取り込
む処理に移行する。
【００７０】第２の連想メモリデータ情報転送処理３０
７は、第２の連想メモリ１０８において、アドレス情報
１１３にアドレスを書き込む処理であり、この処理を終
えると、第２の連想メモリデータ情報有効化処理３１１
に移行する。
【００７１】ターゲット判別処理３０８は、プロトコル
チェッカ１２５において、チップセレクト信号線１２
６、１２７からバスターゲットが主記憶装置１３５であ
るか、Ｉ／Ｏ機器１３６であるかを判別する処理であ
り、主記憶装置１３５であるとき、第２の連想メモリＯ
Ｅ同期データ情報転送処理３０９に移行し、Ｉ／Ｏ機器
１３６であるとき、第２の連想メモリＤＡＣＫ同期デー
タ情報転送処理３１０に移行する。
【００７２】第２の連想メモリＯＥ同期データ情報転送
処理３０９は、連想メモリ制御部１０５およびプロトコ
ルチェッカ１２５において、出力イネーブル信号線１２
８がアサートされたとき、アドレス・データ制御部１０
４からドライブされているデータ線の値を第２の連想メ
モリ１０８のデータ情報１１４に書き込む処理であり、
この処理を終えると、第２の連想メモリデータ情報有効
化処理３１１に移行する。
【００７３】第２の連想メモリＤＡＣＫ同期データ情報
転送処理３１０は、連想メモリ制御部１０５およびプロ
トコルチェッカ１２５において、データ・アクノリッジ
信号線１２９がアサートされたとき、システムバス１３
２のデータ信号線にドライブされているの値をアドレス
・データ制御部１０４を通じて、第２の連想メモリ１０
８のデータ情報１１４に書き込む処理であり、この処理
を終えると、第２の連想メモリデータ情報有効化処理３
１１に移行する。
【００７４】第２の連想メモリデータ情報有効化処理３
１１は、連想メモリ制御部１０５において、第２の連想
メモリ１０８のデータ有効ビット１１６をオンにする処
理であり、この処理を終えると、データバッファリング
処理２０２を終了する。
【００７５】エントリ番号選択処理３１２は、連想メモ
リ制御部１０５において、アドレス保持処理２０４で保
持されたアドレスの値から、エントリを選択する処理で
あり、ここでは、具体的に、アドレスの下位４ビットの
１６進数表現での値が０、８の場合、０を選択し、それ
以外の場合、１を選択し、選択した値をライトエントリ
セレクト信号線１１７にドライブする処理である。この
処理を終えると、アドレス情報転送処理３１３に移行す
る。
【００７６】アドレス情報転送処理３１３は、連想メモ
リ制御部１０５において、ライトアドレス情報信号線１
１９にアドレス保持処理２０４で保持されたアドレスを
ドライブする処理であり、この処理を終えると、サイク
ル判別処理３１４に移行する。
【００７７】サイクル判別処理３１４は、アドレス・デ
ータ制御部１０４において、現在のシステムバス１３２
上のサイクルがリードサイクルであるかどうかを判別す
る処理で、リードサイクルであるとき、ターゲット判別
処理３１６に移行し、そうでないとき、データ情報転送
処理３１５に移行する。つまり、リードサイクルである
場合にはシステムバス上のどのリソースから情報が読み
出されるのかを判別する処理に移行し、リードサイクル
でなく書き込みサイクルである場合には現在データ線に
ドライブされている情報を取り込む処理に移行する。
【００７８】データ情報転送処理３１５は、連想メモリ
制御部１０５において、ライトデータ情報信号線１２０
にデータをドライブし、また、ライトイネーブル信号線
１１８をアサートし、連想メモリ１０６にアドレス情報
とデータ情報を書込む処理であり、この処理終えると、
データバッファリング処理２０２を終了する。
【００７９】ターゲット判別処理３１６は、プロトコル
チェッカ１２５において、チップセレクト信号線１２
６、１２７からバスターゲットが主記憶装置１３５であ
るか、Ｉ／Ｏ機器１３６であるかを判別する処理であ
り、主記憶装置１３５であるとき、ＯＥ同期データ情報
転送処理３１７に移行し、Ｉ／Ｏ機器１３６であると
き、ＤＡＣＫ同期データ情報転送処理３１８に移行す
る。
【００８０】ＯＥ同期データ情報転送処理３１７は、連
想メモリ制御部１０５およびプロトコルチェッカ１２５
において、出力イネーブル信号線１２８がアサートされ
たとき、アドレス・データ制御部１０４からドライブさ
れているデータ線の値をライトデータ情報信号線１２０
にドライブし、ライトイネーブル信号線１１８をオンに
する処理であり、この処理を終えると、データバッファ
リング処理２０２を終了する。
【００８１】ＤＡＣＫ同期データ情報転送処理３１８
は、連想メモリ制御部１０５およびプロトコルチェッカ
１２５において、データ・アクノリッジ信号線１２９が
アサートされたとき、アドレス・データ制御部１０４か
らドライブされているデータ線の値をライトデータ情報
信号線１２０にドライブし、ライトイネーブル信号線１
１８をオンにする処理であり、この処理を終えると、デ
ータバッファリング処理２０２を終了する。
【００８２】以上が図２のデータバッファリング処理２
０２の詳しい動作である。
【００８３】次に、図２のバッファデータ転送処理２０
４を詳しく説明する。図４はバッファデータ転送処理２
０４の詳しい動作を表すフロー図である。
【００８４】図４において、４０１は、ローカルバスア
イドル判別処理であり、４０２は、アクノリッジアサー
ト処理であり、４０３は、サイクル判別処理であり、４
０４は、第２の連想メモリデータ判別処理であり、４０
５は、第２の連想メモリデータ転送処理であり、４０６
は、バッファデータ判別処理であり、４０７は、バッフ
ァデータ転送処理であり、４０８は、アドレス判別処理
であり、４０９は、システムバスリクエスト処理であ
り、４１０は、システムバスアクノリッジ判別処理であ
り、４１１は、システムバスマスタ処理であり、４１２
は、ローカルバスターゲット処理であり、４１３は、第
２の連想メモリアドレス情報有効化処理であり、４１４
は、ローカルバスリトライ応答処理であり、４１５は、
アクノリッジディアサート処理である。
【００８５】ローカルバスアイドル判別処理４０１は、
バス調停部１０３において、ローカルバス１３７がアイ
ドル状態か、もしくはリクエストを受けているローカル
バスマスタに現在アクノリッジを出しているかどうかを
判別する処理であり、ローカルバス１３７がアイドル状
態か、もしくはリクエストを受けているローカルバスマ
スタに現在アクノリッジを出しているとき、アクノリッ
ジアサート処理４０２に移行し、そうでないとき、引き
続きローカルバスアイドル判別処理４０１にとどまる。
【００８６】アクノリッジアサート処理４０２は、バス
調停部１０３において、アクノリッジ信号線１４０をア
サートする処理であり、この処理を終えるとサイクル判
別処理４０３に移行する。
【００８７】サイクル判別処理４０３は、ブリッジ制御
部１０２においてローカルバス１３７のサイクル発生を
監視し、発生したサイクルがリードサイクルであるかど
うかを判別する処理であり、リードサイクルであれば第
２の連想メモリデータ判別処理４０４に移行し、そうで
ないときアドレス判別処理４０８に移行する。つまり、
ローカルバスがリードサイクルにあれば、ローカルバス
上にデータを転送する処理に移行し、リードサイクルで
ない場合はシステムバス１３２上のリソースへの書き込
み要求であるのでバス調停部１３４に対してバス調停の
リクエストをアサートする処理に移行する。
【００８８】第２の連想メモリデータ判別処理４０４
は、連想メモリ制御部１０５において、今回転送するデ
ータが、現在データ転送が未処理であるデータ転送要求
としてエントリされたものであるか否かを調べる処理で
あり、データ有効ビット１１６がオンのときは、アドレ
ス情報１１３の値をアドレス比較部１０７に転送し、ア
ドレス比較部１０７においてローカルバス１３７でドラ
イブされているアドレスと一致するかどうかを判別す
る。一致した場合は、第２の連想メモリデータ転送処理
４０５に移行する。一致しない場合、連想メモリ１０６
中に今回転送するデータが存在するかを確認するため、
バッファデータ判別処理４０６に移行する。また、デー
タ有効ビット１１６がオフの場合は、現在データ転送が
未処理であるデータ転送要求がないので、バッファデー
タ判別処理４０６に移行する。
【００８９】第２の連想メモリデータ転送処理４０５
は、連想メモリ制御部１０５において、データ情報１１
４からデータを読み出し、アドレス・データ制御部１０
４において、そのデータをローカルバス１３７にドライ
ブしてローカルバスのサイクルに応答する処理であり、
この処理を終えるとバッファデータ転送処理２０４を終
了する。
【００９０】バッファデータ判別処理４０６は、連想メ
モリ制御部１０５において、ローカルバス１３７でドラ
イブされているアドレスに該当するエントリ番号の有効
ビット１１２がオンのとき、アドレス情報１１０からア
ドレスをアドレス比較部１０７に転送し、アドレス比較
部１０７において、ローカルバス１３７でドライブされ
ているアドレスと一致するかどうかを判別する処理で、
一致する場合、バッファデータ転送処理４０７に移行
し、一致しない場合、アドレス判別処理４０８に移行す
る。つまり、この場合は連想メモリ１０６内にバッファ
リングされているデータによってはデータ転送要求に応
えることができないため、実際にシステムバス１３２上
のリソースにアクセスする必要があるか否かを確認する
処理に移行する。ローカルバス１３７でドライブされて
いるアドレスに該当するエントリ番号の有効ビット１１
２がオフのとき、アドレス判別処理４０８に移行する。
【００９１】バッファデータ転送処理４０７は、連想メ
モリ制御部１０５において、連想メモリ制御部１０５に
おいて、バッファデータ判別処理４０６で一致したアド
レス情報１１０をもつ連想メモリ１０６内のエントリの
データ情報１１１からデータを読み出し、アドレス・デ
ータ制御部１０４において、そのデータをローカルバス
１３７にドライブしてローカルバスのサイクルに応答す
る処理であり、この処理を終えるとバッファデータ転送
処理２０４を終了する。
【００９２】アドレス判別処理４０８は、アドレス・デ
ータ制御部１０４において、ローカルバス１３７にドラ
イブされたアドレスをデコードし、このアドレスがシス
テムバス１３２上のデバイスに割り当てられたメモリ空
間にあるとき、システムバスリクエスト処理４０９に移
行し、そうでないとき、バッファデータ転送処理２０４
を終了する。
【００９３】システムバスリクエスト処理４０９は、バ
ス調停部１０３において、リクエスト信号線１３０をア
サートする処理であり、この処理を終えるとシステムバ
スアクノリッジ判別処理４１０に移行する。
【００９４】システムバスアクノリッジ判別処理４１０
は、バス調停部１０３において、アクノリッジ信号線１
３１がアサートされたかどうかを判別する処理であり、
アクノリッジ信号１３１がアサートされたとき、システ
ムバスマスタ処理４１１に移行し、そうでないとき、第
２の連想メモリアドレス情報有効化処理４１３に移行す
る。
【００９５】システムバスマスタ処理４１１は、アドレ
ス・データ制御部１０４において、システムバス１３２
にサイクルを発生させ、ローカルバス１３７から受けて
いるデータ転送要求をシステムバス上に起こす処理であ
り、この処理を終えるとローカルバスターゲット処理４
１２に移行する。
【００９６】ローカルバスターゲット処理４１２は、ア
ドレス・データ制御部１０４において、システムバスマ
スタ処理４１１で起こしたデータ転送要求の結果をロー
カルバス１３７にドライブする処理であり、この処理を
終えるとバッファデータ転送処理２０４を終了する。
【００９７】第２の連想メモリアドレス情報有効化処理
４１３は、連想メモリ制御部１０５において、ローカル
バス１３７にドライブされたアドレスをアドレス情報１
１３に転送し、アドレス有効ビット１１５をオンにする
処理であり、この処理を終えると、ローカルバスリトラ
イ応答処理４１４に移行する。
【００９８】ローカルバスリトライ応答処理４１４は、
アドレス・データ制御部１０４において、ローカルバス
１３７に対し、リトライ応答する処理であり、この処理
を終えるとアクノリッジディアサート処理４１５に移行
する。
【００９９】アクノリッジディアサート処理４１５は、
バス調停部１０３において、アクノリッジ信号線１４０
をディアサートする処理であり、この処理を終えるとバ
ッファデータ転送処理２０４を終了する。
【０１００】以上が、図２に示したバッファデータ転送
処理２０４の処理である。
【０１０１】次に、本実施形態１のデータ転送装置の動
作を実際のデータ転送を例に説明する。
【０１０２】図５は本実施形態１のデータを用いた動作
の一例を示すタイミングチャートを示す図である。
【０１０３】図５において、５０１は、リクエスト信号
線１３０の状態であり、５０２は、アクノリッジ信号線
１３１の状態であり、５０３は、システムバス１３２の
アドレス線の状態であり、５０４は、システムバス１３
２のデータ線の状態であり、５０５は、システムバス１
３２のリード／ライト信号線の状態であり、５０６は、
チップセレクト信号線１２６の状態であり、５０７は、
出力イネーブル信号線１２８の状態であり、５０８は、
チップセレクト信号線１２７の状態であり、５０９は、
データ・アクノリッジ信号線１２９の状態であり、５１
０は、ライトエントリセレクト信号線１１７の状態であ
り、５１１は、ライトイネーブル信号線１１８の状態で
あり、５１２は、ライトアドレス情報信号線１１９の状
態であり、５１３は、ライトデータ情報信号線１２０の
状態であり、５１４は、連想メモリ１０６のエントリ０
のアドレス情報１１０の状態であり、５１５は、連想メ
モリ１０６のエントリ０のデータ情報１１１の状態であ
り、５１６は、連想メモリ１０６のエントリ１のアドレ
ス情報１１０の状態であり、５１７は、連想メモリ１０
６のエントリ１のデータ情報１１１の状態であり、５１
８は、アドレス有効ビット１１５の状態であり、５１９
は、アドレス情報１１３の状態であり、５２０は、デー
タ有効ビット１１６の状態であり、５２１は、データ情
報１１４の状態であり、５２２は、リードエントリセレ
クト信号線１２１の状態であり、５２３は、リードアド
レス情報信号線１２２の状態であり、５２４は、リード
データ情報信号線１２３の状態であり、５２５は、リク
エスト信号線１３９の状態であり、５２６は、アクノリ
ッジ信号線１４０の状態であり、５２７は、ローカルバ
ス１３７のリード／ライト信号線の状態であり、５２８
は、ローカルバス１３７のアドレス線の状態であり、５
２９は、ローカルバス１３７のデータ線の状態であり、
５３０は、ローカルバス１３７でのブリッジ１０１の応
答状態である。
【０１０４】まず、システムバスサイクル発生判別処理
２０１で、５５１から５５３に示すように、アドレス40
20にデータdatawを書込むサイクルが発生しているの
で、データバッファリング処理２０２に移行する。
【０１０５】次に、データバッファリング処理２０２で
は、まず、バスブリッジターゲット判別処理３０１が実
行されるが、５５４に示すように、チップセレクト信号
線１２７がアサートされており、バスブリッジ１０１は
このサイクルのターゲットではないので、アドレス保持
処理３０３に移行する。
【０１０６】次に、アドレス保持処理３０３では、アド
レス・データ制御部１０４の内部にアドレス4020を保持
し、アドレス有効ビット判別処理３０４に移行する。
【０１０７】次に、アドレス有効ビット判別処理３０４
では、５５５に示すように、アドレス有効ビット１１５
がオフであるので、エントリ番号選択処理３１２に移行
する。
【０１０８】次に、エントリ番号選択処理３１２では、
アドレス4020からエントリ番号０を選択し、５５６に示
すように、ライトエントリセレクト信号線１１７に０を
ドライブし、アドレス情報転送処理３１３に移行する。
【０１０９】次に、アドレス情報転送処理３１３では、
５５７に示すように、ライトアドレス情報信号線１１９
にアドレス4020をドライブし、サイクル判別処理３１４
に移行する。
【０１１０】次に、サイクル判別処理３１４では、５５
３に示すように、このサイクルがライトサイクルである
ことから、データ情報転送処理３１５に移行する。
【０１１１】次に、データ情報転送処理３１５では、５
５８に示すように、ライトデータ情報信号線１２０にデ
ータdatawをドライブし、また、５５９に示すように、
ライトイネーブル信号線１１８をアサートし、５６０、
５６１に示すように、連想メモリ１０６のエントリ０の
アドレス情報１１０とデータ情報１１１にそれぞれアド
レス4020とデータdatawを書込み、データバッファリン
グ処理２０２を終了する。
【０１１２】次に、ローカルバスリクエスト発生判別処
理２０３では、５６２に示すように、リクエスト信号線
１３９がアサートされていないので、システムバスサイ
クル発生判別処理２０１に戻る。
【０１１３】次に、システムバスサイクル発生判別処理
２０１で、５６３、５６４に示すように、アドレス4000
のデータを読み出すサイクルが発生しているので、デー
タバッファリング処理２０２に移行する。
【０１１４】データバッファリング処理２０２では、バ
スブリッジターゲット判別処理３０１からアドレス情報
転送処理３１３までは、アドレスの値が違うだけで、上
に述べたアドレス4020にデータdatawを書込むサイクル
の場合と同様の処理がなされる。
【０１１５】次に、サイクル判別処理３１４では、５６
４に示すように、このサイクルがリードサイクルである
ことから、ターゲット判別処理３１６に移行する。
【０１１６】次に、ターゲット判別処理３１６では、５
５４に示すように、チップセレクト信号線１２７がアサ
ートされていることから、Ｉ／Ｏ機器１３６がバスター
ゲットであると判別し、ＤＡＣＫ同期データ情報転送処
理３１８に移行する。
【０１１７】次に、ＤＡＣＫ同期データ情報転送処理３
１８では、５６５に示すように、データ・アクノリッジ
信号線１２９がアサートされたとき、５６６に示すよう
に、データdata0をライトデータ情報信号線１２０にド
ライブし、５６７に示すように、ライトイネーブル信号
線１１８をオンにし、５６８、５６９に示すように、連
想メモリ１０６のエントリ０のアドレス情報１１０とデ
ータ情報１１１にそれぞれアドレス4000とデータdata0
を書込み、データバッファリング処理２０２を終了し、
ローカルバスリクエスト発生判別処理２０３に移行す
る。
【０１１８】次に、ローカルバスリクエスト発生判別処
理２０３では、５７０に示すように、リクエスト信号線
１３９がアサートされているので、バッファデータ転送
処理２０４に移行する。
【０１１９】次に、バッファデータ転送処理２０４で
は、まず、ローカルバスアイドル判別処理４０１が実行
されるが、ローカルバス１３７はアイドル状態にあるの
で、アクノリッジアサート処理４０２に移行する。
【０１２０】次に、アクノリッジアサート処理４０２で
は、５７１に示すように、アクノリッジ信号線１４０を
アサートし、サイクル判別処理４０３に移行する。
【０１２１】次に、サイクル判別処理４０３では、５７
２に示すように、ローカルバス１３７で発生したサイク
ルがリードサイクルであるので、第２の連想メモリデー
タ判別処理４０４に移行する。
【０１２２】次に、第２の連想メモリデータ判別処理４
０４では、５７３に示すように、データ有効ビット１１
６がオフなので、バッファデータ判別処理４０６に移行
する。
【０１２３】次に、バッファデータ判別処理４０６で
は、５７４に示すように、ローカルバス１３７でドライ
ブされているアドレス4008に該当するエントリ番号０の
アドレス情報１１０のアドレスが５６８に示すように、
4000であり、4008と一致しないので、アドレス判別処理
４０８に移行する。
【０１２４】次に、アドレス判別処理４０８では、ロー
カルバス１３７にドライブされたアドレス4008をデコー
ドし、このアドレスがシステムバス１３２上のデバイス
に割り当てられたメモリ空間にあるので、システムバス
リクエスト処理４０９に移行する。
【０１２５】次に、システムバスリクエスト処理４０９
では、５７５に示すように、リクエスト信号線１３０を
アサートし、システムバスアクノリッジ判別処理４１０
に移行する。
【０１２６】次に、システムバスアクノリッジ判別処理
４１０では、５７６に示すように、アクノリッジ信号線
１３１がアサートされていないので、第２の連想メモリ
アドレス情報有効化処理４１３に移行する。
【０１２７】次に、第２の連想メモリアドレス情報有効
化処理４１３では、５７７、５７８に示すように、ロー
カルバス１３７にドライブされたアドレス4008をアドレ
ス情報１１３に転送し、アドレス有効ビット１１５をオ
ンにし、ローカルバスリトライ応答処理４１４に移行す
る。
【０１２８】次に、ローカルバスリトライ応答処理４１
４では、５７９に示すように、ローカルバス１３７に対
し、リトライ応答し、アクノリッジディアサート処理４
１４に移行する。
【０１２９】次に、アクノリッジディアサート処理４１
４では、５８０に示すように、アクノリッジ信号線１４
０をディアサートし、バッファデータ転送処理２０４を
終了し、システムバスサイクル発生判別処理２０１に戻
る。
【０１３０】次に、システムバスサイクル発生判別処理
２０１では、５６４、５８１に示すように、システムバ
ス１３２上に、アドレス4008のリードサイクルが発生し
ているので、データバッファリング処理２０２に移行す
る。
【０１３１】次に、データバッファリング処理２０２で
は、まず、バスブリッジターゲット判別処理３０１が実
行されるが、５５４に示すように、チップセレクト信号
線１２７がアサートされており、バスブリッジ１０１は
このサイクルのターゲットではないので、アドレス保持
処理３０３に移行する。
【０１３２】次に、アドレス保持処理３０３では、アド
レス・データ制御部１０４の内部にアドレス4008を保持
し、アドレス有効ビット判別処理３０４に移行する。
【０１３３】次に、アドレス有効ビット判別処理３０４
では、５７８に示すように、アドレス有効ビット１１５
がオンであるので、第２の連想メモリアドレス情報判別
処理３０５に移行する。
【０１３４】次に、第２の連想メモリアドレス情報判別
処理３０５では、アドレス保持処理２０４で保持された
アドレス4008と、５７７に示すように、アドレス情報１
１３に保持されたアドレス4008とが一致するので、サイ
クル判別処理３０６に移行する。
【０１３５】次に、サイクル判別処理３０６では、５６
４に示すように、リードサイクルなので、ターゲット判
別処理３０８に移行する。
【０１３６】次に、ターゲット判別処理３０８では、５
５４に示すように、チップセレクト信号線１２７がアサ
ートされているので、バスターゲットがＩ／Ｏ機器１３
６であると判別し、第２の連想メモリＤＡＣＫ同期デー
タ情報転送処理３１０に移行する。
【０１３７】次に、第２の連想メモリＤＡＣＫ同期デー
タ情報転送処理３１０では、５８２に示すように、デー
タ・アクノリッジ信号線１２９がアサートされたとき、
５８３に示す、データ信号線の値data2が、５８４に示
すように、データ情報１１４に書込まれ、第２の連想メ
モリデータ情報有効化処理３１１に移行する。
【０１３８】次に、第２の連想メモリデータ情報有効化
処理３１１では、５８５に示すように、第２の連想メモ
リ１０８のデータ有効ビット１１６をオンにし、データ
バッファリング処理２０２を終了し、ローカルバスリク
エスト発生判別処理２０３に移行する。
【０１３９】続いて、５８６、５８７に示すように、ア
ドレス400Cとデータdata3がエントリ１に書込まれ、さ
らに、５８８、５８９に示すように、アドレス4010とデ
ータdata4がエントリ０に書込まれた後、ローカルバス
リクエスト発生判別処理２０３で、５９０に示す、リク
エスト信号線１３９のアサートが判別され、バッファデ
ータ転送処理２０４に移行する。
【０１４０】次に、バッファデータ転送処理２０４で
は、まず、ローカルバスアイドル判別処理４０１が実行
されるが、ローカルバス１３７はアイドル状態にあるの
で、アクノリッジアサート処理４０２に移行する。
【０１４１】次に、アクノリッジアサート処理４０２で
は、５９１に示すように、アクノリッジ信号線１４０を
アサートし、サイクル判別処理４０３に移行する。
【０１４２】次に、サイクル判別処理４０３では、５９
２に示すように、ローカルバス１３７で発生したサイク
ルがリードサイクルであるので、第２の連想メモリデー
タ判別処理４０４に移行する。
【０１４３】次に、第２の連想メモリデータ判別処理４
０４では、５８５に示すように、データ有効ビット１１
６がオンなので、５７７に示す、アドレス情報１１３の
値4008と、５９３に示す、ローカルバス１３７でドライ
ブされているアドレス4008が一致するので、第２の連想
メモリデータ転送処理４０５に移行する。
【０１４４】次に、第２の連想メモリデータ転送処理４
０５では、データ情報１１４から、５８４に示すデータ
data2を読み出し、５９４に示すように、ローカルバス
１３７のデータ信号線にドライブしてバッファデータ転
送処理２０４を終了する。
【０１４５】この後、５９５に示すように、ローカルバ
ス１３７上にアドレス400Cへのリードサイクルが発生し
ているとき、バッファデータ判別処理４０６で、５８６
に示す、エントリ番号１のアドレス情報１１０のアドレ
ス400Cとローカルバス１３７でドライブされているアド
レス400Cが一致していると判別され、バッファデータ転
送処理４０７に移行する。
【０１４６】次に、バッファデータ転送処理４０７で
は、エントリ１のデータ情報１１１から、５８７に示す
データdata3を読み出し、５９６に示すように、ローカ
ルバス１３７のデータ信号線にドライブする。
【０１４７】なお、連想メモリ１０６のエントリ数は２
としたが、１であっても、また、３以上であってもよ
い。エントリ数が大きいほど効果は大きいが、ブリッジ
の回路規模が大きくなる。
【０１４８】（実施形態２）上記の実施形態１に示した
データ転送装置および方法では、ローカルバス１３７上
にはバスブリッジ１０１以外にはＩ／Ｏ機器１３８しか
デバイスが存在していない例を説明したが、他にもデバ
イスが存在して、それらのデバイス間でデータ転送が行
われるとき、それをバスブリッジ内の別のバッファに保
持することにより、システムバス１３２からこのデータ
へのアクセスが発生したとき、ローカルバス１３７にア
クセスすることなく、バッファからデータを転送するこ
とができる。また、別のバッファを設けることにより、
ローカルバス１３７上のデバイス間で転送され、保持さ
れたデータが、システムバス１３２上のデバイス間で転
送され、保持されるデータで上書きされることがない。
図６はそのようなローカルバス用の連想メモリ６０３を
含むバスブリッジの概念図である。図１では、システム
バス用の連想メモリ１０６のみが設けられた構成であっ
たが、本実施形態２の図６の構成では、システムバス用
の連想メモリ１０６に加え、ローカルバス用の連想メモ
リ６０４も設けられている。
【０１４９】図６において、６０１は、バスブリッジで
あり、６０２は、ブリッジ制御部であり、６０３は、連
想メモリ制御部であり、６０４は、連想メモリであり、
６０５は、アドレス比較部であり、６０６は、第２の連
想メモリ、６０７は、バス調停部であり、６０８は、Ｄ
ＭＡコントローラであり、６０９は、リクエスト信号線
であり、６１０は、アクノリッジ信号線であり、６１１
は、メモリである。
【０１５０】バスブリッジ６０１は、システムバス１３
２上で転送されるアドレスとデータを連想メモリ１０６
に保持し、また、ローカルバス１３７上で転送されるア
ドレスとデータを連想メモリ６０４に保持し、システム
バス１３２上のサイクルでローカルバス１３７上のアド
レスからのデータ転送要求が発生して、そのデータが連
想メモリ６０４に保持されている場合は、ローカルバス
にサイクルを発生させることなく、連想メモリ６０４に
保持されたデータをシステムバス１３２上に転送する。
【０１５１】ブリッジ制御部６０２は、バスブリッジ６
０１全体の動作の制御を行う。
【０１５２】連想メモリ制御部６０３は、連想メモリ６
０４、第２の連想メモリ６０６と接続し、Ｉ／Ｏ機器１
３８、ＤＭＡコントローラ６０８、メモリ６１１の間で
転送されるアドレスおよびデータを連想メモリ６０４も
しくは第２の連想メモリ６０６に転送する。また、ＣＰ
Ｕ１３３からメモリ６１１へのリードサイクルが発生し
た場合、ドライブされているアドレスが連想メモリ６０
４もしくは第２の連想メモリ６０６に保持されていれ
ば、連想メモリ６０４もしくは第２の連想メモリ６０６
からデータを読み出し、アドレス・データ制御部１０４
に転送する。
【０１５３】第２の連想メモリ６０６は、実施形態１で
説明した第２の連想メモリ１０８と同様のものである。
連想メモリ制御部６０３と接続され、ローカルバスから
のデータ転送要求に対して該当するデータが連想メモリ
６０４に含まれていない場合に連想メモリ制御部６０３
から当該データ転送要求にかかるアドレスが書き込まれ
るものである。
【０１５４】バスブリッジ６０１は、連想メモリ１０６
とは別に連想メモリ６０４を持っているので、例えばＤ
ＭＡコントローラ６０８からメモリ６１１へ書込まれる
データを連想メモリ６０４に保持することにより、ＣＰ
Ｕ１３３からこのデータへのアクセスが発生したとき、
メモリ６１１にアクセスすることなく、連想メモリ６０
４からデータを転送することができる。また、このデー
タが、システムバス１３２上のデバイス間で転送され、
保持されるデータで上書きされることがない。
【０１５５】ローカルバス用の連想メモリ６０４を中心
としたデータ転送処理の詳しい処理動作は、実施形態１
で説明したシステムバス用の連想メモリ１０６を中心と
したデータ転送処理の詳しい処理動作と同様に考えるこ
とができる。
【０１５６】
【発明の効果】以上説明したように、システムバス上に
ドライブされたアドレス情報とデータ情報をバスブリッ
ジ内の連想メモリに保持することにより、このアドレス
へのリードアクセスがローカルバス上のバスマスタから
発生した場合、システムバスの使用権を獲得する必要
や、システムバス上のリードサイクルを発生させる必要
がないので、早急にバスマスタにデータを転送すること
が可能となる。
【０１５７】また、ローカルバス上にドライブされたア
ドレス情報とデータ情報をバスブリッジ内の連想メモリ
に保持することにより、このアドレスへのリードアクセ
スがシステムバス上のバスマスタから発生した場合、ロ
ーカルバスの使用権を獲得する必要や、ローカルバス上
のリードサイクルを発生させる必要がないので、早急に
バスマスタにデータを転送することが可能である。
【図面の簡単な説明】
【図１】 本発明の実施形態１のデータ転送装置の概略
図
【図２】 実施形態１のデータ転送装置の動作を表すフ
ロー図
【図３】 データバッファリング処理の詳しい動作を表
すフロー図
【図４】 バッファデータ転送処理の詳しい動作を表す
フロー図
【図５】 実施形態１のデータを用いた動作の一例を示
すタイミングチャートを示す図
【図６】 実施形態２のローカルバス用のバッファを持
つバスブリッジの概念図
【図７】 従来のデータ転送装置の概念図
【図８】 従来のデータ転送装置の動作のタイミングチ
ャートを示す図
【符号の説明】
１ ＣＰＵ ２ バス調停部 ３ 主記憶装置 ４ Ｉ／Ｏ機器 ５ バスブリッジ ６ ブリッジ制御部 ７ バス調停部 ８ アドレス・データ制御部 ５１ システムバスの使用権の状態 ５２ バスブリッジ５からバス調停部２へのリクエスト
信号線の状態 ５３ バス調停部２からバスブリッジ５へのアクノリッ
ジ信号線の状態 ５４ システムバスのアドレス線の状態 ５５ システムバスのデータ線の状態 ５６ システムバスのリード／ライト線の状態 ５７ Ｉ／Ｏ機器９からバス調停部７へのリクエスト信
号線の状態 ５８ バス調停部７からＩ／Ｏ機器９へのアクノリッジ
信号線の状態 ５９ ローカルバスのアドレス線の状態 ６０ ローカルバスのデータ線の状態 ６１ ローカルバスのリード／ライト線の状態 １０１ バスブリッジ １０２ ブリッジ制御部 １０３ バス調停部 １０４ アドレス・データ制御部 １０５ バッファ制御部 １０６ バッファ １０７ アドレス比較部 １０８ 第２の連想メモリ １０９ エントリ番号 １１０ アドレス情報 １１１ データ情報 １１２ 有効ビット １１３ アドレス情報 １１４ データ情報 １１５ アドレス有効ビット １１６ データ有効ビット １１７ ライトエントリセレクト信号線 １１８ ライトイネーブル信号線 １１９ ライトアドレス情報信号線 １２０ ライトデータ情報信号線 １２１ リードエントリセレクト信号線 １２２ リードアドレス情報信号線 １２３ リードデータ情報信号線 １２４ 有効ビット信号線 １２５ プロトコルチェッカ １２６、１２７ チップセレクト信号線 １２８ 出力イネーブル信号線 １２９ データ・アクノリッジ信号線 １３０ リクエスト信号線 １３１ アクノリッジ信号線 １３２ システムバス １３３ ＣＰＵ １３４ バス調停部 １３５ 主記憶装置 １３６ Ｉ／Ｏ機器 １３７ ローカルバス １３８ Ｉ／Ｏ機器 １３９ リクエスト信号線 １４０ アクノリッジ信号線 ６０１ バスブリッジ ６０２ ブリッジ制御部 ６０３ バッファ制御部 ６０４ バッファ ６０５ アドレス比較部 ６０６ 第２の連想メモリ ６０７ バス調停部 ６０８ ＤＭＡコントローラ ６０９ リクエスト信号線 ６１０ アクノリッジ信号線 ６１１ メモリ

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 システムバスとローカルバスとの間に接
    続された連想メモリと、 前記連想メモリのデータ入出力を制御するコントローラ
    を備え、 前記コントローラは、 前記システムバス上のデバイス間で転送されているアド
    レスとデータを取り込んで前記連想メモリに複製記憶
    し、 前記ローカルバスからのデータ転送要求を受け付け、該
    データ転送要求の示す転送元アドレスが前記連想メモリ
    に記憶したアドレスに含まれている場合は、前記連想メ
    モリから該当するデータを読み出して前記ローカルバス
    に転送することを特徴とするデータ転送装置。
  2. 【請求項２】 前記コントローラは、前記システムバス
    において、あるデバイスから他のデバイスへのデータの
    書き込みサイクルが発生していることを判別すれば、前
    記デバイス間で転送されるアドレスとデータを取り込ん
    で前記連想メモリに複製記憶する請求項１に記載のデー
    タ転送装置。
  3. 【請求項３】 前記コントローラは、前記システムバス
    上の少なくとも一つのデバイスコントローラのデータ出
    力イネーブル信号線をモニタし、該データ出力イネーブ
    ル信号線がアサートされたときに、前記システムバス上
    で転送されるアドレスとデータを取り込んで前記連想メ
    モリに複製記憶する請求項１に記載のデータ転送装置。
  4. 【請求項４】 前記コントローラは、前記システムバス
    上の少なくとも一つのデバイスコントローラのデータ出
    力ストローブ信号線をモニタし、該データ出力ストロー
    ブ信号線がアサートされたときに、前記システムバス上
    で転送されるアドレスとデータを取り込んで前記連想メ
    モリに複製記憶する請求項１に記載のデータ転送装置。
  5. 【請求項５】 前記コントローラは、 前記ローカルバスから受け付けたデータ転送要求の示す
    転送元アドレスが前記連想メモリに記憶したアドレスに
    含まれていない場合は、前記データ転送要求に対して転
    送処理が完了していないアドレスを示すデータ有効情報
    を第２の連想メモリに記憶し、 前記システムバス上のデバイス間で転送されているアド
    レスとデータを取り込み、該取り込んだアドレスが前記
    データ有効情報の示すアドレスである場合は、前記ロー
    カルバスに対して前記データ転送要求に対応するデータ
    として転送する請求項１に記載のデータ転送装置。
  6. 【請求項６】 システムバスとローカルバスとの間に接
    続された連想メモリと、 前記連想メモリのデータ入出力を制御するコントローラ
    を備え、 前記コントローラは、 前記ローカルバス上のデバイス間で転送されているアド
    レスとデータを取り込んで前記連想メモリに複製記憶
    し、 前記システムバスからのデータ転送要求を受け付け、該
    データ転送要求の示す転送元アドレスが前記連想メモリ
    に記憶したアドレスに含まれている場合は、前記連想メ
    モリから該当するデータを読み出して前記システムバス
    に転送することを特徴とするデータ転送装置。
  7. 【請求項７】 前記コントローラは、前記ローカルバス
    において、あるデバイスから他のデバイスへのデータの
    書き込みサイクルが発生していることを判別すれば、前
    記デバイス間で転送されるアドレスとデータを取り込ん
    で前記連想メモリに複製記憶する請求項６に記載のデー
    タ転送装置。
  8. 【請求項８】 前記コントローラは、前記ローカルバス
    上の少なくとも一つのデバイスコントローラのデータ出
    力イネーブル信号線をモニタし、該データ出力イネーブ
    ル信号線がアサートされたときに、前記ローカルバス上
    で転送されるアドレスとデータを取り込んで前記連想メ
    モリに複製記憶する請求項６に記載のデータ転送装置。
  9. 【請求項９】 前記コントローラは、前記ローカルバス
    上の少なくとも一つのデバイスコントローラのデータ出
    力ストローブ信号線をモニタし、該データ出力ストロー
    ブ信号線がアサートされたときに、前記ローカルバス上
    で転送されるアドレスとデータを取り込んで前記連想メ
    モリに複製記憶する請求項６に記載のデータ転送装置。
  10. 【請求項１０】 前記コントローラは、 前記システムバスから受け付けたデータ転送要求の示す
    転送元アドレスが前記連想メモリに記憶したアドレスに
    含まれていない場合は、前記データ転送要求に対して転
    送処理が完了していないアドレスを示すデータ有効情報
    を第２の連想メモリに記憶し、 前記ローカルバス上のデバイス間で転送されているアド
    レスとデータを取り込み、該取り込んだアドレスが前記
    データ有効情報の示すアドレスである場合は、前記シス
    テムバスに対して前記データ転送要求に対応するデータ
    として転送する請求項６に記載のデータ転送装置。
  11. 【請求項１１】 システムバスとローカルバスとの間に
    接続された連想メモリと、 前記連想メモリのデータ入出力を制御するコントローラ
    を備え、 前記コントローラは、 前記システムバス上のデバイス間で転送されているアド
    レスとデータを取り込んで前記連想メモリに複製記憶
    し、 前記ローカルバス上のデバイス間で転送されているアド
    レスとデータを取り込んで前記連想メモリに複製記憶
    し、 前記ローカルバスからのデータ転送要求を受け付け、該
    データ転送要求の示す転送元アドレスが前記連想メモリ
    に記憶したアドレスに含まれている場合は、前記連想メ
    モリから該当するデータを読み出して前記ローカルバス
    に転送し、 前記システムバスからのデータ転送要求を受け付け、該
    データ転送要求の示す転送元アドレスが前記連想メモリ
    に記憶したアドレスに含まれている場合は、前記連想メ
    モリから該当するデータを読み出して前記システムバス
    に転送することを特徴とするデータ転送装置。
  12. 【請求項１２】 システムバスとローカルバスとの間の
    データ入出力を制御する方法であって、 前記システムバス上のデバイス間で転送されているアド
    レスとデータを取り込んで複製記憶するバッファリング
    処理と、 前記ローカルバスからのデータ転送要求を受け付け、該
    データ転送要求の示す転送元アドレスが前記バッファリ
    ング処理において記憶したアドレスに含まれている場合
    は、該当するデータを読み出して前記ローカルバスに転
    送する処理を備えたことを特徴とするデータ転送方法。
  13. 【請求項１３】 システムバスとローカルバスとの間の
    データ入出力を制御する方法であって、 前記ローカルバス上のデバイス間で転送されているアド
    レスとデータを取り込んで複製記憶するバッファリング
    処理と、 前記システムバスからのデータ転送要求を受け付け、該
    データ転送要求の示す転送元アドレスが前記バッファリ
    ング処理において記憶したアドレスに含まれている場合
    は、該当するデータを読み出して前記システムバスに転
    送する処理を備えたことを特徴とするデータ転送方法。
  14. 【請求項１４】 システムバスとローカルバスとの間の
    データ入出力を制御する方法であって、 前記システムバス上のデバイス間で転送されているアド
    レスとデータを取り込んで複製記憶する第１のバッファ
    リング処理と、 前記ローカルバス上のデバイス間で転送されているアド
    レスとデータを取り込んで複製記憶する第２のバッファ
    リング処理と、 前記ローカルバスからのデータ転送要求を受け付け、該
    データ転送要求の示す転送元アドレスが前記第１のバッ
    ファリング処理において記憶したアドレスに含まれてい
    る場合は、該当するデータを読み出して前記ローカルバ
    スに転送する第１のデータ転送処理と、 前記システムバスからのデータ転送要求を受け付け、該
    データ転送要求の示す転送元アドレスが前記第２のバッ
    ファリング処理において記憶したアドレスに含まれてい
    る場合は、該当するデータを読み出して前記システムバ
    スに転送する第２のデータ転送処理を備えたことを特徴
    とするデータ転送方法。
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