JPH04205159A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、アドレス変換機構をもつデータ処理装置及び
その動作及び周辺装置とのインタフェースに関する。

［従来の技術］ Ｉｎｔｅ１社製１８６０”フィクロプロセッサは、周辺
装置とのバス・インタフェースをバス・パイプライン方
式により行なっている。このプロセッサでは、バス・パ
イプラインを行うか否かの制御を周辺デバイスからの制
御信号で行っていた。

これについては、ｒｉ８６０”　６４ビツトマイクロプ
ロセツサ」に記載されている。

［発明が解決しようとする課題］ 上記従来の方式では、データ処理装置に複数の周辺装置
が接続されている場合、周辺装置は自分へのアクセスで
あることを確認するために、他の周辺装置の応答を待っ
てからデータの出力や格納を行う必要があった。このた
め、周辺装置の論理が複雑になる問題があった。

［課題を解決するための手段］ 上記目的を達成するため、本発明ではメモリ・マツピン
グによりバス・パイプラインを行うか否かを制御するこ
とにより、性能に影響しない周辺装置については、バス
・パイプラインを意識することなく論理の簡易化を図る
ことにある。

また、同様にバースト転送を行うか否かの制御について
゛もメモリ・マツピングで行うことにより周辺論理の簡
略化が可能となる。

［作用］ 本発明におけるデータ処理装置は、命令実行部、メモリ
管理部、ハス制御部から構成される。本データ処理装置
のバス・インタフェースは、アドレスなどの制御信号を
出力してサイクルの開始を示すサイクル開始信号と周辺
装置からのデータの受信を示す応答信号により動作する
。データ処理装置の内部状態がバス・アクセス可能な状
態になるとデータ処理装置は、メモリ管理部、または、
メモリ管理テーブル上のハス・パイプラインのフラグを
判断する。このフラグの内容により、パイプライン・ア
クセスが可能ならばサイクル開始信号をアサートして次
のサイクルのアドレスと制御信号を出力する。

このようにバス・パイプラインのフラグを設けることに
より、性能に影響しない周辺装置はバス・パイプライン
を行わずにアクセスすることが可能になる。

バースト転送の制御についても同様である。

［実施例コ 以下、本発明の一実施例を図面を参照して説明する。

第１図は、バス・パイプライン方式のデータ処理装置に
ついて、本発明装置の実現方式の一例を示すものである
。図において、１０は命令実行部、２０はメモリ管理部
、３０はバス制御部、４０はパイプライン段数カウンタ
、５０はＮＡＮＤＡＮＤ論理はＡＮＤ論理を示す。

命令実行部１０は、命令フェッチまたは実行によりバス
・アクセスが必要になると、メモリ管理部２０に対して
論理アドレス１１を出力するとともに、バス制御部３ｏ
に対してバス・アクセス要求１２をアサートする。メモ
リ管理部２０は、論理アドレス１１を物理アドレス２１
に変換するとともにパイプライン・インヒビット・ビッ
ト２２を出力する。このとき、通常のメモリ空間へのア
クセスでは高速なアクセスを実現するためにパイプライ
ン・インヒビット・ビットがクリアされており（論理値
’Ｏ’　）ＮＡＮＤ論理５０が出力するバス・アクセス
許可５１はアサート（論理値１１′）される。これによ
りＡＮＤ論理６０の出力であるバス・アクセス要求６１
がアサートされてバス制御部３０に入力される。これに
よりバス制御部３０はサイクル開始信号３１をアサート
して、メモリ・コントローラなどの周辺装置にサイクル
の開始を示す。このサイクル開始信号３１は、パイプラ
イン段数カウンタにも入力されてカウント値４１がイン
クリメントされる。また、サイクル開始信号３１は命令
実行部１０に送出されてデータ要求１１が実行されたこ
とを示す。これにより命令実行部１０は、欣のアクセス
に対するデータ要求１１を再アサートすることができる
。

パイプライン段数カウンタ４ｏは、バス・アクセスのパ
イプラインの段数をカウントする。このカウンタのカウ
ント値４１は、サイクル開始信号３１によりインクリメ
ントされ周辺装置が出力する応答信号３２によりデクリ
メントされる。

次に、メモリ空間へのアクセスをパイプラインにより開
始した直後に工／○空間へのアクセスが行われる場合を
示す。Ｉ１０１００のアクセスは、性能に殆んど影響を
与えないため、パイプラインによるバス・アクセスを行
う必要がない。このためＩ１０１００はパイプライン・
インヒビット・ビット２２をアサート（論理値′１′）
するようにメモリ管理部２０のデータを設定することが
できる。このときには、バス・アクセス許可５１はすへ
てのバス・アクセスが終了してパイプライン段数のカウ
ント値が′０′になるまでネゲート（論理値’Ｏ’　）
したままでいる。これにより、Ｉ１０１００のアクセス
では、パイプラインによるバス・アクセスを抑止できる
。

以上の説明では、パイプライン・インヒビット・ビット
２２の実現方法については言及していないが、メモリ管
理部２０のアドレス変換の方法に依存する。例えば、セ
グメンテーション・テーブルやページ・テーブルなどに
よる動的アドレス変換では、それぞれの変換テーブルに
パイプライン・インヒビソト・ビット２２を置くことで
実現できる。また、アドレス変換バッファがサポートさ
れている場合は、パイプライン・インヒビット・ビット
２２をアドレス変換バッファにも反映させる必要がある
。

第２図は、データ処理装置内のメモリ管理部がアドレス
変換テーブルにより動的アドレス変換を行う際に、アド
レス変換テーブルにパイプライン禁止ビットおよびバー
スト・イネーブルビットを設けた場合のアドレス変換の
動作を示すものである。図において、アドレス変換テー
ブル７０の個々のエントリは、物理ページ番号７１、パ
イプライン禁止ビット（ＰＩビット）７２、バースト・
イーネブルピット（Ｂビット）７３、有効ビット（Ｖビ
ット）７４から構成される。物理空間８０はメモリ空間
８１とＩ１０空間８２からなり、メモリ空間はプログラ
ム用のページとデータ用のページに分かれる。バス・イ
ンタフェースの一例としてプログラム・ページのデータ
転送のみをバースト転送で行い、Ｉ１０１００データ転
送ではパイプライン転送を禁止するものとする。この場
合、プログラム・ページでは、ＰＩビットを／　ＯＪ、
Ｂビットを′１′とし、データ・ページでは、Ｐエビッ
トを　’Ｏ’　、Ｂビットを　′０′　とする。またＩ
１０ページではＰＩビットを’１’　、Ｂビットをｔ　
Ｏｒ　とすることにより、前述の通り設定をすることが
できる。

第３図は、周辺装置とのインタフェースとじてチップセ
レクト信号をアサートすることで周辺装置の選択を行う
場合の本発明の実現方式の一例を示すものである。図に
おいて、１０は命令実行部、２０はメモリ管理部、３０
はバス制御部、９０はデコーダ、１００，１１０および
１２０はＮＡＮＤ論理を示す。命令実行部１０はハス制
御部３０に対してバス・アクセス要求１２をアサートす
るとともにメモリ管理部２０に対して論理アドレス１１
を出力する。メモリ管理部２０では、アドレス変換テー
ブルなどにより論理ケトレス１１を物理アドレス２１に
変換する。また、メモリ管理部２０、または、メモリ管
理部２０が管理するアドレス変換テーブルには周辺装置
を区別するためのデバイス番号２３と周辺装置のアクセ
ス時間２４をメモリ・マツプごとに定義することができ
るようになっている。デコード部９０はデバイス番号を
デコー１ぐした後でバス制御部が出力するストローブ・
タイミング３３とＡＮＤＬでそれぞれのデバイスに対応
するチップセレクト信号ｃｓｏ、ｃＳ１・・・ＣＳｎを
出力する。バス制御部３０はメモリ管理部２０が出力す
るアクセス時間２４によりパルスの長さを調整してリー
ド・ストローブＲＤ３４またはライト・ストローブＷＲ
４２のいずれかをアサートする。これにより周辺装置は
、アドレス・デコード回路や応答タイミングを生成する
回路が不要となり、論理が単純になる。

［発明の効果］ 本発明によれば、アドレスのマツピングで、バス・パイ
プラインの制御などデータ装置の動作を規定できるため
、工／○コントローラなどの性能に殆んど影響しない周
辺装置については、バス・パイプラインをサポートする
必要が無くなるなど論理の簡略化を図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例であるデータ処理装置のブロ
ック図５第２図は第１図のデータ処理装置内のメモリ管
理部をアドレス変換テーブルを用いて管理する場合のア
ドレス変換の動きを示す説明図、第３図はバス・アクセ
スの際の周辺装置の選択をそれぞれの周辺装置に対応す
るチップ・セレクト信号で行う場合のデータ処理装置の
ブロック回である。 １０・・命令実行部 ２ｏ・・・メモリ管理部 ３０・・バス制御部 ４０・・・パイプライン段数カウンタ ５０．１００，１１０，１２０・・・ＮＡＮＤ論理６０
・・・ＡＮＤ論理 ７０・・アドレス変換テーブル ８０・・・物理空間のマツピング ９０・・・デコード回路 第　ｊ　口 ご０ｊＯ 化５ 第　２Ｌ２１

Claims (1)

1. 【特許請求の範囲】 １、命令を実行する命令部とバスを制御するバス制御部
   と論理アドレスを物理アドレスに変換する機構をもつメ
   モリ管理部から成るデータ処理装置において、 前記メモリ管理部またはアドレス変換のために用いるテ
   ーブルに、前記データ処理装置の動作及び周辺装置を制
   御するための情報を設けたことを特徴とするデータ処理
   装置。 ２、請求項１において、前記メモリ管理部であって、前
   記アドレスを物理アドレスに変換するアドレス変換テー
   ブルと高速なアドレス変換を実現するためのアドレス変
   換バッファによりメモリを管理する前記データ処理装置
   で、前記アドレス変換テーブルと前記アドレス変換バッ
   ファ上に前記データ処理装置の動作および周辺装置を制
   御する情報を格納するビット・フィールドを設けたデー
   タ処理装置。 ３、請求項１において、前記データ処理装置のうち、バ
   ス・サイクルが終了する以前に、次のバス・サイクルを
   開始するパイプライン方式のバス・インタフェースをも
   つデータ処理装置であって、前記メモリ管理部または前
   記アドレス変換テーブルおよび前記アドレス変換バッフ
   ァにパイプラインによるアクセスを行うか否かのフラグ
   を設けたデータ処理装置。 ４、請求項１において、前記データ処理装置のうち、一
   回のバス・サイクルで複数のデータを転送するバースト
   転送方式のバス・インタフェースをもつデータ処理装置
   であって、前記メモリ管理部または前記アドレス変換テ
   ーブルおよび前記アドレス変換バッファにバースト転送
   によるアクセスを行うか否かのフラグを設けたデータ処
   理装置。 ５、請求項１において、前記周辺装置をチップ・セレク
   ト信号により選択し制御するデータ処理装置であって、
   前記メモリ管理部または前記アドレス変換テーブルおよ
   び前記アドレス変換バッファに周辺装置の番号及びアク
   セス時間を格納するビット・フィールドを設け、周辺装
   置の番号をデコードしてチップ・セレクト信号を生成し
   、指定されたアクセス時間の長さに調整されたストロー
   ブ信号を生成するデータ処理装置。