JP2010244553A - 大容量記憶装置を接続するための階層型メモリアーキテクチャ - Google Patents

Abstract

【課題】大容量記憶装置へのインターフェイスにおける追加の改善が必要とされる。
【解決手段】プロセッサとメモリストレージとの間に位置して、一連のメモリ装置を提供するとともに限られたピンカウントでプロセッサコントローラにメモリの深さを取り付けることを可能にするコンセントレータ装置を使用する階層型メモリストレージ。
【選択図】図１

Description

現在のマイクロプロセッサでは、ＣＰＵ及び／又はコアロジックとシステムメモリとの間のデータトランザクションがシステム性能のボトルネックとなる。システムレベルのバスの固有キャパシタンスに起因して、バイナリデータが送信される際にプロセッサの入力／出力インターフェイスにおいてかなりの量の電力が消費されることがある。バス待ち時間を考慮するための電力及びタイミングの同時最適化は、システム性能を改善するために考慮される重要な設計制約である。大容量記憶装置へのインターフェイスにおける追加の改善が必要とされる。

発明と見なされる本主題については、特に本明細書の結論部分に示し、明確に主張している。しかしながら、添付図面と共に以下の詳細な説明を参照することにより、本発明を、その目的、特徴、及び利点とともに機構及び動作方法の両方に関して最も良く理解することができる。

本発明によるメモリストレージにアクセスするために使用できる階層型メモリアーキテクチャを示す無線装置の実施形態である。 本発明による階層型メモリアーキテクチャを可能にするコンセントレータ装置の概略図である。 コンセントレータ装置内のアドレス指定を表すブロック図である。 本発明による２×２相変化メモリ（ＰＣＭ）コンテントアドレサブルメモリ（ＣＡＭ）アレイの概略図である。 図４に示すＰＣＭ ＣＡＭアレイのプログラム例を示す図である。

説明図を簡潔かつ明確にするために、図に示す要素が必ずしも縮尺通りに描かれていないことが理解されよう。例えば、明確にするために要素の一部の寸法を他の要素に対して誇張している場合がある。さらに、適当であると考えられる場合、図中で参照番号を繰り返して、対応する又は類似する要素を示している。

以下の詳細な説明では、本発明の完全な理解を提供するために数多くの具体的な詳細を記載している。しかしながら、当業者であれば、これらの具体的な詳細を伴わずに本発明を実施できることが理解されよう。その他の場合、本発明を曖昧にしないために、周知の方法、手順、構成要素、及び回路については詳細に説明していない。

「結合された」及び「接続された」という用語をこれらの派生語と共に使用することができる。これらの用語は互いに同義語として意図されるものではないことを理解されたい。むしろ、特定の実施形態では、「接続された」は、２つ又は３つの要素が互いに直接物理的又は電気的に接触することを示すために使用することができる。「結合された」は、２又はそれ以上の要素が、互いに直接的に又は（これらの間に他の介在要素を伴って）間接的に物理的又は電気的に接触すること、及び／又は（例えば原因と結果の関係のように）互いに協働又は相互作用することのいずれかを示すために使用することができる。

図１に示す無線アーキテクチャの実施形態は、本発明による階層的配列の形の複数の記憶装置と通信するプロセッサを含むシステム１０を示している。図は無線通信の実施形態を示しているが、本発明は無線環境で通信する電子装置に限定されるものではなく、その他の非無線機器も本発明を使用できることに留意されたい。

この無線の実施形態に示すように、システム１０は、無線機がその他の無線通信装置と通信できるようにするための１又はそれ以上のアンテナ構造を含むことができる。このためシステム１０は、セルラ装置として、又は、例えばＩＥＥＥ ８０２．１１規格に基づいて無線ローカルエリアネットワーク（ＷＬＡＮ）の基礎となる技術を提供するワイヤレスフィデリティ（Ｗｉ−Ｆｉ）、ＩＥＥＥ ８０２．１６−２００５に基づくＷｉＭａｘ及びモバイルＷｉＭａｘ、広帯域符号分割多元接続（ＷＣＤＭＡ）、及びＧｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ（ＧＳＭ）ネットワークなどの、無線ネットワークで動作する装置として動作することができるが、本発明は、これらのネットワーク内のみで動作するように限定されるものではない。システム１０の同じプラットフォーム内に配置される無線サブシステムは、ＲＦ／位置空間内でネットワーク内の他の装置と異なる周波数帯域で通信する能力を提供する。本発明の範囲は、システム１０が使用できる通信プロトコルの種類、数、又は周波数によって限定されるものではないことを理解されたい。

実施形態は、変調／復調に対応するための、アンテナ構造１４のトランシーバ１２への結合を示している。通常は、アナログフロントエンドトランシーバ１２は、スタンドアロン型無線周波数（ＲＦ）ディスクリートアナログ回路又は集積アナログ回路であってもよく、又はトランシーバ１２に１又はそれ以上のプロセッサコア１６及び１８を有するプロセッサ２０を埋め込むことができる。複数のコアにより、処理負荷がコア全体で共有されるとともに、ベースバンド機能及びアプリケーション機能を処理できるようになる。フロントサイドバス（ＦＳＢ）２２は、プロセッサとチップセットコンポーネント及びシステムメモリストレージとの間のインターフェイスを提供する。ＦＳＢは、プロセッサ、メモリ、及びプロセッサとメモリストレージとの間の通信又は情報を提供するために使用できるＩ／Ｏへの多重処理インターフェイスである。ＦＳＢ信号は、受信側による基準レベルを使用して信号が論理０か又は論理１かを判定する差動入力バッファを有するガンニングトランシーバロジック（ＧＴＬ＋）信号送信技術を使用することができるが、本発明の範囲はこの点に限定されるものではない。

１又はそれ以上のコンセントレータ装置３０がＦＳＢ２２に接続され、他のメモリ装置にアクセスするためのチャネルとなる。図示のように、本発明の実施形態は、コンセントレータ装置３０を追加のメモリストレージと縦一列で接続できるようにする。メモリストレージ４０及び／又はメモリストレージ５０をコンセントレータ装置３０の後側に配置することにより、このタンデム接続を示している。この配列では、コンセントレータ装置３０が、ＮＡＮＤ、ＲＡＭ及びその他のメモリストレージ装置をＦＳＢ２２から分離するので、システムレベルバスに関連する固有キャパシタンスが減少する。

実施形態はまた、フロントサイドバスポートをＦＳＢ２２に接続され、バックサイドポートをバス３２に接続された別のコンセントレータ装置３０も示している。このバックサイドポートは、図示のように半二重二方向バスを介して通信するように、或いは全二重二方向バスを介して通信するように構成することができる。バックサイドに取り付けたメモリからコンセントレータ装置に達する上流経路は、コンセントレータ装置からバックサイドに取り付けたメモリに達する下流経路と正確に同じ帯域幅を有する必要はない。メモリストレージ６０で示す複数のメモリストレージ装置をバス３２に接続することができる。

バス３２に接続されたフロントサイドバスポートとバス３４に接続されたバックサイドポートとを有するさらに別のコンセントレータ装置３０を示している。メモリストレージ７０で示すメモリストレージ装置がバス３４に接続される。従って、（単複の）コンセントレータ装置３０を正しく配列することにより、メモリ装置を連ねることが可能になるとともに、限られたピンカウントでプロセッサコントローラにメモリの深さを取り付けることが可能になる。（単複の）コンセントレータ装置３０は、システムの大容量メモリストレージを開放し、主に実際的な物理的制約により制限された記憶容量を有する階層型メモリアーキテクチャを可能にする。

コンセントレータ装置３０と揮発性及び不揮発性メモリとを別々にパッケージできることに留意されたい。或いは、コンセントレータ装置３０を揮発性及び不揮発性メモリ装置とスタッキングプロセスで組み合わせることができる。コンセントレータ装置３０をマルチチップパッケージの形で他のメモリ要素及びコンピュータ装置とともに設置することにより、ボード上の占有面積を減らすことができる。このマルチチップパッケージにプロセッサ２０を含めることもできる。

コンセントレータ装置３０は、異なるストレージメカニズム及び異なるインターフェイスフォーマットを有することができるプロセッサ２０とメモリストレージ装置との間に位置する。コンセントレータ装置は、例えば、ランダムアクセス読み取りを有するＮＯＲ、ページアクセスを提供するＮＡＮＤ、及びＤＤＲを可能にするＲＡＭなどの、異なるメモリフォーマットに対応するためのインターフェイスを提供する。

図２は、前述したように、プロセッサ２０と、バックサイドポートに接続されたその他の種類の揮発性及び不揮発性メモリとの間でデータを運ぶコンセントレータ装置３０のブロック図である。コンセントレータ装置３０は、フロントサイドバスポートを介して情報を取得し、ＦＳＢ２２を使用して高速通信を提供し、直接書き込みのためのサポートを提供し、データをクロックレートの２倍の速さで転送するダブルデータレート（ＤＤＲ）バストランザクションを提供する。ＤＤＲマルチプレクサ２１０がフロントサイドバスポート２０６に接続され、ＦＳＢ２２と、例えばＰＣＭ、ＭＲＡＭ、ＦＲＡＭ、ＳＲＡＭ、及び疑似ＳＲＡＭを含むことができる混合メモリタイプとの間のインターフェイスを提供する。

メモリ動作を制御するために、コンセントレータ装置３０は、コマンドセットを解釈してメモリコマンドを出す、ページバッファ、コマンドキュー、及びステータスブロック２１２を含む。内部コントローラが動作タイミングを処理して、例えば書き込みコマンド、読み取りコマンド、及びフラッシュコマンドなどのメモリコマンドの正しい実行を検証する。また、このアーキテクチャでは、「ステータス読み取り」、「コピー」、「移動」、又は「エラー修正」などの多くのコマンドをサポートすることができる。コントローラは、ステータスに関する情報を伝達するとともにメモリ動作中に発生する可能性があるあらゆるエラーに関して報告を行うレジスタビットを含むステータスレジスタを供給する。ステータスレジスタ出力を読み取って、コマンド動作中に進行状況をモニタし、又はメモリ動作の結果を報告することができる。

ページバッファは、メモリセルブロック内にグループとしてプログラムされる予定のいくつかのワードを保持し、メモリセルブロックから読み取られた大量のデータもバッファする。ページバッファは、プログラムされる予定のワードで満たされてからプログラムコマンドを出し、その後このプログラムコマンドによりデータがページバッファからメモリアレイ内のメモリセルへ転送される。このようにして１ページがプログラムされ、プログラム及び検証プロセスの完了後に次のページのプログラム及び検証プロセスを実行することができる。読み取りコマンドは、メモリセルからページバッファへのデータの読み取りを実行し、その後これが外部に転送される。ホストインターフェイス全体にデータを全て転送する前にプログラミングを開始できることに留意されたい。データは、プログラミングが開始するためのターゲットに十分な量の情報が転送されるまで、あるレベルのバッファリングを行いながら階層内を下向きに伝播することができる。

フラッシュピン２０８が、ＰＣＭ、すなわち第１のメモリアレイ２２０及び第２のメモリアレイ２３０に対してＲＡＭ２６０のコンテンツのダンピングを開始する。また、関連するアドレスを含むフラッシュコマンドが、（ブロック２１４で示す）ＰＣＭストレージにＲＡＭコンテンツをダンプする。フラッシュ機能は、不揮発性メモリにＲＡＭコンテンツを「チェックポイント」するために、及びＲＡＭのコンテンツが不揮発性ストレージに自立的にコピーされるパワーロスのシナリオ中に使用するために有用である。いくつかの実施形態では、コンセントレータ装置３０が、ＲＡＭ又はＤＲＡＭのコンテンツを装置３０の階層内の不揮発性メモリにコピーするための、フロントサイドバス２２のバスマスターとして機能することにより、システムのその他の構成要素がパワーダウンできるようにすることができる。

コンセントレータ装置３０のデフォルト動作を設定するために、コンフィギュレーションレジスタ２１６が使用される。コマンドインターフェイスを使用して、コンフィギュレーションレジスタを更新し、コンセントレータ装置３０の挙動を変更することができる。コンフィギュレーションレジスタ２１６は、メモリが実行するバスアクセスの種類を構成し、代替の動作モードを提供するために使用される。

第１のメモリアレイ２２０及び第２のメモリアレイ２３０によって示す多重バンクアーキテクチャは、メモリアレイ内のコード及びデータスペースを分割するための柔軟性を提供する。デュアルオペレーションにより、一方のバンクからコードを実行すると同時に、他方のバンクではこれをプログラム又は消去できるようになる。一方のバンク内でプログラム又は消去を行いながら、他方のバンク内で読み取り動作が可能となる。１つの実施形態では、第１及び第２のメモリアレイが相変化メモリ（ＰＣＭ）アレイであり、これは、相変化ランダムアクセスメモリ（ＰＲＡＭ又はＰＣＲＡＭ）、オボニックユニファイドメモリ（ＯＵＭ）、又はカルコゲニドランダムアクセスメモリ（Ｃ−ＲＡＭ）とも呼ばれる。ＰＣＭセルのアレイは、周期表のＶＩ族元素の合金、カルコゲニド又はカルコゲニック材料と呼ばれるＴｅ又はＳｅなどの元素を含む。

相変化メモリ内でカルコゲニドを有利に使用してデータ保持を提供し、たとえ不揮発性メモリから電力が除去された後でも安定性を保つことができる。例えば、相変化材料をＧｅ₂Ｓｂ₂Ｔｅ₅の形で利用すると、２又はそれ以上の相がメモリストレージに有用な特異な電気特性を有することが示される。カルコゲニック材料を、アモルファスと結晶状態との中間にある異なる状態間で電気的に切り換えることにより、複数レベルのストレージ能力を生じるようになる。

別の実施形態では、第１及び第２のメモリアレイ２２０及び２３０を磁気ランダムアクセスメモリ（ＭＲＡＭ）セルとすることができ、この場合磁気ストレージ要素が、行列線の交点に位置するとともに磁気トンネル接合（ＭＴＪ）素子（図示せず）により選択された２つの強磁性プレート（図示せず）から形成される。行線に対して１つの方向に付与される電流により、ＭＲＡＭセル上で作用する磁界がこのＭＲＡＭセルを２進状態の方にバイアスさせるようになる。磁気トンネル効果により、メモリセルの電気抵抗が２つのプレート内の磁界の方向に基づいて変化する。

さらに別の実施形態では、第１及び第２のメモリアレイ２２０及び２３０を、強誘電体ランダムアクセスメモリ（ＦＲＡＭ）セルとすることができる。トランジスタキャパシタセル（図示せず）が強誘電材料を含み、双安定原子がシフトされて２つの安定偏光状態を形成する。印加された偏極電圧を介して強誘電材料の双極子を正又は負に配向することにより、メモリセルデータに書き込みを行うことができる。電界が除去された後であっても、読み取り制御回路が、適所に残る安定電気分極の方向を感知する。

コンテントアドレサブルメモリ（ＣＡＭ）、アドレス再配置、圧縮、及びキャッシュ最適化２４０で示すブロックは複数の機能を提供する。（単複の）ＣＡＭアレイを利用して、第１のメモリアレイ２２０及び／又は第２のメモリアレイ２３０又はバックサイドバスに取り付けられたメモリの欠陥のある行又は列のアドレスを記憶することができる。本発明の１つの実施形態では、バックサイドバスに取り付けられて不良ブロック周辺をマッピングするＮＡＮＤメモリのためにＣＡＭが使用される。ＣＡＭはリマッピング情報へのアクセスを数十ナノ秒で提供するが、例えばこれに対して、このマッピング情報をメモリを通じて検索して発見するのに必要とされるであろう時間は数百ナノ秒又は数マイクロ秒にもなる。ＰＣＭ内でＮＡＮＤコンテンツがキャッシュされている場合にもＣＡＭが使用される。この場合、ＣＡＭを使用して、現在ＰＣＭ内にターゲットコンテンツが記憶されているかどうか、及び記憶されている場合にはこれらが記憶されている（単複の）アドレス場所を素早く突き止めることができる。

図３は、コンセントレータ装置内のアドレス指定を示すブロックである。コンセントレータ装置３０が、フロントサイドバスポート２０６を介して、取り付けられたメモリ装置にアクセスするために階層内の様々な場所において使用できるアドレス情報を受け取る。このＮＡＮＤアドレス情報が階層ツリーを通過するときに、これをリマッピングしてもよいし、或いはしなくてもよい。ＮＡＮＤポートのアドレス指定では、個々のコンセントレータ装置３０が、バックサイドポートに取り付けられたメモリ装置の種類を、発見プロセスを介して認識している。内部ルックアップテーブルが、「長い」アドレスを「短い」アドレスに関連付ける。長いアドレスは、例えば「０」が左のポートを表し「１」が右のポートを表すことができるような、ターゲットポートへの完全なロードマップを含む。短いアドレスは装置間通信に使用することができ、低いツリーのための有効ポートの逐次的なリストを含むことができる。

ＰＣＭアドレスのマッピングでは、個々のコンセントレータ装置が、そのバックサイドポートに取り付けられたメモリの種類を、発見プロセスを介して認識している。個々のコンセントレータ装置３０は、「長い」アドレスを「短い」アドレスに関連付けるためのルックアップテーブルを含む。この場合も、ロードマップは、左のポートを表すための「０」と右のポートを表すための「１」とを有することができる。短いアドレスは装置間通信に使用することができ、低いツリーのための有効ポートの逐次的なリストを含むことができる。

図４は、説明を簡潔にするとともに図を簡単にするために２×２アレイとして示すＰＣＭ ＣＡＭの一部を示している。それぞれのＣＡＭセル３００、３１０、３２０、及び３３０は、１ビットに匹敵する２つのＰＣＭ記憶場所を含む。図は、いくつかのビットを無視できる能力を有することにより「無関心」状態を有効に提供する３進ＣＡＭを示している。個々のセル内の２つのＰＣＭメモリ要素を「オン」又は「オフ」にプログラムすることができる。ＣＡＭは、全ての入力パターンのビットをメモリアレイに記憶された整合値と比較する。セルの状態に対する入力値Ｉ₀及びＩ₁の状態に応じて、「ＭＵＴＣＨ」線が、プルダウンされるか又はプルダウンされずに内部メモリセルの状態を表す静的出力を提供するかのいずれかとなる。ＭＵＴＣＨ線の頂部における比較回路（図示せず）が、入力が全てコンテンツとマッチするかどうかを示す。ＣＡＭアレイの終端にフラグビットを追加して、１ビットエラー、及び修復に使用できる使用されない要素も示すことができることに留意されたい。

図５は、プログラムされアレイ内に記憶されたデータを有する図４と同じＰＣＭ ＣＡＭの部分を示している。この例では、ＣＡＭセル３００は、「１」を記憶するようにプログラムされた記憶場所３０２と、「０」を記憶するようにプログラムされた記憶場所３０４とを含む。記憶場所３０２に接続されたＣＡＭセル３００内のセレクタ装置が検索データＩ₀を受け取るのに対し、記憶場所３０４に接続されたセレクタ装置は検索データＩ₀の補足量を受け取る。ＣＡＭセル３１０は、「０」を記憶するようにプログラムされた記憶場所３１２と、「１」を記憶するようにプログラムされた記憶場所３１４とを含む。記憶場所３１２に接続されたＣＡＭセル３１０内のセレクタ装置がＩ₀で示す検索データを受け取るのに対し、記憶場所３１４に接続されたセレクタ装置は検索データＩ₀の補足量を受け取る。

さらにこの例に基づいて、ＣＡＭセル３２０は、「０」を記憶するようにプログラムされた記憶場所３２２と、「１」を記憶するようにプログラムされた記憶場所３２４とを含む。記憶場所３２２に接続されたＣＡＭセル３２０内のセレクタ装置が検索データＩ₁を受け取るのに対し、記憶場所３２４に接続されたセレクタ装置は検索データＩ₁の補足量を受け取る。ＣＡＭセル３３０は、「０」を記憶するようにプログラムされた記憶場所３３２と、「１」を記憶するようにプログラムされた記憶場所３３４とを含む。記憶場所３３２に接続されたＣＡＭセル３３０内のセレクタ装置がＩ₁で示す検索データを受け取るのに対し、記憶場所３３４に接続されたセレクタ装置は検索データＩ₁の補足量を受け取る。

動作中、ＭＵＴＣＨ出力は、１つの入力の状態と、ＣＡＭアレイ内の１つのＣＡＭセル内の２つのストレージ要素の状態との関数である。一例として、ブロック３００は、ＭＵＴＣＨ０で示す１つの出力と共に、入力Ｉ₀及び補足されたＩ₀入力を示している。メモリセル３００は、２つのＰＣＭメモリ要素、すなわち「要素３０２」及び「要素３０４」として示すメモリ要素を有しており、これらを「オン」又は「オフ」のいずれかにプログラムすることができる。以下の表は、Ｉ₀の状態及びプログラムされた値に基づくＭＵＴＣＨ０出力の機能を説明するものである。

図２及びコンテントアドレサブルメモリ（ＣＡＭ）、アドレス再配置、圧縮、及びキャッシュ最適化２４０で示すブロックに戻ると、このメモリベースの記憶システムを管理する上でデータ圧縮機能を有効に使用することができる。書き込み帯域幅及び記憶容量を拡張するために、様々な基準及びフォーマットに適用できる様々なデータ圧縮アルゴリズムがサポートされる。リマップ機能により、プログラム制御に起動コードを使用できるようになり、その後リマッピングにより新しい設定を行い、この結果メモリレイアウト全体を変更できるようになる。

マイクロコントローラ（ｕＣ）２５０は、他の処理機能の中でも特に、カウンタ／タイマ、割り込み構造、汎用入力／出力（ＧＰＩＯ）３００などの構成可能なＩ／Ｏポート、選択可能な電力削減モードを統合する。一例として、ｕＣ２５０は、プログラムメモリの場所のコンテンツへのアクセス要求を調整するセキュリティ機能を作動させるための動作モードを含むことができる。セキュリティを作動させた状態で、所定のセキュアな条件下で並行プログラミング（すなわち、メモリの別の領域から実行する命令を使用したメモリの１つの領域のプログラミング）を開始することができる。

コードストレージブロック２７０は、ＰＣ内のＢＩＯＳ及び携帯電話内のオペレーティングシステムなどの、それほど頻繁には変化しないコード及びコンテンツへの高速アクセスを提供する。

構成可能なエラー修正コード（ＥＣＣ）エンジン２８０は、エラー検出及び修正スキームを提供する。エラー検出及び修正スキームは、書き込み精度及び反復性に関連する問題を補償する。エラー修正コードは、個々のデータ信号が特定の構成のルールに従うコードであり、一般に受信信号におけるこの構成からのずれは自動的に検出されて修正されるようになる。構成可能なＥＣＣエンジン２８０は、メモリビットのエラーをモニタし、修復して防止する。ＭＬＣフラッシュメモリは、通常、構成可能なエラー修正コード（ＥＣＣ）エンジン２８０によって処理される、より複雑なエラー修正コード回路を必要とする。

ＮＡＮＤホスト状態マシン２９０は、ＮＡＮＤメモリをバックサイドポート、すなわち３０２で示すバックサイドポート０又は３０４で示すバックサイドポート１に接続するのをサポートする際の動作を制御する。状態マシンは、コマンド及び動作情報を抽出して内部ＮＡＮＤインターフェイスを制御し、コマンド及びアドレスに基づいてＮＡＮＤインターフェイスとバッファメモリとの間のデータ入力及び／又は出力を調整する。また、この状態マシンは、自身が制御するＮＡＮＤの状態をモニタして報告する。状態マシンは、構成可能なＥＣＣエンジン２８０内のエラー修正ロジックにデータを出力することができる。エラー修正ロジックは、データにエラー修正を行い、結果を出力して状態マシンに戻す。コンテントアドレサブルメモリ、エラー修正を通じたアドレス検索のような統合能力、及びマイクロコントローラを介して組織化した制御により、適切に構成されたこのサブシステムは、マルチコアＮＡＮＤ管理サブシステム又は自律コンピューティングシステムとして機能する。

今や、本発明の実施形態が、本発明の機能を使用することにより階層型データ記憶を通じてメモリ記憶効率の向上を可能にすることは明白であろう。コンセントレータ装置のフロントサイドポートをホストプロセッサに接続することにより、ＮＡＮＤ、ＲＡＭなどのメモリ装置、及びその他のメモリ記憶装置をバックサイドポートに接続することができる。従って、１又はそれ以上のコンセントレータ装置をメモリ記憶システムに組み込むことにより階層型メモリアーキテクチャが提供される。

本明細書では、本発明の特定の機能について図示及び説明したが、今や当業者には多くの修正、置換、変更、及び同等物が見出されるであろう。従って、添付の特許請求の範囲は、全てのこのような修正及び変更を、本発明の真の思想の範囲内に入るものとして対象とするように意図されていると理解すべきである。

Claims (20)

1. プロセッサのフロントサイドバスを介してプロセッサに結合された階層型メモリシステムであって、前記プロセッサのフロントサイドバスに接続されたフロントサイドバスポートと、バックサイドポートとを有するコンセントレータ装置を備え、前記バックサイドポートの外部にあるメモリ装置に記憶されたデータがＰＣＭアレイ内で受け取られて記憶され、前記フロントサイドバスポートを介して前記プロセッサへ転送される、
   ことを特徴とする階層型メモリシステム。
2. 前記コンセントレータ装置が、
   前記バックサイドポートを介して受け取った前記データに対してエラー検出及び修正を行うためのエラー修正コード（ＥＣＣ）エンジンブロックと、
   前記コンセントレータ装置を構成するためのマイクロコントローラと、
   を含むことを特徴とする請求項１に記載の階層型メモリシステム。
3. 前記バックサイドポートが、半二重二方向バス又は全二重二方向バスとして構成可能である、
   ことを特徴とする請求項１に記載の階層型メモリシステム。
4. 前記コンセントレータ装置が、グループとしてプログラムされたいくつかのワードを前記ＰＣＭアレイ内に保持するためのページバッファをさらに含む、
   ことを特徴とする請求項１に記載の階層型メモリシステム。
5. 前記コンセントレータ装置が、コマンドセットを解釈してメモリコマンドを出すコマンドキューを含む、
   ことを特徴とする請求項１に記載の階層型メモリシステム。
6. 前記コンセントレータ装置がステータスレジスタをさらに含む、
   ことを特徴とする請求項１に記載の階層型メモリシステム。
7. 前記コンセントレータ装置が第２のバックサイドポートをさらに含む、
   ことを特徴とする請求項１に記載の階層型メモリシステム。
8. プロセッサにストレージを提供するための階層型メモリ構造であって、
   前記プロセッサに結合するためのフロントサイドバスポート、及びバックサイドポートを有する第１のコンセントレータ装置と、
   前記第１のコンセントレータ装置の前記バックサイドポートに結合されたフロントサイドバスポート、及び外部メモリ装置に結合するためのバックサイドポートを有する第２のコンセントレータ装置と、
   を含むことを特徴とする階層型メモリ構造。
9. 前記第１のコンセントレータ装置が、前記フロントサイドバスポート又は前記バックサイドポートから受け取ったデータをキャッシュするための相変化メモリ（ＰＣＭ）アレイを含む、
   ことを特徴とする請求項８に記載の階層型メモリ構造。
10. 前記第１のコンセントレータ装置が、前記バックサイドポートに結合されたＲＡＭ又はＤＲＡＭのコンテンツを前記第１のコンセントレータ装置内の前記ＰＣＭアレイにコピーして、前記ＲＡＭ又はＤＲＡＭをパワーダウンできるようにするための、前記フロントサイドバスのバスマスターである、
    ことを特徴とする請求項９に記載の階層型メモリ構造。
11. 前記第１のコンセントレータ装置が、前記フロントサイドバスポート又は前記バックサイドポートから受け取ったデータをキャッシュするための磁気ランダムアクセスメモリ（ＭＲＡＭ）アレイを含む、
    ことを特徴とする請求項８に記載の階層型メモリ構造。
12. 前記第１のコンセントレータ装置が、前記フロントサイドバスポート又は前記バックサイドポートから受け取ったデータをキャッシュするための強誘電性ランダムアクセスメモリ（ＦＲＡＭ）アレイを含む、
    ことを特徴とする請求項８に記載の階層型メモリ構造。
13. 前記第１のコンセントレータ装置が、
    前記フロントサイドバスポート又は前記バックサイドポートから受け取った前記データに対してエラー検出及び修正スキームを行うためのエラー修正コード（ＥＣＣ）エンジンブロックと、
    前記コンセントレータ装置を構成するためのマイクロコントローラと、
    を含むことを特徴とする請求項８に記載の階層型メモリ構造。
14. 前記第１のコンセントレータ装置が、前記バックサイドポートに結合されたＮＡＮＤメモリ装置にＮＡＮＤインターフェイスを提供する、
    ことを特徴とする請求項８に記載の階層型メモリ構造。
15. プロセッサのフロントサイドバスに接続するためのフロントサイドバスポート、及びバックサイドポートを有するコンセントレータ装置を備え、前記バックサイドポートの外部にあるメモリ装置に記憶されたデータが、相変化メモリ（ＰＣＭ）アレイ内で受け取られて記憶され、エラー修正コード（ＥＣＣ）エンジンブロックにより修正された後で前記フロントサイドバスポートを介してプロセッサへ転送される、
    ことを特徴とする階層型メモリシステム。
16. 前記バックサイドポートに結合されたＲＡＭ装置のコンテンツが、前記コンセントレータ装置内の前記ＰＣＭアレイにコピーされて前記ＲＡＭ装置をパワーダウンできるようになる、
    ことを特徴とする請求項１５に記載の階層型メモリ構造。
17. 前記バックサイドポートに結合されたＤＲＡＭ装置のコンテンツが、前記コンセントレータ装置内の前記ＰＣＭアレイにコピーされて前記ＤＲＡＭ装置をパワーダウンできるようになる、
    ことを特徴とする請求項１５に記載の階層型メモリ構造。
18. フロントサイドバスポートをプロセッサに、及びバックサイドポートを外部ストレージ装置に結合するためのコンセントレータ装置を備え、該コンセントレータ装置が、データを記憶するための相変化メモリ（ＰＣＭ）アレイと、前記プロセッサと前記外部ストレージ装置との間で転送されたデータを修正するためのエラー修正コード（ＥＣＣ）とを含む、
    ことを特徴とする階層型メモリストレージ。
19. 前記コンセントレータ装置が、前記コンセントレータ装置を構成するためのマイクロコントローラをさらに含む、
    ことを特徴とする請求項１８に記載の階層型メモリストレージ。
20. 前記コンセントレータ装置が第２のバックサイドポートをさらに含む、
    ことを特徴とする請求項１８に記載の階層型メモリシステム。

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