KR101363158B1 - 대용량 스토리지 장치를 연결하기 위한 계층적 메모리 아키텍처 - Google Patents

Abstract

프로세서와 메모리 저장 장치들 사이에 위치하여 일련의 메모리 장치들을 제공하고 한정된 핀 카운트를 갖는 프로세서 컨트롤러에 메모리 깊이의 첨부를 가능하게 하는 집신 장치를 이용하는 계층적 메모리 스토리지.

Description

대용량 스토리지 장치를 연결하기 위한 계층적 메모리 아키텍처 {HIERARCHICAL MEMORY ARCHITECTURE TO CONNECT MASS STORAGE DEVICES}

본 발명은 대용량 스토리지 장치를 연결하기 위한 계층적 메모리 아키텍처(hierarchical memory architecture)에 관한 것이다.

현재의 마이크로프로세서에 따르면, CPU 및/또는 코어 로직과 시스템 메모리 사이의 데이터 트랜잭션(data transaction)은 시스템 성능의 병목 현상으로 되고 있다. 시스템-레벨 버스(system-level buses)의 고유 정전용량(intrinsic capacitance)으로 인해, 이진 데이터가 전송될 때 프로세서의 입/출력 인터페이스에서 상당한 양의 전력이 소비될 수 있다. 버스 레이턴시(bus latency; 버스 대기시간)에 대해 설명하는 동시 전력 및 타이밍 최적화는 시스템 성능을 향상시키기 위해 고려되는 임계적 설계 제약(critical design constraint)이다. 대용량 스토리지 메모리 장치에 대한 인터페이스에서 추가적인 개선이 필요로 된다.

본 발명은 상기와 같은 점을 감안해서 이루어진 것으로, 대용량 스토리지 메모리 장치에 대한 인터페이스를 개선한 계층적 메모리 아키텍처를 제공함에 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명에 따른 프로세서 프론트사이드 버스를 통해 프로세서에 결합된 계층적 메모리 시스템은, 백사이드 포트와 프로세서 프론트사이드 버스에 연결된 프론트사이드 버스 포트를 갖춘 집신 장치를 구비하여 구성되되, 백사이드 포트에 대해 외부의 메모리 장치에 저장된 데이터가 수신되어 PCM 어레이에 저장되고 프론트사이드 버스 포트를 통해 프로세서로 전달되는 것을 특징으로 한다.

본 발명으로서 간주되는 주제(subject matter)는 명세서의 결론 부분에서 특별히 알려지고 명백하게 청구된다. 그렇지만, 그 목적, 특징 및 이점과 함께 오퍼레이션(operation)의 구성 및 방법의 양쪽에 관한 본 발명은, 다음의 상세한 설명을 참조하여 첨부도면과 함께 판독될 때 잘 이해될 수 있다:
도 1은 본 발명에 따른 메모리 스토리지(memory storage)를 액세스하는데 사용될 수 있는 계층적 메모리 아키텍처를 나타내는 무선장치의 실시예이다.
도 2는 본 발명에 따른 계층적 메모리 아키텍처를 가능하게 만드는 집신 장치(concentrator device)의 개략도이다.
도 3은 집신 장치 내에서 어드레싱하는 블록도이다.
도 4는 본 발명에 따른 2×2 상변화 메모리(Phase Change Memory: PCM) 내용 주소화 메모리(Content Addressable Memory: CAM) 어레이의 개략도이다.
도 5는 도 4에 도시된 PCM CAM 어레이의 프로그램된 예를 나타낸 도면이다.
도시의 간단화 및 명료화를 위해, 이들 도면에 도시된 엘리먼트는 반드시 일정한 비율로 도시하지 않았음을 밝혀둔다. 예컨대, 일부 엘리먼트의 치수는 명료화를 위해 다른 엘리먼트에 비해 과장될 수도 있다. 더욱이, 적절하다고 생각되는 경우에, 대응 또는 유사한 엘리먼트를 나타내기 위해 도면 중에서 참조번호를 반복해서 사용했다.

이하 상세한 설명에서는, 본 발명의 철저한 이해(through understanding)를 제공하기 위해 많은 구체적인 설명을 개시한다. 그렇지만, 본 발명은 이들 구체적인 설명 없이 실시될 수도 있다는 것을 이 기술분야에서 통상의 지식을 가진 자라면 이해할 수 있을 것이다. 다른 예들에서는, 잘 알려진 방법, 절차, 구성요소 및 회로가 본 발명을 불명료하게 하지 않도록 상세히 설명하지는 않았다.

용어 "결합된(coupled)"이나 "연결된(connected)"의 이용은, 그들의 파생어(derivative)와 함께 사용되어도 좋다. 이들 용어는 서로에 대해 유의어로서 의도되고 있지 않다는 점을 이해해야 한다. 오히려, 특정 실시예에서는, "연결된"은 2개 이상의 엘리먼트가 서로 직접 물리적 또는 전기적 접촉 상태에 있음을 나타내기 위해 사용될 수 있다. "결합된"은 2개 이상의 엘리먼트가 서로 직접 또는 간접(그들 사이의 다른 중재 엘리먼트(intervening element)에 의해) 물리적 또는 전기적 접촉 상태에 있다는 것 및/또는 2개 이상의 엘리먼트가 서로 협력 또는 상호작용한다(예컨대, 인과관계(cause and effect relationship)의 경우와 같이)는 것을 나타내기 위해 사용될 수 있다.

도 1에 도시된 무선 아키텍처 실시예는, 본 발명에 따른 계층 배열에 있어서 다중 스토리지 장치와 통신하는 프로세서를 포함하고 있는 시스템(10)을 나타내고 있다. 이 도면은 무선 통신 실시예를 나타내고 있음에도 불구하고, 본 발명은 무선 환경에서 통신하는 전자 장치에 한정되지 않고, 다른 비무선 응용에도 본 발명을 활용할 수 있다.

본 무선 실시예에서 도시된 바와 같이, 시스템(10)은 무선장치들이 다른 무선접속(over-the-air) 통신 장치들과 통신할 수 있도록 하는 하나 이상의 안테나 구조(14)들을 포함할 수 있다. 따라서, 비록 본 발명이 이러한 네트워크에서만 동작하는 것으로 제한되지는 않지만, 시스템(10)은 셀룰러 장치 또는 예컨대, IEEE 802.11 규격에 기초하여 무선 랜(Wireless Local Area Network: WLAN)의 기반 기술을 제공하는 와이파이(Wireless Fidelity: Wi-Fi), IEEE 802.16-2005에 기초한 와이맥스(WiMax) 및 모바일 와이맥스, WCDMA(Wideband Code Division Multiple Access), 그리고 GSM(Global System for Mobile Communications) 네트워크들과 같은 무선 네트워크에서 동작하는 장치로서 동작할 수 있다. 시스템(10)의 동일한 플랫폼에 배열되어 있는 무선 하위시스템들(radio subsystems)은 네트워크 내의 다른 장치들과 함께 RF/위치 공간(RF/location space)에서 서로 여러 주파수 대역으로 통신하는 능력을 제공한다. 본 발명의 범위는 시스템(10)에 의해서 사용될 수 있는 통신 프로토콜들의 형태, 개수, 또는 주파수에 의해 제한되지 않음을 이해하여야만 한다.

본 실시예는 변조/복조를 수용하기 위해서 안테나 구조(14)를 트랜시버(12)에 결합시키는 것을 설명한다. 일반적으로, 아날로그 프론트 앤드 트랜시버(12; analog front end transceiver)는 독립형 무선 주파수(Radio Frequency: RF) 이산 또는 집적 아날로그 회로일 수 있고, 또는 트랜시버(12)에는 하나 이상의 프로세서 코어들(16 및 18)을 갖춘 프로세서(20)가 내장될 수 있다. 다중 코어들은 처리 작업부하들이 코어들에 걸쳐 공유될 수 있도록 있고, 기저대역 기능들(baseband functions)과 어플리케이션 기능들(application functions)을 처리할 수 있도록 한다. FSB(Front Side Bus)(22)는 상기 프로세서 및 칩셋 구성요소들과 시스템 메모리 스토리지 사이에서 인터페이스를 제공한다. FSB는 프로세서 및 메모리 스토리지 사이에서 통신 또는 정보를 제공하는데 사용될 수 있는 프로세서들, 메모리, 및 I/O에 대한 다중처리 인터페이스(multiprocessing interface)이다. 본 발명의 범위가 이러한 관점으로 제한되지 않을지라도, FSB 신호들은 신호가 논리 0 또는 논리 1인지를 결정하기 위해 수신기들에 의해서 레퍼런스 레벨을 사용하는 차동 입력 버퍼들을 갖춘 거닝 트랜시버 로직(Gunning Transceiver Logic: GTL+) 시그널링 기술을 사용할 수 있다.

하나 이상의 집신 장치(concentrator device)(30)들이 FSB(22)에 연결되고, 다른 메모리 장치들에 액세스하기 위한 채널이 된다. 도면에 도시된 바와 같이, 본 발명의 실시예들은 집신 장치(30)가 이중(tandom)으로 부가적인 메모리 스토리지와 연결될 수 있도록 한다. 이러한 이중 연결은 집신 장치(30) 뒤에 메모리 스토리지(40) 및/또는 메모리 스토리지(50)의 배치에 의해 도시된다. 이러한 배치에서, 집신 장치(30)가 FSB(22)로부터 NAND, RAM, 및 다른 메모리 스토리지 장치들을 분리시키고, 따라서 시스템-레벨 버스(system-level bus)와 관련된 고유 정전용량을 감소시킨다.

본 실시예는 또한, FSB(22)에 연결된 프론트사이드(frontside) 버스 포트와 버스(32)에 연결된 백사이드(backside) 포트를 구비하는 다른 집신 장치(30)를 설명한다. 이 백사이드 포트는 도면에 도시된 바와 같이 반-이중(half-duplex) 양방향 버스를 거쳐 통신하도록 구성될 수 있고, 또는 전-이중(full-duplex) 양방향 버스를 거쳐 통신하도록 구성될 수 있다. 메모리에 부착된 백사이드로부터 집신 장치로 나아가는 업-스트림 경로(up-stream path)는 집신 장치로부터 메모리에 부착된 백사이드로 나아가는 다운스트림 경로와 정확히 동일한 대역폭을 가질 필요는 없다. 메모리 스토리지(60)에 의해 제공되는, 다중 메모리 스토리지 장치들은 버스(32)에 연결될 수 있다.

버스(32)에 연결된 프론트사이드 버스 포트와 버스(34)에 연결된 백사이드 포트를 갖춘 또 다른 집신 장치(30)가 도시된다. 메모리 스토리지(70)로 도시된, 메모리 스토리지 장치들이 버스(34)에 연결된다. 따라서, 적절하게 배열된 집신 장치(들)(30)은 메모리 장치들의 연속을 허용하여, 한정된 핀 카운트(pin count)를 구비하는 프로세서 컨트롤러에 메모리 깊이(memory depth)의 부착을 가능하게 함이 도시된다. 집신 장치(들)(30)는 시스템 대용량 메모리 스토리지를 오픈(open)하여 실질적인 물리적 제약들에 의해 주로 제한되는 메모리 용량으로 계층적 메모리 아키텍처를 가능하게 만든다.

집신 장치(30) 및 휘발성과 비휘발성 메모리들은 개별적인 패키지로 만들어질 수 있음을 주지해야 한다. 한편, 집신 장치(30)는 적층 프로세스(stacking process)에서 휘발성 및 비휘발성 메모리와 결합될 수 있다. 보드 상의 밑넓이(footprint)는 다른 메모리 구성요소들 및 컴퓨팅 장치들과 함께 멀티-칩 패키지에 집신 장치(30)를 배치함으로써 감소될 수 있다.

집신 장치(30)는 여러 스토리지 메카니즘 및 여러 인터페이스 포맷들을 갖을 수 있는 메모리 스토리지 장치들과 프로세서(20) 사이에 놓인다. 집신 장치는, 예컨대, 랜덤 액세스 판독을 가진 NOR, 페이지 액세스를 제공하는 NAND, 및 DDR을 허용하는 RAM과 같은 여러 메모리 포맷들을 수용하기 위해 인터페이스를 제공한다.

도 2는, 상술한 바와 같이, 백사이드 포트들에 연결된 다른 유형의 휘발성 및 비휘발성 메모리들과 프로세서(20) 사이에서 데이터를 전달하는 집신 장치(30)의 블록도이다. 집신 장치(30)는 프론트사이드 포트를 통해 정보를 포착(capture)해서, FSB(22)와의 고속 통신을 제공하고, 직접 쓰기(direct write)에 대한 지원을 제공하며, 두 배의 클럭 레이트로 데이터를 전송하는 고속 DDR(Double Data Rate) 버스 트랜잭션들을 제공한다. DDR 멀티플렉서(210)는 프론트사이드 버스 포트(206)에 연결되어, 예컨대, PCM, MRAM, FRAM, SRAM, 및 의사 SRAM(Pseudo SRAM)을 포함할 수 있는 혼합된 메모리 형태들과 FSB(22) 사이에서 인터페이스를 제공한다.

메모리 오퍼레이션을 제어하기 위해, 집신 장치(30)는 명령어 셋을 해석하고 메모리 명령어들을 발행시키는 페이지 버퍼(Page Buffer), 명령어 큐(Command Queue), 상태 블록(212; State Block)을 포함한다. 내부 컨트롤러는 오퍼레이션 타이밍들을 처리하고, 예컨대, 쓰기 명령어들, 읽기 명령어들, 플러쉬(flush) 명령어들과 같은 메모리 명령어들의 올바른 실행을 검증한다. 부가적으로, "상태 읽기(Status read)", "복사(copy)", "이동(move)", 또는 "에러-정정(error-correct)"과 같은 다수의 명령어들이 이러한 아키텍처에서 지원될 수 있다. 컨트롤러는 레지스터 비트들이 상태에 관한 정보를 운반하고, 메모리 오퍼레이션 동안 야기될 수 있는 소정의 에러들에 대해 보고하는 상태 레지스터를 제공한다. 상태 레지스터 출력은 명령어 오퍼레이션 동안 진도(progress)를 모니터하기 위해 읽힐 수 있거나, 메모리 오퍼레이션의 결과를 보고할 수 있다.

페이지 버퍼는 메모리 셀 블록에서 하나의 그룹으로서 프로그램되는 여러 워드(words)를 유지하고, 또한 메모리 셀 블록으로부터 판독한 다량의 데이터를 버퍼한다. 페이지 버퍼는 프로그래밍 명령어가 발생되기 전에 프로그램되어지도록 워드로 채워진 다음 데이터를 페이지 버퍼로부터 메모리 어레이의 메모리 셀로 전송한다. 이러한 방식은 하나의 페이지가 프로그램되고, 프로그램 및 검증 프로세스가 완료된 후에, 다음 페이지를 위한 프로그램 및 검증 프로세스가 실행될 수 있다. 판독 명령어는 메모리 셀로부터 페이지 버퍼까지 데이터를 판독하도록 실행된 다음 전송되어 나간다. 프로그래밍은 호스트 인터페이스를 가로질러 데이터 전부를 전송하기 이전에 시작될 수 있음을 주지해야 한다. 데이터는 충분한 양의 정보가 프로그램 개시를 위한 목적지로 전달될 때까지 몇몇 레벨의 버퍼링에 따라 계층을 통해 아래쪽으로 전파될 수 있다.

플러쉬 핀(208; flush pin)은, PCM, 즉 제1 메모리 어레이(220)와 제2 메모리 어레이(230)에 대해 RAM(260) 콘텐츠의 덤핑(dumping)을 개시한다. 더욱이, 연관된 주소를 구비하는 플러쉬 명령어는 RAM 콘텐츠를 PCM 스토리지(블록 214로 정의됨)로 덤프한다. 플러쉬의 기능은 비휘발성 메모리로 RAM 콘텐츠를 "체크 포인팅(check pointing)"하기 위해, 그리고 RAM 콘텐츠가 비휘발성 스토리지로 자율적으로 복사되는 파워 로스(power loss) 시나리오 동안 사용하기 위해 유용하다. 몇몇 실시예에서 집신 장치(30)는, 시스템의 다른 구성요소가 전원 다운될 수 있도록 하는, 집신 장치(30)의 계층 내의 비휘발성 메모리로 RAM 또는 DRAM의 콘텐츠를 복사하기 위해 프론트사이드 버스(22)를 위한 버스 마스터(bus master)로서 기능할 수 있다.

구성 레지스터(configuration register : 216)는 집신 장치(30)의 디폴트 동작을 설정하는데 사용된다. 명령어 인터페이스는 구성 레지스터를 갱신하고, 집신 장치의 동작을 변경하는데 사용될 수 있다. 구성 레지스터(216)는 메모리가 수행하는 버스 액세스(bus access)의 형태를 구성하고 대체 동작 모드를 제공하는데 사용된다.

제1 메모리 어레이(220) 및 제2 메모리 어레이(230)에 의해 도시된 멀티 뱅크 아키텍처(multiple bank architecture)는 메모리 어레이 내의 코드 및 데이터 공간을 분할하기 위한 유연성을 제공한다. 듀얼 동작은 다른 뱅크가 프로그램되거나 소거되는 동안에 코드가 하나의 뱅크로부터 실행될 수 있도록 한다. 하나의 뱅크에 있어서 프로그래밍되거나 소거되는 동안, 판독 동작은 다른 뱅크에서 가능하다. 하나의 실시예에 있어서, 제1 메모리 어레이 및 제2 메모리 어레이는 상변화 메모리(Phase Change Memory : PCM) 어레이이고, 또한 상변화 랜덤 액서스 메모리(Phase-Change Random Access Memory : PRAM 또는 PCRAM), 오보닉 통합 메모리(ovonic unified memory : OUM) 또는 칼코겐나이드 RAM(Chalcogenide RAM : C-RAM)으로 언급된다. PCM 셀의 어레이는 주기율표의 6족 원소의 합금, 칼코겐나이드(Chalcogenide) 또는 칼코겐 재료(Chalcogenic materail)로 언급되는 셀레늄(Se) 또는 텔루륨(Te)과 같은 원소를 포함한다,

칼코겐나이드는 데이터 유지를 제공하고 전원이 비휘발성 메모리로부터 제거된 후에도 안정성을 유지하도록 상변화 메모리 셀에서 유용하게 사용될 수 있다. 예컨대, Ge₂Sb₂Te₅로서 상변화 재료를 취하면, 두 개의 상 또는 그 이상이 메모리 스토리지를 위해 유용한 특이한 전기적 특징을 갖춘 것이 나타난다. 칼코겐 재료는 아몰퍼스(amorphous)와 결정(crystalline) 상태 사이의 중간에 있는 다른 상태 사이에서 전기적으로 스위칭될 수 있고, 따라서 멀티 레벨 저장 능력을 야기시키게 된다.

다른 실시예에 따르면, 제1 메모리 어레이(220)와 제2 메모리 어레이(230)는 자기 스토리지 엘리먼트(magnetic storage elements)가 자기 터널 정션(Magnetic Tunnel Junction : MTJ) 장치(도시되지 않았음)에 의해서 선택되고 행(row)과 열(column) 라인의 교차점에 위치한 두 개의 강자성 판(도시되지 않았음)으로부터 형성되는 자기 랜덤 액서스 메모리(Magnetic Random Access Memory : MRAM)일 수 있다. 행 라인의 일 방향으로 부여되는 전류는 이진 상태쪽으로 MRAM 셀을 바이어싱(biasing)하는 MRAM 셀에서 동작하는 자계를 야기시킨다. 자기 터널 효과에 기인하여, 메모리 셀의 전기 저항은 두개의 판에서의 자계의 방향(orientation)을 기초로 변한다.

또 다른 실시예에 있어서, 제1 메모리 어레이(220)와 제2 메모리 어레이(230)는 강유전성 랜덤 액서스 메모리(Ferroelectric Random Access Memory : FRAM) 셀일 수 있다. 트랜지스터-캐패시터 셀(도시되지 않았음)은 쌍안정(bistable) 원자가 2개의 안정 편광(polarization) 상태를 형성하기 위해 시프트되는 강자성 재료를 포함한다. 메모리 셀 데이터는 인가된 편극 전압을 매개로 강유전성 재료의 쌍극자(dipoles)를 정 또는 부로 배향하는 것에 의해 기록될 수 있다. 판독 제어 회로는 전계가 제거된 후에도 적소에 남아 있는 안정 전기 분극의 방향을 감지한다.

내용 주소화 메모리, 주소 리맵핑, 콤프레션, 및 캐시 최적화(240; Content Addressable Memory(CAM), Address Remapping, Compression, and Cache Optimization)로 명명된 블록은 다양한 기능을 제공한다. CAM 어레이(들)는 제1 메모리 어레이(220) 및/또는 제2 메모리 어레이(230) 또는 백사이드 버스에 연결된 메모리들의 결함이 있는 행 또는 열의 주소를 저장하는데 이용될 수 있다. 본 발명의 1실시예에 있어서, CAM은 배드 블록 주변을 맵핑하도록 백사이드 버스에 연결된 NAND 메모리를 위해 사용된다. CAM은 리맵핑 정보에 대한 액세스를 수십 나노초(nano second)에서 제공하지만, 예컨대 이러한 맵핑 정보를 발견하기 위해 메모리를 통한 검색에 필요로 되는 시간은 수백 나노초 또는 수 마이크로초(micro second)로도 된다. CAM은 또한 NAND 콘텐츠가 PCM에서 캐시되는 곳에서 사용된다. 이 경우에, 만약 목적지의 콘텐츠가 현재 PCM에 저장되어 있다면, 그리고 그들이 저장되어 있는 경우에는, CAM은 그들이 저장된 어드레스 위치(들)를 빠르게 확인하는데 사용될 수 있다.

도 3은 집신 장치 내의 어드레싱을 나타내는 블록도이다. 집신 장치(30)는 계층 내의 다양한 위치에 부착된 메모리 장치에 액세스하는데 사용될 수 있는 주소 정보를 프론트사이드 포트(206)을 통해 수신한다. 이 NAND 주소 정보는 계층 트리를 통해 지나감에 따라 리맵핑되거나 리맵핑되지 않을 수 있다. NAND 포트 어드레싱에 대해 각 집신 장치(30)는 발견 프로세스(discovery process)를 매개로 백사이드 포트에 부착된 메모리 장치의 형태를 인식한다. 내부 룩업 테이블(lookup table)은 '긴' 주소를 '짧은' 주소에 연관시킨다. 긴 주소는, 예컨대 '0'이 왼쪽에 있는 포트를 나타낼 수 있고 '1'이 오른쪽에 있는 포트를 나타낼 수 있는 것과 같은, 목적지 포트까지 완전한 로드맵을 포함한다. 짧은 주소는 장치간 통신을 위해 사용될 수 있고, 낮은 트리(tree)를 위한 유효한 포트의 시퀀스(sequential) 리스트를 포함할 수 있다.

PCM 어드레스 맵핑(mapping)에 대해, 각각의 집신 장치는 발견 프로세스(discovery process)를 매개로 그 백사이드 포트에 부착되어진 메모리의 형태를 인식한다. 각각의 집신 장치(30)는 '긴(long)' 어드레스를 '짧은(short)' 어드레스와 관련시키기 위한 룩업 테이블(lookup table)을 포함한다. 다시, 로드맵(roadmap)은 왼쪽의 포트를 나타내기 위한 '0' 및 오른쪽의 포트를 나타내기 위한 '1'을 갖을 수 있다. 짧은 어드레스는 장치간 통신(inter-device communication)을 위해 이용될 수 있고, 하위 트리(lower tree)를 위한 유효 포트의 순차 리스트를 포함할 수 있다.

도 4는 간단한 설명과 도면의 용이성을 위해 2×2 어레이로 나타낸 PCM CAM의 일부분을 도시한다. 각각의 CAM 셀(300,310,320, 및 330)은 하나의 비트를 매치하기 위해 두 개의 PCM 스토리지 위치를 포함한다. 도면은 몇몇 비트를 무시할 수 있는 능력을 갖춘 세 개로 이루어진 CAM을 도시하고, 따라서, '상관없음(don't care)' 상태를 효율적으로 제공한다. 각각의 셀 내의 두 개의 PCM 메모리 엘리먼트는 '온(on)' 또는 '오프(off)'로 프로그램되어질 수 있다. CAM은 입력 패턴의 모든 비트를 메모리 어레이 내에 저장된 매치값(match value)과 비교한다. 셀의 상태와 관련되는 입력 I₀ 및 I₁의 상태에 따라, "MATCH" 와이어는 풀다운(pulled down)되거나 또는 풀다운되지 않고 내부 메모리 셀의 상태를 나타내는 정적 출력(static output)을 제공한다. MATCH 라인(lines) 상부의 비교 회로(comparison circuit: 도시되지 않았음)는 입력값들 모두가 콘텐츠와 매치되는가의 여부를 나타낸다. 플래그 비트(flag bit)가 1-비트 에러 또는 회복(repair)을 위해 이용될 수 있는 비사용 엘리먼트를 나타내도록 CAM 어레이의 종단에 부가될 수 있음을 주목해야 한다.

도 5는 어레이 내에 저장되고 프로그램된 데이터를 갖춘 도 4와 동일한 PCM CAM의 부분을 도시한다. 본 예에 있어서, CAM 셀(300)은 "1"을 저장하도록 프로그램된 스토리지 위치(302)와 "0"을 저장하도록 프로그램된 스토리지 위치(304)를 포함한다. 스토리지 위치(302)에 연결된 CAM 셀(300) 내의 셀렉터 장치(selector device)는 검색 데이터 I₀을 수신하고, 반면 스토리지 위치(304)에 연결된 셀렉터 장치는 검색 데이터 I_O의 보수(complement)를 수신한다. 스토리지 위치(312)에 연결된 CAM 셀(310) 내의 셀렉터 장치는 I₀으로 라벨된 검색 데이터를 수신하고, 반면 스토리지 위치(314)에 연결된 셀렉터 장치는 검색 데이터 I₀의 보수를 수신한다.

더욱이, 본 예를 기초로, CAM 셀(320)은 "0"을 저장하도록 프로그램된 스토리지 위치(322)와 "1"을 저장하도록 프로그램된 스토리지 위치(324)를 포함한다. 스토리지 위치(322)에 연결된 CAM 셀(320) 내의 셀렉터 장치는 검색 데이터 I₁을 수신하고, 반면 스토리지 위치(304)에 연결된 셀렉터 장치는 검색 데이터 I₁의 보수를 수신한다. CAM 셀(330)은 "0"을 저장하도록 프로그램된 스토리지 위치(332)와 "1"을 저장하도록 프로그램된 스토리지 위치(334)를 포함한다. 스토리지 위치(332)에 연결된 CAM 셀(330) 내의 셀렉터 장치는 I₁으로 라벨된 검색 데이터를 수신하고, 반면 스토리지 위치(314)에 연결된 셀렉터 장치는 검색 데이터 I₁의 보수를 수신한다.

오퍼레이션에 있어서, MATCH 출력은 CAM 어레이 내 하나의 CAM 셀 내의 두 개의 스토리지 엘리먼트의 상태와 하나의 입력 상태의 함수이다. 예로서, 블록(300)은 MATCH0으로 라벨된 하나의 출력을 따라, 입력 I₀와 컴플리멘트된(complimented) I₀ 입력을 나타낸다. 메모리 셀(300)은 두 개의 PCM 메모리 엘리먼트를 갖추고, 예컨대 메모리 엘리먼트는 '온(on)' 또는 '오프(off)' 중 하나로 프로그램되어질 수 있는 '엘리먼트(Eliment: 302)' 및 '엘리먼트(304)'로 표시된다. 아래의 테이블은 I₀의 상태 및 프로그램된 값들을 기초한 MATCH0 출력의 기능을 설명한다.

엘리먼트 0 엘리먼트 1 MATCH0 출력

온(on) 오프(off) I₀ = 0일 때, 매치되고,

I₀ = 1일 때 매치되지 않음;

오프(off) 온(on) I₀ = 0일 때, 매치되고,

I₀ = 1일 때 매치되지 않음;

온(on) 온(on) 사용되지 않음(매치를 무효화함 - MATCH0은 어떠한 입력에도 매치되 지 않음);

삭제

오프(off) 오프(off) 입력 비트 I₀를 무시

도 2와 CAM, 주소 리맵핑, 콤프레션, 및 캐시 최적화(240)로 표시되는 블록으로 되돌아가면, 데이터 압축 기능은 이러한 메모리 기반 스토리지 시스템을 관리하는데 효율적으로 이용될 수 있다. 다양한 기준과 포맷에 적용가능한 다양한 데이터 압축 알고리즘이 쓰기 대역폭(write bandwidth) 및 스토리지 용량을 확장하도록 지원된다. 리맵 기능은 기동 코드(startup code)가 프로그램 제어에 이용할 수 있도록 하고, 이어 리맵핑이 전체 메모리 레이아웃(layout)이 변경되도록 야기시키는 새로운 설정(setting)을 야기시킬 수 있다.

마이크로컨트롤러(microcontroller: uC)(250)는 카운터/타이머, 인터럽트(interrupt) 구조, 일반 목적 입/출력(GPIO: 300)과 같은 구성가능한 입/출력 포트, 및 다른 프로세싱 기능 중의 전력 감소의 선택가능한 모드들을 통합한다. 예로서, uC(250)는 프로그램 메모리의 위치의 콘텐츠에 대한 액세스 요청(access request)을 조정하는 보안 특징을 활성화하도록 오퍼레이션 모드를 포함할 수 있다. 활성화된 보안에 따라, 병행 프로그래밍(예컨대, 메모리의 다른 영역으로부터 실행되는 명령들(instructions)을 사용하는 메모리의 하나의 영역의 프로그래밍)은 소정의 보안 조건 하에서 개시되어질 수 있다.

코드 스토리지 블록(270)은, 예컨대 PC 내의 BIOS 및 휴대전화 내의 오퍼레이션 시스템과 같이, 자주 변경되지 않는 코드 및 콘텐츠에 대하여 빠른 액세스를 위해 제공된다.

구성가능한 ECC(Error-Correcting Code) 엔진(280)은 에러 검출 및 정정 구조를 제공한다. 에러 검출 및 정정 구조는 쓰기 정확도 및 반복성과 관련된 문제를 보상한다. ECC는 각각의 테이터 신호가 구조의 특정 규칙을 확인하여 수신된 신호에서 이 구성으로부터의 이탈이 자동적으로 검출 및 정정될 수 있도록 하는 코드이다. 구성가능한 ECC 엔진(280)은 메모리 비트 에러를 모니터하고, 수정하며, 방지한다. MLC 플래쉬 메모리는 통상 구성가능한 ECC 엔진(280)에 의해 취급되는 더 복잡한 ECC 회로를 요구한다.

NAND 호스트 상태 머신(290; Host State Machine)은 백사이드 포트, 즉 302로 표시되는 백사이드 포트 0 및 304로 표시되는 백사이드 포트 1에 NAND 메모리를 연결하는 것을 지원하는 오퍼레이션을 제어한다. 상태 머신은 내부 NAND 인터페이스를 제어하도록 명령어 및 오퍼레이션 정보를 추출하고 상기 명령어 및 어드레스를 기초로 NAND 인터페이스와 버퍼 메모리 사이에서 데이터 입력 및/또는 출력을 조정한다. 부가적으로, 이러한 상태 머신은 그를 제어하는 NAND의 상태를 모니터하고 리포트한다. 상태 머신은 구성가능한 ECC 엔진(280) 내의 에러 정정 로직으로 데이터를 출력할 수 있다. 에러 정정 로직은 데이터에 대한 에러 정정을 수행하고, 상태 머신으로 되돌려 결과를 출력한다. CAM(Content Addressable Memory), 에러 정정을 통한 주소 검색과 같은 통합 능력과, 마이크로컨트롤러를 매개로 조직화된 제어에 따라 적절하게 구성된 이러한 서브시스템은 다중-코어 낸드 관리 서브시스템 또는 자율 컴퓨팅 서브시스템으로 기능할 수 있다.

지금까지, 본 발명의 실시예들이, 본 발명의 특징을 사용하는 것에 의해 계층적 데이터 저장을 통하여 향상된 메모리 저장 효율을 가능하게 하는 것이 분명하다. 집신 장치의 프론트사이드 포트를 상기 호스트 프로세서에 연결하는 것에 의해, NAND, RAM, 및 다른 메모리 저장 장치와 같은 메모리 장치가 백사이드 포트에 연결될 수 있다. 따라서, 메모리 저장 시스템 내 하나 이상의 집신 장치를 통합하는 것에 의해 계층적 메모리 아키텍처(memory architecture)가 제공된다.

본 발명의 특징들이 여기에 예시되고, 기재되었지만, 많은 변경들, 치환들, 변화들 및 균등물들이 이 기술분야의 통상의 기술자들에게 가능할 것이다. 따라서, 첨부된 특허청구범위는 본 발명의 진정한 사상 내에 속하는 상기 변경들 및 변화들을 포함하는 것으로 해석되어야 한다.

Claims (20)

1. 프로세서 프론트사이드 버스를 통해 프로세서에 결합된 계층적 메모리 시스템으로, 계층적 메모리 시스템이:
   프로세서 프론트사이드 버스에 연결된 프론트사이드 버스 포트를 갖추고, 다수의 백사이드 포트를 더 갖춘 집신 장치와;
   휘발성 및 비휘발성 혼합 메모리 장치들에 동시에 연결되도록 구성된 다수의 백사이드 포트에 결합된 버스를 구비하여 구성되고, 버스가 다수의 백사이드 포트에 대해 외부에 있게 되는 메모리 장치에 더 결합되고, 메모리 장치에 저장된 데이터가 버스에서 수신되어져 집신 장치 내에 위치된 PCM(phase change memory) 어레이에 저장되고, 프론트사이드 버스 포트를 통해 프로세서로 전송되어지며, 집신 장치가 휘발성 메모리 장치들이 전원 다운 되기 이전에 휘발성 메모리 장치들의 콘텐츠를 복사하도록 더 구성된 것을 특징으로 하는 프로세서 프론트사이드 버스를 통해 프로세서에 결합된 계층적 메모리 시스템.
   
2. 제1항에 있어서, 집신 장치가;
   다수의 백사이드 포트를 통해 수신된 데이터의 에러 검출 및 정정을 제공하는 ECC(Error-Correcting Code) 엔진 블록과;
   집신 장치를 구성하는 마이크로컨트롤러를 포함하는 것을 특징으로 하는 프로세서 프론트사이드 버스를 통해 프로세서에 결합된 계층적 메모리 시스템.
   
3. 제1항에 있어서, 다수의 백사이드 포트가 반-이중 양방향 버스(half-duplex bidirectional bus) 또는 전-이중 양방향 버스(full-duplex bidirectional bus)로서 구성될 수 있는 것을 특징으로 하는 프로세서 프론트사이드 버스를 통해 프로세서에 결합된 계층적 메모리 시스템.
   
4. 제1항에 있어서, 집신 장치가 PCM 어레이에 그룹으로서 프로그램되어지도록 여러 워드(words)를 유지하는 페이지 버퍼를 더 포함하는 것을 특징으로 하는 프로세서 프론트사이드 버스를 통해 프로세서에 결합된 계층적 메모리 시스템.
   
5. 제1항에 있어서, 집신 장치가 명령어 세트를 해석하고 메모리 명령어를 발행하는 명령어 큐(command queue)를 포함하는 것을 특징으로 하는 프로세서 프론트사이드 버스를 통해 프로세서에 결합된 계층적 메모리 시스템.
   
6. 제1항에 있어서, 집신 장치가 상태 레지스터를 더 포함하는 것을 특징으로 하는 프로세서 프론트사이드 버스를 통해 프로세서에 결합된 계층적 메모리 시스템.
   
7. 프로세서를 위한 스토리지를 제공하는 계층적 메모리로서, 계층적 메모리가:
   프로세서에 결합되도록 하는 프론트사이드 버스 포트 및 제1 백사이드 포트를 갖춘 제1 집신 장치와;
   제1 백사이드 포트에 결합된 프론트사이드 버스 포트를 갖추고, 다수의 외부 휘발성 및 비휘발성 혼합 메모리 장치들에 결합되도록 하는 제2 백사이드 포트를 갖춘 제2 집신 장치를 구비하여 구성되고, 제1 집신 장치가 프론트사이드 버스 포트 또는 제1 백사이드 포트로부터 수신된 데이터를 캐시하도록 PCM(Phase Change Memory) 어레이를 포함하고, 제1 집신 장치가 RAM 또는 DRAM이 전원 다운되기 이전에 제1 집신 장치의 PCM 어레이에 대해 백사이드 포트에 결합된 RAM 또는 DRAM의 콘텐츠를 복사하도록 프론트사이드 버스를 위한 버스 마스터인 것을 특징으로 하는 프로세서를 위한 스토리지를 제공하는 계층적 메모리.
   
8. 제7항에 있어서, 제1 집신 장치가 프론트사이드 버스 포트 또는 제1 백사이드 포트로부터 수신된 데이터를 캐시하도록 MRAM(Magnetic Random Access Memory) 어레이를 더 포함하는 것을 특징으로 하는 프로세서를 위한 스토리지를 제공하는 계층적 메모리.
   
9. 제7항에 있어서, 제1 집신 장치가 프론트사이드 버스 포트 또는 제1 백사이드 포트로부터 수신된 데이터를 캐시하도록 FRAM(Ferroelectric Random Access Memory) 어레이를 더 포함하는 것을 특징으로 하는 프로세서를 위한 스토리지를 제공하는 계층적 메모리.
   
10. 제7항에 있어서, 제1 집신 장치가;
    프론트사이드 버스 포트 또는 제1 백사이드 포트로부터 수신된 데이터를 위한 에러 검출 및 정정 구성을 제공하는 ECC(Error-Correcting Code) 엔진 블록과;
    집신 장치를 구성하는 마이크로컨트롤러를 더 포함하는 것을 특징으로 하는 프로세서를 위한 스토리지를 제공하는 계층적 메모리.
    
11. 제7항에 있어서, 제1 집신 장치가 제1 백사이드 포트에 결합된 NAND 메모리 장치를 위한 NAND 인터페이스를 더 포함하는 것을 특징으로 하는 프로세서를 위한 스토리지를 제공하는 계층적 메모리.
    
12. 백사이드 포트와 프로세서 프론트사이드 버스에 연결되도록 하는 프론트사이드 버스 포트를 갖춘 집신 장치를 구비하여 구성되되, 백사이드 포트에 대해 외부의 메모리 장치에 저장된 데이터가 수신되어 PCM(Phase Change Memory) 어레이에 저장되고 프론트사이드 버스 포트를 통해 프로세서에 전달되기 전에 ECC(Error-Correcting Code) 엔진 블록에 의해 정정되고, 백사이드 포트에 결합된 휘발성 메모리 장치의 콘텐츠가 휘발성 메모리 장치가 전원 다운 되기 이전에 집신 장치의 PCM 어레이에 복사되어지도록 구성되고, 집신 장치가 적어도 휘발성 메모리 장치 및 적어도 하나의 비휘발성 메모리 장치를 갖추어 이루어지는 메모리 장치의 다른 메모리 포맷을 수용하도록 인터페이스를 더 포함하는 것을 특징으로 하는 프로세서를 위한 스토리지를 제공하는 계층적 메모리 시스템.
    
13. 제12항에 있어서, 백사이드 포트에 결합된 RAM 장치의 콘텐츠가 전원 다운되도록 RAM 장치를 허용하기 위해 집신 장치의 PCM 어레이에 복사되어지도록 구성된 것을 특징으로 하는 계층적 메모리 시스템.
    
14. 제12항에 있어서, 백사이드 포트에 결합된 DRAM 장치의 콘텐츠가 DRAM 장치가 전원 다운되기 이전에 집신 장치의 PCM 어레이에 복사되어지도록 구성된 것을 특징으로 하는 계층적 메모리 시스템.
    
15. 프로세서에 결합되도록 하는 프론트사이드 버스 포트 및 외부 휘발성 및 비휘발성 혼합 메모리 장치들에 동시에 결합되도록 하는 백사이드 포트를 갖춘 집신 장치를 구비하여 구성되되, 집신 장치가 데이터를 저장하는 PCM((Phase Change Memory) 어레이 및 프로세서와 외부 장치들 사이에서 전달된 데이터를 정정하는 ECC(Error-Correcting Code)와 상기 집신 장치를 구성하는 마이크로컨트롤러를 포함하고, 집신 장치가 PCM 어레이에 그룹으로 프로그램되는 여러 워드를 유지하는 페이지 버퍼를 더 포함하고, 집신 장치가 휘발성 메모리 장치들이 전원 다운 되기 이전에 휘발성 메모리 장치들의 콘텐츠를 복사하도록 더 구성된 것을 특징으로 하는 계층적 메모리 스토리지.
    
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17. 제15항에 있어서, 집신 장치가 제2 백사이드 포트를 더 포함하는 것을 특징으로 하는 계층적 메모리 스토리지.
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