JP4895183B2 - メモリコントローラ - Google Patents
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Description
前記メモリインターフェース部からの読み出しデータを、前記コマンド制御部を介することなく前記第1のバスに転送するための第2のバスを有することを特徴とする。
図1は、第1の実施の形態に係るメモリコントローラの構成図である。
図2は、第2の実施の形態に係るメモリコントローラの構成図である。図1と同一部分には同一符号を付し、異なる点を中心に説明する(第3〜第8の実施の形態も同様)。
図3は、第3の実施の形態に係るメモリコントローラの構成図である。図3に示したように、図3の第3の実施の形態に係るメモリコントローラ1100と、図1の第1の実施の形態に係るメモリコントローラ1100とは、次の点で相違している。すなわち、第3の実施の形態は、メモリコントローラ内部システムバス1310に対して調停回路1340を付加した点で、第1の実施の形態と相違している。
図4は、第4の実施の形態に係るメモリコントローラの構成図である。図4に示したように、第4の実施の形態に係るメモリコントローラ1100と、図2の第2の実施の形態に係るメモリコントローラ1100とは、次の点で相違している。すなわち、第4の実施の形態は、コントローラ内部インターフェースバス1330に対して調停回路1350を付加した点で、第2の実施の形態と相違している。
図5は、第5の実施の形態に係るメモリコントローラの構成図である。図5に示したように、第5の実施の形態に係るメモリコントローラ1100は、基本的には、図2の第2の実施の形態に係るメモリコントローラ1100と同様である。ただし、第5の実施の形態では、コマンド制御部1320がコマンドキュー部1321、及び優先度設定レジスタ1322を有している点で第2の実施の形態と相違する。
図8は、第6の実施の形態に係るメモリコントローラの構成図である。図8に示したように、第6の実施の形態では、コマンド制御部1320の内部にライトデータバッファ1323を設けている。なお、図8に示したシステムバスインターフェース1200,1210,1220内のライトデータバッファ1201,1211,1221は、第1〜第5の実施の形態において設けることも可能である。
図9は、第7の実施の形態に係るメモリコントローラの構成図である。図9に示したように、第7の実施の形態では、メモリコントローラコア部1300にダイレクトリードデータバス1360を設けている。このダイレクトリードデータバス1360は、コマンド制御部1320を経由することなく、メモリインターフェース1400からメモリコントローラ内部システムバス1310へダイレクにリードデータを転送するものである。
図10は、第8の実施の形態に係るメモリコントローラの構成図である。第8の実施の形態では、図10に示したように、図9の第7の実施の形態の構成要素の他に、第4の実施の形態と同様に、メモリコントローラ内部インターフェースバス1330と、それに接続された調停回路1350を有している。
Claims (3)
- 複数のシステムバスで共有される共有メモリを制御するメモリコントローラにおいて、
複数のバスインターフェース部と、メモリコントローラコア部と、メモリインターフェース部を有し、
前記複数のバスインターフェース部は、前記複数のシステムバスからのコマンドを受け付け、前記メモリコントローラコア部が受信可能なコマンドに変換し、
前記メモリコントローラコア部は、前記複数のバスインターフェース部から受け付けたコマンドを前記メモリインターフェース部に発行するコマンド制御部を有し、
前記メモリインターフェース部は、前記メモリコントローラコア部から受け付けたコマンドを前記共有メモリに対するコマンドへ変換し、
更に、前記複数のバスインターフェース部と前記コマンド制御部との間でコマンドを授受する第1のバスと、
前記メモリインターフェース部からの読み出しデータを、前記コマンド制御部を介することなく前記第1のバスに転送するための第2のバスを有することを特徴とするメモリコントローラ。 - 更に、前記メモリインターフェース部を含む複数のメモリインターフェース部と前記コマンド制御部との間でコマンドを授受する第3のバスを有することを特徴とする請求項1に記載のメモリコントローラ。
- 前記コマンド制御部は、前記複数のバスインターフェース部からの書き込みデータを前記メモリインターフェース部に対して転送するためのバッファを有することを特徴とする請求項1に記載のメモリコントローラ。
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