JP4856379B2 - プロトコル変換仲裁回路、それを備えるシステムと信号変換仲裁方法 - Google Patents
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Description
図1を参照すると、システムボード100は、システム110と外部メモリ121とを備える。システム110は、メモリコントローラ111、AHB(Advanced High−performance Bus)114、APB(Advanced Peripheral Bus)ブリッジ117、APB 119、複数個のAHBマスタ112、115、AHBスレーブ116及びAPBスレーブ118を備える。
したがって、システムのシステムバスの負荷が減少するので、システムの性能が改善される。
以下、添付された図面を参照して本発明の望ましい実施例を説明することにより、本発明を詳細に説明する。各図面に付された同一参照符号は同一部材を示す。
図3を参照すると、システム300は、多重ポートメモリコントローラ310、複数個のモジュール320、346、360、複数個のプロトコル変換仲裁回路322−1、322−2、322−3、複数個のプロトコル変換回路340、350、364、システムバス370、及び複数個のバス324、334、336、338、342、344、348、352、354、356、358、362、366を備える。また、システム300は、少なくとも一つの外部メモリ(図示せず)と所定のデータを送受信するための少なくとも一つのデータ入出力ピン(図示せず)とを備える。
プロトコル変換仲裁回路322−1は、マスタ(例えば、モジュール1 320)とメモリコントローラ310の第1ポート312との間に接続される。
コントローラ328は、データ伝送制御器3281、アドレスデコーダ制御器3282、応答制御器3283、及びポート分配制御器3284を備える。
アドレスデコーダ制御器3282は、制御信号CNTR1のうち対応する少なくとも一つの制御信号に応答して、アドレスデコーダ330の動作を制御するための制御信号CNTR5をアドレスデコーダ330に出力する。
したがって、スレーブ310は、プロトコル変換仲裁回路322−1から出力される信号に基づいて、マスタ320がアクセスしようとする外部メモリをアクセスする。
プロトコル変換回路326は、スレーブのシステムバスで使われるプロトコルによる信号をマスタ320が使用するプロトコルによる信号に変換し、変換された信号をマスタに出力する。
各プロトコル変換仲裁回路322−1、322−2、322−3のプロトコル変換回路326は、対応するマスタ320、346、370が使用するプロトコルによる信号を受信し、受信された信号をスレーブ310のシステムバス(図示せず)が使用するプロトコルによる信号に変換する(903段階)。
スレーブ310は、受信された信号に基づいて、各マスタ320、346、370がアクセスしようとする外部メモリをアクセスする(907段階)。
図4を参照すると、システムは、メモリコントローラ310、複数個のプロトコル変換仲裁回路424−1、424−2、複数個のモジュール420−1ないし420−N、448、462、複数個のプロトコル変換回路438−1ないし438−N、466、システムバス370及び複数個のバスを備える。このシステムは、半導体チップで実現できる。
第1種プロトコルを使用するモジュール462は、対応するバス460、464を介してメモリコントローラ310のN+3番目ポート414と、1〜3プロトコル変換回路466との間に接続される。
仲裁器428は、各プロトコル変換回路426−1ないし426−Nから出力された信号CNTR1を受信し、受信された信号CNTR1に基づいて第1マスタ516−1にスレーブ310を使用できる優先順位を付与する。
370 システムバス
424−1 プロトコル変換仲裁回路
426−1,426−N,522−1,522−N,534 プロトコル変換回路
428 仲裁器
430 コントローラ
432 アドレスデコーダ
434 分配器
512−1,512−N,514 ポート
516−1,516−N,530 モジュール
518−1,518−N,526−1,526−N バス
Claims (19)
- 多重ポートメモリコントローラと対応するモジュールとの間または前記多重ポートメモリコントローラとシステムバスとの間に接続されるプロトコル変換仲裁回路において、
前記モジュールまたは前記システムバスが使用するプロトコルによる信号を受信し、受信された信号を前記多重ポートメモリコントローラのバスが使用するプロトコルによる信号に変換するプロトコル変換回路と、
前記多重ポートメモリコントローラのバスが使用するプロトコルによる信号に変換された信号を信号制御過程、信号仲裁過程、及び/または信号デコーディング過程を通じて再び前記多重ポートメモリコントローラが使用するプロトコルによる信号に変換するための変換仲裁回路と、を備え、
前記モジュールは前記システムバスを経ずに、前記多重ポートメモリコントローラを介して外部メモリにアクセスすることを特徴とするプロトコル変換仲裁回路。 - 前記変換仲裁回路は、
前記プロトコル変換回路から出力される制御信号とデータとを受信し、前記制御信号のうち少なくとも一つの制御信号に応答してアドレスデコーダ制御信号を出力するコントローラと、
前記アドレスデコーダ制御信号に応答して、前記プロトコル変換回路から出力されるアドレスをデコーディングし、前記モジュールがアクセスしようとする前記外部メモリについての情報を出力するアドレスデコーダと、
前記プロトコル変換回路から出力されるアドレス、前記コントローラから出力される制御信号と前記データ、及び前記アドレスデコーダから出力される前記外部メモリについての情報を受信し、受信された信号に基づいて前記多重ポートメモリコントローラで使われるプロトコルによる信号を出力する分配器と、を備えることを特徴とする請求項1に記載のプロトコル変換仲裁回路。 - 前記コントローラは、
前記プロトコル変換回路から出力される制御信号のうち少なくとも一つの第1制御信号に応答して、前記プロトコル変換回路から出力されるデータを前記分配器へ伝送するか、または前記分配器から入力されるデータを前記プロトコル変換回路へ伝送するデータ伝送制御器と、
前記プロトコル変換回路から出力される制御信号のうち少なくとも一つの第2制御信号に応答して、前記アドレスデコーダ制御信号を出力するアドレスデコーダ制御器と、
前記プロトコル変換回路から出力される制御信号のうち少なくとも一つの第3制御信号に応答するか、または前記分配器から出力される制御信号のうち少なくとも一つの制御信号に応答して、前記モジュールがアクセスしようとする前記外部メモリの状態に関連した情報を受信し、受信された情報を前記プロトコル変換回路へ伝送する応答制御器と、
前記プロトコル変換回路から出力される制御信号のうち少なくとも一つの第4制御信号に応答して、前記分配器の動作を制御するための制御信号を発生させるポート分配制御器と、を備えることを特徴とする請求項2に記載のプロトコル変換仲裁回路。 - 多重ポートメモリコントローラと対応するモジュールとの間または前記多重ポートメモリコントローラとシステムバスとの間に接続されるプロトコル変換仲裁回路における信号変換仲裁方法であって、
前記プロトコル変換仲裁回路は、
プロトコル変換回路と変換仲裁回路とを備え、
前記プロトコル変換回路が前記モジュールで使われるプロトコルによる信号を受信する段階と、
前記プロトコル変換回路が、受信された信号を前記多重ポートメモリコントローラのバスが使用するプロトコルによる信号に変換する段階と、
前記変換仲裁回路が、前記プロトコル変換回路から出力される信号を信号制御過程、信号仲裁過程、及び/または信号デコーディング過程を通じて再び前記多重ポートメモリコントローラで使われるプロトコルによる信号に変換する段階と、を備え、前記モジュールは前記システムバスを経ずに、前記多重ポートメモリコントローラを介して外部メモリにアクセスすることを特徴とする信号変換仲裁方法。 - 前記多重ポートメモリコントローラで使われるプロトコルによる信号に変換する段階は、
前記変換仲裁回路が前記プロトコル変換回路から出力される前記制御信号のうち少なくとも一つの制御信号に応答して、アドレスデコーダ制御信号を出力する段階と、
前記変換仲裁回路が前記アドレスデコーダ制御信号に基づいて、前記プロトコル変換回路から出力されるアドレスをデコーディングし、前記モジュールがアクセスしようとする前記外部メモリについての情報を出力する段階と、
前記変換仲裁回路が前記プロトコル変換回路から出力される前記アドレス、前記制御信号とデータ、及び前記外部メモリについての情報を受信し、受信された信号に基づいて前記多重ポートメモリコントローラで使われるプロトコルによる信号を出力する段階と、を備えることを特徴とする請求項4に記載の信号変換仲裁方法。 - システムバスと多重ポートメモリコントローラとに接続されたモジュールが前記多重ポートメモリコントローラを介して外部メモリをアクセスする方法において、
前記モジュールが前記外部メモリをアクセスするために、前記モジュールで使われるプロトコルによる信号を出力する段階と、
前記モジュールで使われるプロトコルによる信号を受信し、受信された信号を前記多重ポートメモリコントローラのバスが使用するプロトコルによる信号に変換する段階と、
制御信号に基づいて変換された信号をデコーディングし、前記多重ポートメモリコントローラで使われるプロトコルによる信号に変換する段階と、
前記多重ポートメモリコントローラが自身のプロトコルによる信号に基づいて、前記モジュールがアクセスしようとする前記外部メモリをアクセスする段階と、を備え、前記モジュールは前記システムバスを経ずに、前記多重ポートメモリコントローラを介して外部メモリにアクセスすることを特徴とするモジュールが多重ポートメモリコントローラを介して外部メモリをアクセスする方法。 - システムバスと多重ポートメモリコントローラとに接続されたモジュールと、
複数個のプロトコル変換回路と、
前記複数個のプロトコル変換回路のそれぞれから出力される信号を受信し、受信された信号を仲裁し、仲裁結果に相応する信号を多重ポートメモリコントローラが使用するプロトコルによる信号に変換するための変換仲裁回路と、を備え、
前記複数個のプロトコル変換回路のそれぞれは、対応するモジュールが使用するプロトコルによる信号を受信し、受信された信号を前記多重ポートメモリコントローラのバスが使用するプロトコルによる信号に変換し、前記モジュールは前記システムバスを経ずに、前記多重ポートメモリコントローラを介して外部メモリにアクセスすることを特徴とするプロトコル変換仲裁回路。 - 前記変換仲裁回路は、
前記プロトコル変換回路のそれぞれから出力される制御信号のうち少なくとも一つの第1制御信号を受信し、受信された少なくとも一つの第1制御信号に基づいてコントローラ制御信号を発生させる仲裁器と、
前記仲裁器から出力された前記コントローラ制御信号と前記プロトコル変換回路のそれぞれから出力される前記制御信号のうち、少なくとも一つの第2制御信号に基づいて入力端に入力されるデータを出力端へ伝送し、アドレスデコーダ制御信号を発生させるコントローラと、
前記アドレスデコーダ制御信号に応答して、前記プロトコル変換回路のうち対応するプロトコル変換回路から出力されるアドレスをデコーディングし、対応する前記モジュールがアクセスしようとする外部メモリについての情報を出力するアドレスデコーダと、
前記多重ポートメモリコントローラの複数個のポートのそれぞれと1対1に対応する入出力ポートを備え、前記アドレス、前記コントローラから出力される制御信号とデータ、及び前記アドレスデコーダから出力される前記外部メモリについての情報に基づいて、前記プロトコル変換回路から出力された信号を書き込み出力ポートのうち対応する入出力ポートを介して、前記多重ポートメモリコントローラが使用するプロトコルによる信号として出力する分配器と、を備えることを特徴とする請求項7に記載のプロトコル変換仲裁回路。 - 前記コントローラは、
対応する前記第2制御信号と前記コントローラ制御信号のうち対応する制御信号に応答して、対応するプロトコル変換回路から出力されるデータを前記分配器へ伝送するか、または前記分配器から入力されるデータを前記プロトコル変換回路へ伝送するデータ伝送制御器と、
対応する前記第2制御信号と前記コントローラ制御信号のうち対応する制御信号に応答して、前記アドレスデコーダ制御信号を出力するアドレスデコーダ制御器と、
対応する前記第2制御信号と前記コントローラ制御信号のうち対応する制御信号に応答するか、または前記分配器から出力される制御信号のうち少なくとも一つの制御信号に応答して、対応するモジュールがアクセスしようとする前記外部メモリに関連した情報を受信し、受信された情報を前記プロトコル変換回路へ伝送する応答制御器と、
対応する前記第2制御信号と前記コントローラ制御信号のうち対応する制御信号に応答して、書き込み出力ポートのそれぞれの動作を制御するための制御信号を発生させるポート分配制御器と、を備えることを特徴とする請求項8に記載のプロトコル変換仲裁回路。 - 複数個のプロトコル変換回路のそれぞれが、システムバスに接続されたモジュールから対応するモジュールで使われるプロトコルによる信号を受信する段階と、
前記複数個のプロトコル変換回路のそれぞれが、受信された信号を多重ポートメモリコントローラのバスで使われるプロトコルによる信号に変換する段階と、
制御信号に基づいて変換された信号を仲裁し、その仲裁結果に基づいてデコーディングし、前記多重ポートメモリコントローラのバスで使われるプロトコルによる信号を前記多重ポートメモリコントローラで使われるプロトコルによる信号に変換する段階と、を備え、前記モジュールは前記システムバスを経ずに、前記多重ポートメモリコントローラを介して外部メモリにアクセスすることを特徴とする信号変換仲裁方法。 - システムバスに接続された対応するモジュールが多重ポートメモリコントローラを介して外部メモリをアクセスする方法において、
複数個のモジュールのそれぞれが、前記外部メモリをアクセスするために自身が使用するプロトコルによる信号を出力する段階と、
複数個のプロトコル変換回路のそれぞれが、対応するモジュールが使用するプロトコルによる信号を受信し、受信された信号を前記多重ポートメモリコントローラのバスが使用するプロトコルによる信号に変換する段階と、
制御信号に基づいて変換された信号を仲裁してデコーディングし、その結果として前記多重ポートメモリコントローラで使われるプロトコルによる信号に変換する段階と、
前記多重ポートメモリコントローラが自身のプロトコルによる信号に基づいて、対応するモジュールがアクセスしようとする前記外部メモリをアクセスする段階と、を備え、前記モジュールは前記システムバスを経ずに、前記多重ポートメモリコントローラを介して前記外部メモリにアクセスすることを特徴とするモジュールが多重ポートメモリコントローラを介して外部メモリをアクセスする方法。 - 複数個のプロトコル変換回路と、前記複数個のプロトコル変換回路のそれぞれは、システムバスに接続されたモジュールから対応するモジュールが使用するプロトコルによる信号を受信し、受信された信号を多重ポートメモリコントローラのバスが使用するプロトコルによる信号に変換し、
前記複数個のプロトコル変換回路のそれぞれから出力される信号を受信し、受信された信号に基づいて制御信号を出力する仲裁器と、
前記複数個のプロトコル変換回路のそれぞれから出力される信号と、前記仲裁器から出力される前記制御信号とに基づいて、前記複数個のプロトコル変換回路のそれぞれから出力された前記多重ポートメモリコントローラのバスが使用するプロトコルによる信号を、前記多重ポートメモリコントローラが使用するプロトコルによる信号に変換するための変換仲裁回路と、を備え、前記モジュールは前記システムバスを経ずに、前記多重ポートメモリコントローラを介して外部メモリにアクセスすることを特徴とするプロトコル変換仲裁回路。 - 前記変換仲裁回路は、
前記仲裁器から出力された前記制御信号と、前記プロトコル変換回路のうち対応するプロトコル変換回路から出力される制御信号のうち、対応する少なくとも一つの制御信号に基づいて入力端に入力されるデータを出力端へ伝送し、アドレスデコーダ制御信号を発生させるコントローラと、
前記アドレスデコーダ制御信号に応答して、前記プロトコル変換回路のうち対応するプロトコル変換回路から出力されるアドレスをデコーディングし、前記対応するモジュールがアクセスしようとする前記外部メモリについての情報を出力するアドレスデコーダと、
前記多重ポートメモリコントローラの複数個のポートのそれぞれと対応する入出力ポートを備え、前記プロトコル変換回路から出力されるアドレス、前記コントローラから出力される制御信号とデータ、及び前記アドレスデコーダから出力される前記外部メモリについての情報に基づいて、書き込み出力ポートのうち対応する入出力ポートを介して、前記多重ポートメモリコントローラが使用するプロトコルによる信号を出力する分配器と、を備えることを特徴とする請求項12に記載のプロトコル変換仲裁回路。 - 複数個のポートを備えるメモリコントローラ、モジュール、及びシステムバスを備えるシステムにおいて、前記システムは、
前記複数個のポートのうち第1ポートと前記モジュールとの間に接続される第1プロトコル変換仲裁回路と、
前記複数個のポートのうち第2ポートと前記システムバスとの間に接続される第2プロトコル変換仲裁回路と、を備え、
前記第1プロトコル変換仲裁回路は、前記モジュールで使われるプロトコルによる信号を受信し、受信された信号を前記メモリコントローラのバスで使われるプロトコルによる信号に変換する第1プロトコル変換回路と、
前記第1プロトコル変換回路の出力信号を、前記メモリコントローラで使われるプロトコルによる信号に変換するための第1変換仲裁回路と、を備え、
前記第2プロトコル変換仲裁回路は、前記システムバスで使われるプロトコルによる信号を受信し、受信された信号を前記メモリコントローラのバスが使用するプロトコルによる信号に変換する第2プロトコル変換回路と、
前記第2プロトコル変換回路の出力信号を、前記メモリコントローラが使用するプロトコルによる信号に変換するための第2変換仲裁回路と、を備え、前記モジュールは前記システムバスを経ずに、前記メモリコントローラを介して外部メモリにアクセスすることを特徴とするシステム。 - 前記第1変換仲裁回路は、
前記第1プロトコル変換回路から出力される制御信号とデータとを受信し、前記制御信号のうち少なくとも一つの制御信号に応答して、アドレスデコーダ制御信号を出力するコントローラと、
前記アドレスデコーダ制御信号に応答して、前記第1プロトコル変換回路から出力されるアドレスをデコーディングし、前記モジュールがアクセスしようとする前記外部メモリについての情報を出力するアドレスデコーダと、
前記第1プロトコル変換回路から出力されるアドレス、前記コントローラから出力される制御信号とデータ、及び前記アドレスデコーダから出力される前記外部メモリについての情報を受信し、それらに基づいて前記メモリコントローラが使用するプロトコルによる信号を出力する分配器と、を備えることを特徴とする請求項14に記載のシステム。 - 複数個のポートを備えるメモリコントローラと、
システムバスと、
複数個のモジュールと、
複数個のポートを備えるプロトコル変換仲裁回路と、
前記メモリコントローラの対応するポートと、前記プロトコル変換仲裁回路の対応するポートとの間に1対1に接続される複数個の第1バスと、
前記複数個のモジュールのそれぞれと、前記プロトコル変換回路の対応するポートとの間に1対1に接続される複数個の第2バスと、を備え、
前記プロトコル変換仲裁回路は、
複数個のプロトコル変換回路と、
前記複数個のプロトコル変換回路のそれぞれから出力される信号を受信し、受信された信号を仲裁し、仲裁結果に相応する信号を前記メモリコントローラで使われるプロトコルによる信号に変換するための変換仲裁回路と、を備え、
前記複数個のプロトコル変換回路のそれぞれは、前記複数個のモジュールのうち対応するモジュールで使われるプロトコルによる信号を受信し、受信された信号を前記メモリコントローラのバスが使用するプロトコルによる信号に変換し、前記モジュールは前記システムバスを経ずに、前記メモリコントローラを介して外部メモリにアクセスすることを特徴とするシステム。 - 前記変換仲裁回路は、
前記プロトコル変換回路のそれぞれから出力される制御信号のうち少なくとも一つの第1制御信号を受信し、受信された第1制御信号に基づいてコントローラ制御信号を発生させる仲裁器と、
前記仲裁器から出力された前記コントローラ制御信号と、前記プロトコル変換回路のそれぞれから出力される前記制御信号のうち少なくとも一つの第2制御信号に基づいて、所定のデータを伝送し、アドレスデコーダ制御信号を発生させるコントローラと、
前記アドレスデコーダ制御信号に応答して、前記プロトコル変換回路のそれぞれから出力されるアドレスをデコーディングし、対応する前記モジュールがアクセスしようとする前記外部メモリについての情報を出力するアドレスデコーダと、
前記メモリコントローラの複数個のポートのそれぞれと対応する入出力ポートを備え、前記プロトコル変換回路から出力されるアドレス、前記コントローラから出力される制御信号とデータ、及び前記アドレスデコーダから出力される前記外部メモリについての情報に基づいて、書き込み出力ポートのうち対応する入出力ポートを介して、前記メモリコントローラが使用するプロトコルによる信号を出力する分配器と、を備えることを特徴とする請求項16に記載のシステム。 - 前記複数個のモジュールのそれぞれで使われるプロトコルは、少なくとも一つ以上の相異なるプロトコルであることを特徴とする請求項16に記載のシステム。
- 前記複数個のモジュールのそれぞれで使われるプロトコルは、同一のプロトコルであることを特徴とする請求項16に記載のシステム。
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