KR102012699B1 - 다중 버스 시스템 및 이를 포함하는 반도체 시스템 - Google Patents

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Abstract

다중 버스 시스템 및 이를 포함하는 반도체 시스템이 제공된다. 상기 다중 버스 시스템은 제1 계층 버스, 상기 제1 계층 버스의 하위에 연결되는 제2 계층 버스, 상기 제1 계층 버스 및 상기 제2 계층 버스와 연결된 데이터 패스를 갖는 적어도 하나의 마스터 장치, 및 상기 적어도 하나의 마스터 장치를 상기 제1 계층 버스 및 상기 제2 계층 버스 중 어느 하나의 버스에 선택적으로 연결하는 디코더를 포함한다.

Description

다중 버스 시스템 및 이를 포함하는 반도체 시스템{Multi bus system and semiconductor system comprising thereof}
본 발명은 다중 버스 시스템 및 이를 포함하는 반도체 시스템에 관한 것이다.
시스템 온 칩(System on Chip; SoC)의 크기가 커짐에 따라, 다양한 버스 프로토콜들을 사용하는 IP(Intellectual Property)들이 하나의 칩에 집적되게 되었다. 그리고, SoC를 사용하는 다양한 응용 프로그램들의 존재로 인해서, 버스 구조는 정적 구조에서 동적 구조로 점차적으로 변화되어 왔다. 특히, 하나의 하드웨어 버스 구조에서, 마스터 장치들의 성능을 상황에 따라 제한함으로써, 다양한 응용 프로그램에 대응할 수 있도록 하였다.
종래의 버스 구조에서는 하나의 마스터 장치가 하나의 버스에 고정되어 연결되어 있다. 이에 따라, 마스터 장치들 간의 데이터 이동의 중재는, 하나의 버스에 연결되어 있는 마스터 장치들 사이에서만 수행되었다. 이런 경우, 다중 버스 시스템에서, 하위 계층의 버스에 연결된 마스터 장치는, 하위 계층의 버스의 중재기에 의해 높은 우선순위를 부여 받더라도, 상위 계층의 버스의 중재기의 중재를 다시 거쳐야 하기 때문에, 전체적인 우선순위에 있어서 불이익이 있다.
본 발명이 해결하려는 과제는, 하나의 마스터 장치가 둘 이상의 버스에 연결가능하고, 디코더에 의해 상기 마스터 장치가 어느 하나의 버스에 연결되어 사용될 수 있도록 하는 다중 버스 시스템을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 하나의 마스터 장치가 둘 이상의 버스에 연결가능하고, 디코더에 의해 상기 마스터 장치가 어느 하나의 버스에 연결되어 사용될 수 있도록 하는 다중 버스 시스템을 포함하는 반도체 시스템을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 다중 버스 시스템의 일 태양은 제1 계층 버스, 상기 제1 계층 버스의 하위에 연결되는 제2 계층 버스, 상기 제1 계층 버스 및 상기 제2 계층 버스와 연결된 데이터 패스를 갖는 적어도 하나의 마스터 장치, 및 상기 적어도 하나의 마스터 장치를 상기 제1 계층 버스 및 상기 제2 계층 버스 중 어느 하나의 버스에 선택적으로 연결하는 디코더를 포함한다.
본 발명의 몇몇 실시예에서, 상기 적어도 하나의 마스터 장치는 제1 구간에서 상기 제1 계층 버스의 중재기에 의해서 우선순위가 관리되고 상기 제2 계층 버스의 중재기에 의해서는 우선순위가 관리되지 않되, 제2 구간에서 상기 제1 계층 버스의 상기 중재기 및 상기 제2 계층 버스의 상기 중재기에 의해서 우선순위가 관리될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 계층 버스의 하위 및 상기 제2 계층 버스의 상위에 연결되는 제3 계층 버스를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 적어도 하나의 마스터 장치는 상기 제3 계층 버스와 연결된 데이터 패스를 갖고, 상기 디코더는 상기 적어도 하나의 마스터 장치를 상기 제1 계층 버스, 상기 제2 계층 버스 및 상기 제3 계층 버스 중 어느 하나의 버스에 선택적으로 연결할 수 있다.
본 발명의 몇몇 실시예에서, 상기 적어도 하나의 마스터 장치는 제2 구간에서 상기 제1 계층 버스의 상기 중재기, 상기 제2 계층 버스의 상기 중재기 및 상기 제3 계층 버스의 중재기에 의해 우선순위가 관리될 수 있다.
본 발명의 몇몇 실시예에서, 상기 적어도 하나의 마스터 장치는 제3 구간에서 상기 제1 계층 버스의 상기 중재기 및 상기 제3 계층 버스의 상기 중재기에 의해 우선순위가 관리되고, 상기 제2 계층 버스의 상기 중재기에 의해 우선순위가 관리되지 않을 수 있다.
본 발명의 몇몇 실시예에서, 상기 디코더는 상기 제1 계층 버스 및 상기 제2 계층 버스와, 상기 적어도 하나의 마스터 장치 사이 상기 데이터 패스 상에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 디코더는 상기 적어도 하나의 마스터 장치의 사용량에 따라 상기 제1 계층 버스 및 상기 제2 계층 버스 중 어느 하나의 버스에 선택적으로 연결할 수 있다.
본 발명의 몇몇 실시예에서, 상기 적어도 하나의 마스터 장치의 사용량을 측정하고, 상기 측정 결과에 따라 상기 제1 계층 버스 및 상기 제2 계층 버스 중 어느 하나의 버스를 선택하는 선택 신호를 상기 디코더에 전송하는 모니터를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 계층 버스와 상기 디코더 사이 상기 데이터 패스 상에 배치되어 데이터 프로토콜을 변환하는 버스 브리지를 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다중 버스 시스템의 다른 태양은 제1 계층 버스, 상기 제1 계층 버스의 하위에 연결되는 제2 계층 버스, 상기 제1 계층 버스 및 상기 제2 계층 버스 중 어느 하나의 버스에 연결 가능한 적어도 하나의 마스터 장치, 상기 적어도 하나의 마스터 장치를 상기 제1 계층버스 및 상기 제2 계층 버스 중 어느 하나의 버스에 선택적으로 연결하는 디코더, 및 상기 제2 계층 버스와 상기 디코더 사이에 배치되어 데이터 프로토콜을 변환하는 버스 브리지를 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 계층 버스의 하위 및 상기 제2 계층 버스의 상위에 연결되는 제3 계층 버스를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 적어도 하나의 마스터 장치는 상기 제1 계층 버스, 상기 제2 계층 버스 및 상기 제3 계층 버스 중 어느 하나의 버스에 연결 가능하고, 상기 디코더는 상기 적어도 하나의 마스터 장치를 상기 제1 계층 버스, 상기 제2 계층 버스 및 상기 제3 계층 버스 중 어느 하나의 버스에 선택적으로 연결할 수 있다.
본 발명의 몇몇 실시예에서, 상기 버스 브리지는 상기 제2 계층 버스와 상기 디코더 사이, 및 상기 제3 계층 버스와 상기 디코더 사이에 배치되어 데이터 프로토콜을 변환할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 시스템의 일 태양은 데이터를 처리하는 시스템 온 칩(SoC)를 포함하고, 상기 SoC의 다중 버스 시스템은 제1 계층 버스와, 상기 제1 계층 버스의 하위에 연결되는 제2 계층 버스와, 제1 계층 버스 및 상기 제2 계층 버스와 연결된 데이터 패스를 갖는 적어도 하나의 마스터 장치와, 상기 적어도 하나의 마스터 장치를 상기 제1 계층 버스 및 상기 제2 계층 버스 중 어느 하나의 버스에 선택적으로 연결하는 디코더를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 다중 버스 시스템을 설명하기 위한 도면이다.
도 2 내지 도 3은 도 1의 다중 버스 시스템에서 중재 방법을 변경하는 것을 설명하기 위한 도면이다.
도 4는 본 발명의 제2 실시예에 따른 다중 버스 시스템을 설명하기 위한 도면이다.
도 5는 본 발명의 제3 실시예에 따른 다중 버스 시스템을 설명하기 위한 도면이다.
도 6은 본 발명의 제4 실시예에 따른 다중 버스 시스템을 설명하기 위한 도면이다.
도 7은 본 발명의 제5 실시예에 따른 다중 버스 시스템을 설명하기 위한 도면이다.
도 8은 본 발명의 제6 실시예에 따른 다중 버스 시스템을 설명하기 위한 도면이다.
도 9는 본 발명의 몇몇 실시예에 따른 다중 버스 시스템을 포함하는 반도체 시스템을 설명하기 위한 도면이다.
도 10은 본 발명의 몇몇 실시예에 따른 다중 버스 시스템을 포함하는 반도체 시스템의 응용예를 설명하기 위한 도면이다.
도 11은 본 발명의 몇몇 실시예에 따른 다중 버스 시스템을 포함하는 반도체 시스템의 다른 응용예를 설명하기 위한 도면이다.
도 12는 본 발명의 몇몇 실시예에 따른 다중 버스 시스템을 포함하는 반도체 시스템의 또 다른 응용예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하기로 한다.
도 1은 본 발명의 제1 실시예에 따른 다중 버스 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 다중 버스 시스템(1)은 복수 계층의 버스가 연결되어, 확장된 버스 시스템으로 구성된다. 다중 버스 시스템(1)은 상위 계층 버스(Upper Layer Bus; 10), 상위 계층 버스(10)의 하위에 연결되는 하위 계층 버스(Lower Layer Bus; 20)를 포함한다.
상위 계층 버스(10)의 데이터 프로토콜은 제1 프로토콜로 운영되고, 하위 계층 버스(20)의 데이터 프로토콜은 제2 프로토콜로 운영될 수 있다. 예시적으로, 상위 계층 버스(10)와 하위 계층 버스(20)는 Wishbone, AHB(Advanced High-performance Bus), APS(Advanced Peripheral Bus), ASB(Advanced System Bus), AMBA(Advanced Microcontroller Bus Architecture), Aurora, CoreConnect Bus, OCP(Open Core Protocol), STBus, STNoC, EIB(Element Interconnect Bus) 등의 프로토콜로 운영될 수 있으나, 이에 한정되는 것은 아니다.
예시적으로, 본 발명의 제1 실시예에 따른 다중 버스 시스템(1)에서는, 제1 프로토콜과 제2 프로토콜이 서로 동일한 것으로 가정하고, 이에 따라 후술하는 버스 브리지를 포함하지 않을 수 있다.
상위 계층 버스(10)에는 제1 마스터 장치(Master 1; 14), 제2 마스터 장치(Master 2; 15), 제1 슬레이브 장치(Slave 1; 12), 제2 슬레이브 장치(Slave 2; 13)가 병렬로 연결된다. 각 마스터 장치들(14, 15)은 상위 계층 버스(10)를 사용하여, 다른 마스터 장치(14, 15) 또는 슬레이브 장치(12, 13)에 데이터(또는 커맨드)를 전송하거나, 전송받을 수 있다. 마스터 장치들(14, 15)은 우선순위에 따라 순차적으로 상위 계층 버스(10)를 점유하여 사용할 수 있다.
예시적으로, 마스터 장치들(14, 15)은 프로세서 유닛(processor unit), 디지털 신호 프로세서(digital signal processor) 또는 DMA(Direct Memory Access) 컨트롤러일 수 있고, 슬레이브 장치들(12, 13)은 마스터 장치들(14, 15)로부터 전송받은 데이터를 처리하는 RAM(Random Access Memory), ROM(Read Only Memory), SDRAM(Synchronous Dynamic RAM), RDRAM(Rambus DRAM) 등의 메모리 장치, USB(Universal Serial Bus), UART(Universal Asynchronous Receiver Transmitter) 등의 입출력 장치 또는 기타 주변 장치일 수 있다.
상위 계층 버스(10)에는 상위 계층 버스 중재기(Upper Layer Bus Arbiter; 11)가 연결된다. 상위 계층 버스 중재기(11)는 상위 계층 버스(10)에 연결되는 마스터 장치들의 우선순위를 관리한다.
예시적으로, 상위 계층 버스 중재기(11)는 마스터 장치들로부터 버스 사용 요청(예를 들어, REQ 신호)을 전송받을 수 있다. 그리고, 마스터 장치들이 버스를 사용할 수 있도록, 마스터 장치들 간의 우선순위를 부여하고, 선택적으로 어느 하나의 마스터 장치에게 버스 사용 권한(예를 들어, GNT 신호)을 할당할 수 있다.
예시적으로, 상위 버스 중재기(11)는 고정 우선순위 방식(fixed priority scheduling)에 따라, 마스터 장치들에게 고정된 우선순위를 부여할 수 있다. 또는 상위 버스 중재기(11)는 라운드 로빈 우선순위 방식(round robin priority scheduling)에 따라, 마스터 장치들에게 시간에 따른 유동적인 우선순위를 부여할 수도 있다. 이 경우, 상위 계층 버스 중재기(11)는 각 마스터 장치들의 버스 사용 빈도를 모니터링하고, 이를 기초로 마스터 장치들에게 우선순위를 부여할 수 있다. 또는, 상위 계층 버스 중재기(11)는 QoS(Quality of Service)에 기초하여 우선순위를 관리할 수도 있다. 또는, 상위 계층 버스 중재기(11)는 내장된 제어 프로그램에 따라 마스터 장치들의 우선순위를 관리할 수도 있다.
상위 계층 버스 중재기(11)의 중재는 다중 버스 시스템(1)에 전원이 인가되는 때에, 또는 필요한 때에 수행될 수 있다. 상위 계층 버스 중재기(11)는 버스 사용 요청을 전송한 마스터 장치들만을 중재하거나, 모든 마스터 장치들을 일괄적으로 중재할 수도 있다.
하위 계층 버스(20)에는 제4 마스터 장치(Master 4; 22), 제5 마스터 장치(Master 5; 23)가 병렬로 연결된다. 각 마스터 장치들(22, 23)은 하위 계층 버스(20)를 사용하여, 다른 마스터 장치(22, 23)에 데이터(또는 커맨드)를 전송하거나, 전송받을 수 있다. 마스터 장치들(22, 23)은 우선순위에 따라 순차적으로 하위 계층 버스(20)를 점유하여 사용할 수 있다.
예시적으로, 마스터 장치들(22, 23)은 프로세서 유닛(processor unit), 디지털 신호 프로세서(digital signal processor) 또는 DMA(Direct Memory Access) 컨트롤러일 수 있다.
하위 계층 버스(20)에는 하위 계층 버스 중재기(Lower Layer Bus Arbiter; 21)가 연결된다. 하위 계층 버스 중재기(21)는 하위 계층 버스(20)에 연결되는 마스터 장치들의 우선순위를 관리한다. 예시적으로, 하위 계층 버스 중재기(21)는 앞서 설명한 상위 계층 버스 중재기(11)와 실질적으로 동일한 방식으로, 마스터 장치들 간의 우선순위를 부여하고, 선택적으로 어느 하나의 마스터 장치에게 버스 사용 권한을 할당할 수 있다.
또한, 도 1의 다중 버스 시스템(1)에서 상위 계층 버스(10)와 하위 계층 버스(20)가 연결되므로, 각 마스터 장치들(14, 15, 22, 23)은 직접 연결되지 않은 다른 계층의 버스를 사용하여, 다른 계층의 버스에 연결된 마스터 장치 또는 슬레이브 장치에 데이터(또는 커맨드)를 전송하거나, 전송받을 수 있다. 이 경우, 각 마스터 장치들(14, 15, 22, 23)은 앞서 설명한 바와 같이, 사용하고자 하는 다른 계층의 버스 중재기(11 또는 21)로부터 우선순위를 부여받고, 우선순위에 따라 순차적으로 그 계층의 버스를 점유하여 사용할 수 있다.
제3 마스터 장치(Master 3; 31)는 상위 계층 버스(10) 및 하위 계층 버스(20)에 병렬로 연결 가능하도록 구성된다. 제3 마스터 장치(31)는 상위 계층 버스(10)에 직접(directly) 연결된 데이터 패스(PA)와 하위 계층 버스(20)에 연결된 데이터 패스(PB)를 가질 수 있다. 이를 통해, 제3 마스터 장치(31)는 상위 계층 버스(10)에 직접 연결되거나, 하위 계층 버스(20)를 경유하여 상위 계층 버스(10)에 연결될 수 있다.
제3 마스터 장치(31)는 상위 계층 버스(10)를 사용하여 데이터를 전송하거나 전송받을 경우, 다른 마스터 장치들(14, 15)과 마찬가지로, 우선순위에 따라 상위 계층 버스(10)를 점유하여 사용할 수 있다. 따라서, 상위 계층 버스 중재기(11)로부터 우선순위를 부여받고, 버스 사용 권한을 할당받아야 한다. 또한, 제3 마스터 장치(31)는 하위 계층 버스(20)를 사용하여 데이터를 전송하거나 전송받을 경우, 다른 마스터 장치들(22, 23)과 마찬가지로, 우선순위에 따라 하위 계층 버스(20)를 점유하여 사용할 수 있다. 따라서, 하위 계층 버스 중재기(21)로부터 우선순위를 부여받고, 버스 사용 권한을 할당받아야 한다.
예시적으로, 제3 마스터 장치(31)는 프로세서 유닛(processor unit), 디지털 신호 프로세서(digital signal processor) 또는 DMA(Direct Memory Access) 컨트롤러일 수 있다.
상위 계층 버스(10) 및 하위 계층 버스(20)와, 제3 마스터 장치(31) 사이 데이터 패스 상에는 디코더(Decoder; 30)가 배치될 수 있다. 도 1에서는 하나의 디코더(30)가, 상위 계층 버스(10) 및 제3 마스터 장치(31) 사이를 연결하는 데이터 패스(PA)와, 하위 계층 버스(20) 및 제3 마스터 장치(31) 사이를 연결하는 데이터 패스(PB)에 걸쳐 배치되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 디코더(30)는 제3 마스터 장치(31)를 상위 계층 버스(10) 및 하위 계층 버스(20) 중 어느 하나의 버스에 선택적으로 연결하도록 구성된다. 예시적으로, 디코더(30)는 2x1 디코더일 수 있으나, 이에 한정되는 것은 아니다.
한편, 도 1의 다중 버스 시스템(1)은 앞서 설명한 구성 요소들 이외에 잘 알려진 다른 구성 요소들을 더 포함할 수 있다. 예시적으로, 실제 사용시 다중 버스 시스템(1)의 하위 계층 버스(20)에도 하나 이상의 슬레이브 장치를 연결시킬 수 있다. 또한, 다중 버스 시스템(1) 마스터 장치들의 개수를 필요한 범위 내에서 추가하거나 감축시킬 수 있다.
이하에서는 도 1의 다중 버스 시스템(1)에서 디코더(30)의 출력 선택에 의해 마스터 장치의 중재 방법을 동적으로 변경하는 것을 설명하기로 한다. 도 2 내지 도 3은 도 1의 다중 버스 시스템에서 중재 방법을 변경하는 것을 설명하기 위한 도면이다. 도 2 내지 도 3에서는 제3 마스터 장치(31)가 상위 계층 버스(10)에 연결된 어느 하나의 슬레이브 장치(12, 13)에 액세스 하는 것을 가정하여 설명하기로 한다.
도 2를 참조하면, 제1 구간에서, 디코더(30)가 제3 마스터 장치(31)를 하위 계층 버스(20)에 연결하는 경우를 도시한다. 이 경우, 제3 마스터 장치(31)는 하위 계층 버스 중재기(21)에 의해 우선순위를 부여받기 위해서, 하위 계층 버스(20)에 연결된 다른 마스터 장치들(22, 23)과 경합(競合)해야 한다.
다음으로, 하위 계층 버스 중재기(21)에 의해 높은 우선순위를 부여 받더라도, 상위 계층 버스(10)에 연결된 마스터 장치들(14, 15) 또는 슬레이브 장치들(12, 13)에 액세스하기 위해서는, 제3 마스터 장치(31)는 상위 계층 버스 중재기(11)의 중재를 다시 거쳐야 한다. 즉, 제3 마스터 장치(31)는 상위 계층 버스 중재기(11)에 의해 우선순위를 부여받기 위해서, 상위 계층 버스(10)에 연결된 다른 마스터 장치들(14, 15)과 다시 경합해야 한다. 이에 따라, 하위 계층 버스(20)에 연결된 제3 마스터 장치(31)는, 상위 계층 버스(10)에 연결된 마스터 장치들과 비교하여, 전체적인 우선순위에 있어서 불이익이 있을 수 있다. 그러나, 제3 마스터 장치(31)의 데이터량이 나머지 마스터 장치들에 비해서 상대적으로 작은 경우에, 이와 같은 우선순위의 불이익은 크게 문제되지 않을 수 있다.
도 3을 참조하면, 제2 구간에서, 디코더(30)가 제3 마스터 장치(31)를 상위 계층 버스(10)에 직접 연결하는 경우를 도시한다. 이 경우, 상위 계층 버스(10)에 연결된 마스터 장치들(14, 15) 또는 슬레이브 장치들(12, 13)에 액세스하기 위해서, 제3 마스터 장치(31)는 상위 계층 버스 중재기(11)의 중재만을 거치면 된다. 즉, 제3 마스터 장치(31)는 상위 계층 버스 중재기(11)에 의해 우선순위를 부여받기 위해서, 상위 계층 버스(10)에 연결된 다른 마스터 장치들(14, 15)과 경합하기만 하면 된다. 제3 마스터 장치(31)는 하위 계층 버스 중재기(21)의 중재를 거칠 필요가 없다. 이에 따라, 제3 마스터 장치(31)는 우선순위에 있어서 손해를 보지 않고, 제1 구간보다 전체적으로 높은 우선순위를 부여받을 수 있다.
따라서, 본 발명의 실시예에 따른 다중 버스 시스템에 의하면, 마스터 장치의 중재 방법, 즉 우선순위 결정 방법을 선택적으로, 그리고 비교적 간단하게 변경하여, 마스터 장치의 데이터량을 분산시킬 수 있다. 예시적으로, 어느 마스터 장치의 데이터량이 많은 경우, 전체적으로 보다 높은 우선순위를 부여받을 수 있도록, 현재 연결된 버스보다 상위 계층의 버스에 직접 연결할 수 있다. 또한, 상기 마스터 장치의 데이터량이 감소된 경우에는, 다시 현재 연결된 버스보다 하위 계층의 버스에 연결할 수 있다.
도 4는 본 발명의 제2 실시예에 따른 다중 버스 시스템을 설명하기 위한 도면이다. 설명의 편의를 위하여, 도 1과 차이점을 중점으로 하여 설명하기로 한다.
도 4를 참조하면, 본 발명의 제2 실시예에 따른 다중 버스 시스템(2)은 복수 계층의 버스가 연결되어, 확장된 버스 시스템으로 구성된다. 다중 버스 시스템(2)은 상위 계층 버스(Upper Layer Bus; 10), 상위 계층 버스(10)의 하위에 연결되는 하위 계층 버스(Lower Layer Bus; 20)를 포함한다.
도 1의 다중 버스 시스템(1)과 비교하여, 본 발명의 제2 실시예에 따른 다중 버스 시스템(2)에서는, 상위 계층 버스(10)와 하위 계층 버스(20)가 그 내부에 각각 중재기(Arbiter; 11`, 21`)를 포함한다. 예시적으로, 중재기(11`, 21`)는 앞서 설명한 상위 계층 버스 중재기(11), 하위 계층 버스 중재기(21)와 실질적으로 동일한 방식으로, 마스터 장치들 간의 우선순위를 부여하고, 선택적으로 어느 하나의 마스터 장치에게 버스 사용 권한을 할당할 수 있다.
도 5는 본 발명의 제3 실시예에 따른 다중 버스 시스템을 설명하기 위한 도면이다. 설명의 편의를 위하여, 도 1과 차이점을 중점으로 하여 설명하기로 한다.
도 5를 참조하면, 본 발명의 제3 실시예에 따른 다중 버스 시스템(3)은 셋 이상 계층의 버스가 연결되어, 확장된 버스 시스템으로 구성된다. 다중 버스 시스템(3)은 제1 계층 버스(First Layer Bus; 40), 제1 계층 버스의 하위에 연결되는 제2 계층 버스(Second Layer Bus; 50), 제2 계층 버스의 하위에 연결되는 제3 계층 버스(Third Layer Bus; 60)를 포함한다.
도 1 및 도 4의 다중 버스 시스템(1, 2)과 비교하여, 본 발명의 제3 실시예에 따른 다중 버스 시스템(3)은 제1 계층 버스(40)의 하위 및 제3 계층 버스(60)의 상위에 연결되는 제2 계층 버스(50)를 더 포함한다.
제1 계층 버스(40)에는 제1 마스터 장치(Master 1; 44), 제1 슬레이브 장치(Slave 1; 42), 제2 슬레이브 장치(Slave 2; 43)가 병렬로 연결된다. 제1 마스터 장치(44)는 제1 계층 버스(40)를 사용하여, 슬레이브 장치(42, 43)에 데이터(또는 커맨드)를 전송하거나, 전송받을 수 있다. 제1 마스터 장치(44)는 우선순위에 따라 순차적으로 제1 계층 버스(40)를 점유하여 사용할 수 있다.
제1 계층 버스(40)에는 제1 계층 버스 중재기(First Layer Bus Arbiter; 41)가 연결된다. 제1 계층 버스 중재기(41)는 제1 계층 버스(40)에 연결되는 마스터 장치들의 우선순위를 관리한다. 예시적으로, 제1 계층 버스 중재기(41)는 앞 서 설명한 상위 계층 버스 중재기(11)와 실질적으로 동일한 방식으로, 마스터 장치들 간의 우선순위를 부여하고, 선택적으로 어느 하나의 마스터 장치에게 버스 사용 권한을 할당한다.
제2 계층 버스(50)에는 제3 마스터 장치(Master 3; 52)가 병렬로 연결된다. 제3 마스터 장치(52)는 우선순위에 따라 순차적으로 제2 계층 버스(50)를 점유하여 사용할 수 있다.
제2 계층 버스(50)에는 제2 계층 버스 중재기(Second Layer Bus Arbiter; 51)가 연결된다. 제2 계층 버스 중재기(51)는 제2 계층 버스(50)에 연결되는 마스터 장치들의 우선순위를 관리한다. 예시적으로, 제2 계층 버스 중재기(51)는 앞 서 설명한 상위 계층 버스 중재기(11)와 실질적으로 동일한 방식으로, 마스터 장치들 간의 우선순위를 부여하고, 선택적으로 어느 하나의 마스터 장치에게 버스 사용 권한을 할당한다.
제3 계층 버스(60)에는 제4 마스터 장치(Master 4; 62), 제5 마스터 장치(Master 5; 63)가 병렬로 연결된다. 각 마스터 장치들(62, 63)은 제3 계층 버스(60)를 사용하여, 다른 마스터 장치(62, 63)에 데이터(또는 커맨드)를 전송하거나, 전송받을 수 있다. 마스터 장치들(62, 63)은 우선순위에 따라 순차적으로 제3 계층 버스(60)를 점유하여 사용할 수 있다.
제3 계층 버스(60)에는 제3 계층 버스 중재기(Third Layer Bus Arbiter; 61)가 연결된다. 제3 계층 버스 중재기(61)는 제3 계층 버스(60)에 연결되는 마스터 장치들의 우선순위를 관리한다. 예시적으로, 제3 계층 버스 중재기(61)는 앞 서 설명한 상위 계층 버스 중재기(11)와 실질적으로 동일한 방식으로, 마스터 장치들 간의 우선순위를 부여하고, 선택적으로 어느 하나의 마스터 장치에게 버스 사용 권한을 할당한다.
또한, 도 5의 다중 버스 시스템(3)에서 제1 계층 버스(40), 제2 계층 버스(50) 및 제3 계층 버스(60)가 연결되므로, 각 마스터 장치들(44, 52, 62, 63)은 직접 연결되지 않은 다른 계층의 버스를 사용하여, 다른 계층의 버스에 연결된 마스터 장치 또는 슬레이브 장치에 데이터(또는 커맨드)를 전송하거나, 전송받을 수 있다. 이 경우, 각 마스터 장치들(44, 52, 62, 63)은 앞서 설명한 바와 같이, 사용하고자 하는 다른 계층의 버스 중재기(41, 51, 또는 61)로부터 우선순위를 부여받고, 우선순위에 따라 순차적으로 그 계층의 버스를 점유하여 사용할 수 있다.
제2 마스터 장치(Master 2; 71)는 제1 계층 버스(40), 제2 계층 버스(50) 및 제3 계층 버스(60)에 병렬로 연결 가능하도록 구성된다. 제2 마스터 장치(71)는 제1 계층 버스(40)에 직접(directly) 연결된 데이터 패스(PC), 제2 계층 버스(50)에 직접(directly) 연결된 데이터 패스(PD), 제3 계층 버스(60)에 연결된 데이터 패스(PE)를 가질 수 있다. 이를 통해, 제2 마스터 장치(71)는 제1 계층 버스(40)에 직접 연결되거나, 제2 계층 버스(50)에 직접 연결되고 경유하여 제1 계층 버스(40)에 연결되거나, 제2 계층 버스(50) 및 제3 계층 버스(60)를 경유하여 제1 계층 버스(40)에 연결될 수 있다.
제2 마스터 장치(71)는 제1 계층 버스(40) 또는 제2 계층 버스(50)를 사용하여 데이터를 전송하거나 전송받을 경우, 다른 마스터 장치들(44, 52)과 마찬가지로, 우선순위에 따라 제1 계층 버스(40) 또는 제2 계층 버스(50)를 점유하여 사용할 수 있다. 따라서, 제1 계층 버스 중재기(41) 또는 제2 계층 버스 중재기(51)로부터 우선순위를 부여받고, 버스 사용 권한을 할당받아야 한다. 또한, 제2 마스터 장치(71)는 제3 계층 버스(60)를 사용하여 데이터를 전송하거나 전송받을 경우, 다른 마스터 장치들(62, 63)과 마찬가지로, 우선순위에 따라 제3 계층 버스(60)를 점유하여 사용할 수 있다. 따라서, 제3 계층 버스 중재기(61)로부터 우선순위를 부여받고, 버스 사용 권한을 할당받아야 한다.
제1 계층 버스(40), 제2 계층 버스(50) 및 제3 계층 버스(60)와, 제2 마스터 장치(71) 사이 데이터 패스 상에 디코더(Decoder; 70)가 배치될 수 있다. 도 5에서는 하나의 디코더(70)가, 제1 계층 버스(40) 및 제2 마스터 장치(71) 사이를 연결하는 데이터 패스(PC)와, 제2 계층 버스(50) 및 제2 마스터 장치(71) 사이를 연결하는 데이터 패스(PD)와, 제3 계층 버스(60) 및 제2 마스터 장치(71) 사이를 연결하는 데이터 패스(PE)에 걸쳐 배치되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 디코더(70)는 제2 마스터 장치(71)를 제1 계층 버스(40), 제2 계층 버스(50) 및 제3 계층 버스(60) 중 어느 하나의 버스에 선택적으로 연결하도록 구성된다. 예시적으로, 디코더(70)는 3x1 디코더일 수 있으나, 이에 한정되는 것은 아니다.
도 5의 다중 버스 시스템(3)에서도, 도 2 내지 도 3을 참조하여 앞서 설명한 바와 같이, 디코더(70)의 출력 선택에 의해 마스터 장치의 중재 방법을 동적으로 변경할 수 있음은 통상의 기술자에게 자명하다.
도 5의 다중 버스 시스템(3)에서는, 제1 구간에서, 디코더(70)가 제2 마스터 장치(71)를 제3 계층 버스(60)에 연결하고, 제2 마스터 장치(71)는 제3 계층 버스 중재기(61)에 의해 우선순위를 부여받을 수 있다. 그리고, 제1 계층 버스(40)에 연결된 마스터 장치(44) 또는 슬레이브 장치들(42, 43)에 액세스 하기 위해서는, 제2 마스터 장치(71)는 제2 계층 버스 중재기(51)와 제1 계층 버스 중재기(41)의 중재를 다시 거쳐야 한다.
제2 구간에서, 디코더(70)가 제2 마스터 장치(71)를 제2 계층 버스(50)에 직접 연결하고, 제2 마스터 장치(71)는 제2 계층 버스 중재기(51)에 의해 우선순위를 부여받을 수 있다. 그리고, 제1 계층 버스(40)에 연결된 마스터 장치(44) 또는 슬레이브 장치들(42, 43)에 액세스 하기 위해서는, 제2 마스터 장치(71)는 제1 계층 버스 중재기(41)의 중재를 다시 거쳐야 한다.
제3 구간에서, 디코더(70)가 제2 마스터 장치(71)를 제1 계층 버스(40)에 직접 연결할 수 있다. 제1 계층 버스(40)에 연결된 마스터 장치(44) 또는 슬레이브 장치들(42, 43)에 액세스 하기 위해서는, 제2 마스터 장치(71)는 제1 계층 버스 중재기(41)의 중재만을 거치면 된다.
도 6은 본 발명의 제4 실시예에 따른 다중 버스 시스템을 설명하기 위한 도면이다. 설명의 편의를 위하여, 도 5와 차이점을 중점으로 하여 설명하기로 한다.
도 6을 참조하면, 본 발명의 제4 실시예에 따른 다중 버스 시스템(4)은 복수 계층의 버스가 연결되어, 확장된 버스 시스템으로 구성된다. 다중 버스 시스템(4)은 제1 계층 버스(First Layer Bus; 40), 제1 계층 버스(40)의 하위에 연결되는 제2 계층 버스(Second Layer Bus; 50), 제2 계층 버스(50)의 하위에 연결되는 제3 계층 버스(Third Layer Bus; 60)를 포함한다.
도 5의 다중 버스 시스템(3)과 비교하여, 본 발명의 제4 실시예에 따른 다중 버스 시스템(4)에서는, 제2 마스터 장치(Master 2; 71)가 제1 계층 버스(40) 및 제3 계층 버스(60)에 병렬로 연결 가능하도록 구성되고, 제2 계층 버스(50)에는 직접(directly) 연결되지 않는다. 제2 마스터 장치(71)는 제1 계층 버스(40)에 직접(directly) 연결된 데이터 패스(PC), 제3 계층 버스(60)에 연결된 데이터 패스(PE)를 가지고, 제2 계층 버스(50)에 직접(directly) 연결된 데이터 패스는 가지지 않는다. 이를 통해, 제2 마스터 장치(71)는 제1 계층 버스(40)에 직접 연결되거나, 제2 계층 버스(50) 및 제3 계층 버스(60)를 경유하여 제1 계층 버스(40)에 연결될 수 있다.
제1 계층 버스(40) 및 제3 계층 버스(60)와, 제2 마스터 장치(71) 사이 데이터 패스 상에 디코더(Decoder; 70`)가 배치될 수 있다. 디코더(70`)는 제2 마스터 장치(71)를 제1 계층 버스(40) 및 제3 계층 버스(60) 중 어느 하나의 버스에 선택적으로 연결하도록 구성된다. 예시적으로, 디코더(70`)는 2x1 디코더일 수 있으나, 이에 한정되는 것은 아니다.
한편, 도 5 및 도 6의 다중 버스 시스템(3, 4)에서는, 제1 계층 버스(40)의 하위 및 제3 계층 버스(60)의 상위에 제2 계층 버스(50)만이 연결되는 것으로 도시하였으나, 이에 한정되는 것은 아니고, 둘 이상 계층의 버스가 제1 계층 버스(40)의 하위 및 제3 계층 버스(60)의 상위에 연결될 수도 있다. 그리고, 제2 마스터 장치(71)는 이러한 계층의 버스 중 적어도 하나의 버스에 연결되거나, 연결되지 않을 수 있다.
도 7은 본 발명의 제5 실시예에 따른 다중 버스 시스템을 설명하기 위한 도면이다. 설명의 편의를 위하여, 도 1과 차이점을 중점으로 하여 설명하기로 한다.
도 7을 참조하면, 본 발명의 제5 실시예에 따른 다중 버스 시스템(5)은 복수 계층의 버스가 연결되어, 확장된 버스 시스템으로 구성된다. 다중 버스 시스템(5)은 상위 계층 버스(Upper Layer Bus; 10), 상위 계층 버스(10)의 하위에 연결되는 하위 계층 버스(Lower Layer Bus; 20)를 포함한다.
도 1의 다중 버스 시스템(1)과 비교하여, 본 발명의 제5 실시예에 따른 다중 버스 시스템(5)에서는, 디코더(30)와 제3 마스터 장치(31) 사이 데이터 패스 상에 모니터(Moniter; 32)가 배치된다. 그러나, 이에 한정되는 것은 아니고, 도 7에서 추가적인 모니터가 상위 계층 버스(10)와 디코더(30) 사이 데이터 패스와, 하위 계층 버스(20)와 디코더 사이 데이터 패스 상에도 배치될 수 있다.
모니터(32)는 다중 버스 시스템(5)의 상태를 모니터링하도록 구성된다. 구체적으로, 모니터(32)는 제3 마스터 장치(31)의 사용량을 측정하도록 구성된다. 또는, 모니터(32)는 제1 내지 제3 마스터 장치들(14, 15, 31)의 사용량 또는 제3 내지 제5 마스터 장치들(31, 22, 23)의 사용량을 측정하도록 구성될 수도 있다. 모니터(32)는 다중 버스 시스템(5)의 상태, 즉 마스터 장치들의 사용량 측정 결과에 따른 선택 신호(SEL)를 디코더(30)에 전송할 수 있다.
디코더(30)는 선택 신호(SEL)에 따라 상위 계층 버스(10) 및 하위 계층 버스(20) 중 어느 하나의 버스를 선택할 수 있다. 그리고, 디코더(30)는 제3 마스터 장치(31)를 선택 신호(SEL)에 따라 선택된 버스에 연결할 수 있다. 예시적으로, 디코더(30)는 제1 레벨(예를 들어, “0”)의 선택 신호(SEL)가 입력되는 경우, 제3 마스터 장치(31)를 하위 계층 버스(20)에 연결하고, 제2 레벨(예를 들어, “1”)의 선택 신호(SEL)가 입력되는 경우, 제3 마스터 장치(31)를 상위 계층 버스(10)에 직접(directly) 연결할 수 있다.
도 8은 본 발명의 제6 실시예에 따른 다중 버스 시스템을 설명하기 위한 도면이다. 설명의 편의를 위하여, 도 1과 차이점을 중점으로 하여 설명하기로 하다.
도 8을 참조하면, 본 발명의 제6 실시예에 따른 다중 버스 시스템(6)은 복수 계층의 버스가 연결되어, 확장된 버스 시스템으로 구성된다. 다중 버스 시스템(6)은 상위 계층 버스(Upper Layer Bus; 10), 상위 계층 버스(10)의 하위에 연결되는 하위 계층 버스(Lower Layer Bus; 20)를 포함한다.
상위 계층 버스(10)의 데이터 프로토콜은 제1 프로토콜로 운영되고, 하위 계층 버스(20)의 데이터 프로토콜은 제2 프로토콜로 운영될 수 있다. 예시적으로, 상위 계층 버스(10)와 하위 계층 버스(20)는 Wishbone, AHB(Advanced High-performance Bus), APS(Advanced Peripheral Bus), ASB(Advanced System Bus), AMBA(Advanced Microcontroller Bus Architecture), Aurora, CoreConnect Bus, OCP(Open Core Protocol), STBus, STNoC, EIB(Element Interconnect Bus) 등의 프로토콜로 운영될 수 있으나, 이에 한정되는 것은 아니다.
예시적으로, 도 1의 다중 버스 시스템(1)과 비교하여, 본 발명의 제6 실시예에 따른 다중 버스 시스템(6)에서는, 제1 프로토콜과 제2 프로토콜이 서로 다른 것으로 가정한다.
상위 계층 버스(10)와 하위 계층 버스(20) 사이 데이터 패스 상에 제1 버스 브리지(Bus Bridge 1; 33)가 배치되고, 상위 계층 버스(10)와 디코더(30) 사이 데이터 패스 상에 제2 버스 브리지(Bus Bridge 2; 34)가 배치될 수 있다. 그러나, 이에 한정되는 것은 아니고, 도 8에서 하나의 버스 브리지가, 상위 계층 버스(10)와 하위 계층 버스(20) 사이 데이터 패스와, 상위 계층 버스(10)와 디코더(30) 사이 데이터 패스에 걸쳐 배치될 수도 있다. 또는, 하위 계층 버스(20)와 디코더(30) 사이 데이터 패스 상에만 하나의 버스 브리지가 배치될 수도 있다.
제1 버스 브리지(33)는 상위 계층 버스(10)와 하위 계층 버스(20)를 인터페이스 한다. 제1 버스 브리지(33)는 상위 계층 버스(10)에 연결된 마스터 장치 또는 슬레이브 장치와, 하위 계층 버스(20)에 연결된 마스터 장치 사이에서 데이터를 전달하는 인터페이스 역할을 수행한다.
제1 버스 브리지(33)는 제1 프로토콜의 데이터를 제2 프로토콜의 데이터로, 또는 제2 프로토콜의 데이터를 제1 프로토콜의 데이터로 변환하도록 구성된다. 상위 계층 버스(10)에 연결된 마스터 장치들과 하위 계층 버스(20)에 연결된 마스터 장치들은, 제1 버스 브리지(33)를 이용하여, 서로 다른 프로토콜의 데이터를 서로 다른 계층의 버스에 연결된 마스터 장치 또는 슬레이브 장치에 전송할 수 있다.
제2 버스 브리지(34)는 상위 계층 버스(10)와 디코더(30)를 인터페이스 한다. 제2 버스 브리지(34)는 상위 계층 버스(10)에 연결된 마스터 장치(14, 15) 또는 슬레이브 장치(12, 13)와, 디코더(30) 사이에서 데이터를 전달하는 인터페이스 역할을 수행한다.
제2 버스 브리지(34)도 제1 프로토콜의 데이터를 제2 프로토콜의 데이터로, 또는 제2 프로토콜의 데이터를 제1 프로토콜의 데이터로 변환하도록 구성된다. 제3 마스터 장치(31)는 디코더(30)에 의해 상위 계층 버스(10)에 직접(directly) 연결되는 경우, 제2 버스 브리지(34)를 이용하여, 상위 계층 버스(10)에 연결된 마스터 장치 또는 슬레이브 장치에 서로 다른 프로토콜의 데이터를 전송하거나, 전송받을 수 있다.
도 5 내지 도 6을 참조하여 설명한 다중 버스 시스템(3~4)도, 도 7을 참조하여 설명한 모니터(Moniter) 또는 도 8을 참조하여 설명한 버스 브리지(Bus Bridge)와 실질적으로 유사한 구성 요소를 더 포함할 수 있다.
도 5 내지 도 8을 참조하여 설명한 다중 버스 시스템(3~6)도, 도 4를 참조하여 설명한 다중 버스 시스템(2)과 유사하게, 각 계층 버스가 그 내부에 중재기(Arbiter)를 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 다중 버스 시스템(1~6)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공될 수 있다.
한편, 버스, 중재기, 디코더, 모니터, 버스 브리지는 다양한 형태의 패키지로 실장될 수 있다. 예시적으로, 버스, 중재기, 디코더, 모니터, 버스 브리지는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 9는 본 발명의 몇몇 실시예에 따른 다중 버스 시스템을 포함하는 반도체 시스템을 설명하기 위한 도면이다.
도 9를 참조하면, 반도체 시스템(200)은 안테나(201), 무선 송수신기(RF Tranceiver; 202), 입력 장치(Input Device; 203), SoC(204) 및 디스플레이(Diplay; 205)를 포함한다.
무선 송수신기(202)는 안테나(201)를 통하여 무선 신호를 전송하거나 전송받을 수 있다. 무선 송수신기(202)는 안테나(201)를 통하여 수신된 무선 신호를 SoC(204)에서 처리될 수 있는 신호로 변환할 수 있다. 또한, 무선 송수신기(202)는 SoC(204)로부터 전송된 신호를 무선 신호로 변환하고, 변환된 무선 신호를 안테나(201)를 통하여 외부 장치에 전송할 수 있다.
SoC(204)는 무선 송수신기(202)로부터 전송된 신호를 처리하고, 처리된 신호를 디스플레이(205)로 전송할 수 있다. 본 발명의 몇몇 실시예에 따른 다중 버스 시스템(1~6)은 SoC(204)를 구성하는 다양한 구성 요소들 중 일부 구성으로 제공될 수 있다.
입력 장치(203)는 SoC(204)의 동작을 제어하기 위한 커맨드 또는 SoC(204)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 예시적으로, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있으나, 이에 한정되는 것은 아니다.
도 9의 반도체 시스템(200)은 개인 휴대용 정보 단말기(Personal Digital Assistant; PDA), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 뮤직 플레이어(digital music player) 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 전자 제품으로 제공될 수 있다.
도 10은 본 발명의 몇몇 실시예에 따른 다중 버스 시스템을 포함하는 반도체 시스템의 응용예를 설명하기 위한 도면이다.
도 10을 참조하면, 반도체 시스템(300)은 메모리 장치(Memory Device; 301), 메모리 컨트롤러(Memory Controller; 302), 디스플레이(Display; 303), 입력 장치(Input Device; 304) 및 SoC(305)를 포함한다.
메모리 장치(301)는 데이터를 저장할 수 있는 다수의 메모리 셀을 포함할 수 있다.
메모리 컨트롤러(302)는 메모리 장치(301)의 라이트(write) 동작, 리드(read) 동작, 이레이즈(erase) 동작 등을 제어할 수 있다.
SoC(305)는 입력 장치(304)를 통하여 입력된 커맨드 또는 데이터에 따라, 메모리 컨트롤러(302)를 통하여 메모리 장치(301)에 데이터를 기입하거나, 메모리 장치(301)에 저장된 데이터를 디스플레이(303)로 전송할 수 있다. 본 발명의 몇몇 실시예에 따른 다중 버스 시스템(1~6)은 SoC(305)를 구성하는 다양한 구성 요소들 중 일부 구성으로 제공될 수 있다.
입력 장치(304)는 SoC(305)의 동작을 제어하기 위한 커맨드 또는 SoC(305)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 예시적으로, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있으나, 이에 한정되는 것은 아니다.
실시예에 따라 메모리 장치(301)의 동작을 제어하는 메모리 컨트롤러(302)는 SoC(305)의 일부로 제공될 수 있고, 또는 SoC(305)와 별도의 칩으로 제공될 수도 있다.
도 10의 반도체 시스템(300)은 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 태블릿(tablet), 넷북(net-book), e-리더(e-reader), PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 또는 디지털 뮤직 플레이어(digital music player)로 제공될 수 있다.
도 11은 본 발명의 몇몇 실시예에 따른 다중 버스 시스템을 포함하는 반도체 시스템의 다른 응용예를 설명하기 위한 도면이다.
도 11을 참조하면, 반도체 시스템(400)은 메모리 장치(Memory Device; 401), 메모리 컨트롤러(Memory Controller; 402), 이미지 센서(Image Sensor; 403), 디스플레이(Display; 404) 및 SoC(405)를 포함한다.
메모리 장치(401)는 데이터를 저장할 수 있는 다수의 메모리 셀을 포함할 수 있다.
메모리 컨트롤러(402)는 메모리 장치(401)의 라이트(write) 동작, 리드(read) 동작, 이레이즈(erase) 동작 등을 제어할 수 있다.
이미지 센서(403)는 광학 이미지를 디지털 신호로 변환하고, 변환된 디지털 신호를 SoC(405) 또는 메모리 컨트롤러(402)로 전송할 수 있다.
SoC(405)는 상기 변환된 디지털 신호를 디스플레이(404)로 전송하거나, 메모리 컨트롤러(402)를 통하여 메모리 장치(401)에 기입할 수 있다. 본 발명의 몇몇 실시예에 따른 다중 버스 시스템(1~6)은 SoC(405)를 구성하는 다양한 구성 요소들 중 일부 구성으로 제공될 수 있다.
실시예에 따라 메모리 장치(401)의 동작을 제어하는 메모리 컨트롤러(402)는 SoC(405)의 일부로 제공될 수 있고, 또는 SoC(405)와 별도의 칩으로 제공될 수도 있다.
도 11의 반도체 시스템(400)은 이미지 처리 장치(image process device), 예컨대 디지털 영상 녹화기(digital picture recorder), 디지털 동영상 녹화기(digital video recorder), 블랙박스(black box), 디지털 카메라(digital camera), 또는 디지털 카메라가 부착된 무선 전화기(wireless phone), 모바일 폰(mobile phone) 또는 스마트 폰(smart phone)으로 제공될 수 있다.
도 12는 본 발명의 몇몇 실시예에 따른 다중 버스 시스템을 포함하는 반도체 시스템의 또 다른 응용예를 설명하기 위한 도면이다.
도 12를 참조하면, 반도체 시스템(500)은 다수의 비휘발성 메모리 장치들(Non-Volatile Memory; 501), 메모리 컨트롤러(Memory Controller; 502), 휘발성 메모리 장치(DRAM; 503), SoC(504), 호스트(Host; 505)를 포함한다.
예시적으로, 비휘발성 메모리 장치는 낸드 플래시 메모리 장치(nand flash memory)일 수 있고, 휘발성 메모리 장치는 DRAM일 수 있으나, 이에 한정되는 것은 아니다.
SoC(504)는 호스트(505)로부터 전송된 데이터를 메모리 컨트롤러(502)를 통하여 메모리 장치(501)에 기입하거나, 메모리 장치(501)에 저장된 데이터를 호스트(505)로 전송할 수 있다. SoC(504)는 메모리 컨트롤러(502)와 호스트(505) 사이에서 전송되는 데이터를 휘발성 메모리 장치(503)에 저장할 수도 있다. 본 발명의 몇몇 실시예에 따른 다중 버스 시스템(1~6)은 SoC(504)를 구성하는 다양한 구성 요소들 중 일부 구성으로 제공될 수 있다.
도 12의 반도체 시스템(500)은 솔리드 스테이트 드라이브(Solid State Drive; SSD)와 같은 저장 장치로 제공될 수 있다.
본 발명의 몇몇 실시예들과 관련하여 설명된 방법 또는 알고리즘의 단계는 프로세서에 의해 실행되는 하드웨어, 소프트웨어 모듈, 또는 그 2 개의 결합으로 직접 구현될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터, 하드 디스크, 착탈형 디스크, CD-ROM, 또는 당업계에 알려진 임의의 다른 형태의 저장 매체에 상주할 수도 있다. 예시적인 저장 매체는 프로세서에 커플링되며, 그 프로세서는 저장 매체로부터 정보를 판독할 수 있고 저장 매체에 정보를 기입할 수 있다. 다른 방법으로, 저장 매체는 프로세서와 일체형일 수도 있다. 프로세서 및 저장 매체는 주문형 집적회로(ASIC) 내에 상주할 수도 있다. ASIC는 사용자 단말기 내에 상주할 수도 있다. 다른 방법으로, 프로세서 및 저장 매체는 사용자 단말기 내에 개별 컴포넌트로서 상주할 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 상위 계층 버스 11: 상위 계층 버스 중재기
12: 제1 슬레이브 장치 13: 제2 슬레이브 장치
14: 제1 마스터 장치 15: 제2 마스터 장치
20: 하위 계층 버스 21: 하위 계층 버스 중재기
22: 제4 마스터 장치 23: 제5 마스터 장치
30; 디코더 31: 제3 마스터 장치

Claims (10)

  1. 제1 계층 버스;
    상기 제1 계층 버스의 하위에 연결되는 제2 계층 버스;
    상기 제1 계층 버스의 하위 및 상기 제2 계층 버스의 상위에 연결되는 제3 계층 버스;
    상기 제1 계층 버스, 상기 제2 계층 버스 및 상기 제3 계층 버스와 연결된 데이터 패스를 갖는 적어도 하나의 마스터 장치; 및
    상기 적어도 하나의 마스터 장치에 직접 연결되고, 상기 적어도 하나의 마스터 장치를 상기 제1 계층 버스, 상기 제2 계층 버스 및 상기 제3 계층 버스 중 어느 하나의 버스에 선택적으로 연결하는 디코더를 포함하되,
    상기 적어도 하나의 마스터 장치는 제2 구간에서 상기 제1 계층 버스의 중재기, 상기 제2 계층 버스의 중재기 및 상기 제3 계층 버스의 중재기에 의해 우선순위가 관리되고,
    상기 적어도 하나의 마스터 장치는 제3 구간에서 상기 제1 계층 버스의 상기 중재기 및 상기 제3 계층 버스의 상기 중재기에 의해 우선순위가 관리되고, 상기 제2 계층 버스의 상기 중재기에 의해 우선순위가 관리되지 않는, 다중 버스 시스템.
  2. 제1항에 있어서,
    상기 적어도 하나의 마스터 장치는 제1 구간에서 상기 제1 계층 버스의 중재기에 의해서 우선순위가 관리되고 상기 제2 계층 버스의 중재기에 의해서는 우선순위가 관리되지 않되, 제2 구간에서 상기 제1 계층 버스의 상기 중재기 및 상기 제2 계층 버스의 상기 중재기에 의해서 우선순위가 관리되는, 다중 버스 시스템.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 디코더는 상기 제1 계층 버스 및 상기 제2 계층 버스와, 상기 적어도 하나의 마스터 장치 사이 상기 데이터 패스 상에 배치되는, 다중 버스 시스템.
  8. 제1항에 있어서,
    상기 디코더는 상기 적어도 하나의 마스터 장치의 사용량에 따라 상기 제1 계층 버스, 상기 제2 계층 버스 및 상기 제3 계층 버스 중 어느 하나의 버스에 선택적으로 연결하는, 다중 버스 시스템.
  9. 제8항에 있어서,
    상기 적어도 하나의 마스터 장치의 사용량을 측정하고, 상기 측정 결과에 따라 상기 제1 계층 버스, 상기 제2 계층 버스 및 상기 제3 계층 버스 중 어느 하나의 버스를 선택하는 선택 신호를 상기 디코더에 전송하는 모니터를 더 포함하는, 다중 버스 시스템.
  10. 제1항에 있어서,
    상기 제2 계층 버스와 상기 디코더 사이 상기 데이터 패스 상에 배치되어 데이터 프로토콜을 변환하는 버스 브리지를 더 포함하는, 다중 버스 시스템.
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